CN101615160B - 用于码转储保护的安全系统及安全方法 - Google Patents

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Abstract

本发明提供一种用于码转储保护的安全系统及安全方法。上述用于码转储保护的安全系统包括：存储装置、处理器及解密单元。存储装置包括受保护存储区，用于存储至少一个加密码段；处理器用于发出至少一个地址式样至存储装置，以获取对应于地址式样的至少一个信息式样；解密单元用于检查在处理器与存储装置间通信的信号以产生检查结果，依据检查结果确定是否解密受保护存储区中的加密码段，以产生传送至处理器的解密码段。上述用于码转储保护的安全系统及安全方法能够有效防止码转储。

Description

用于码转储保护的安全系统及安全方法
技术领域
本发明有关于一种安全系统，且特别有关于一种用于码转储保护(code dumpprotection)的安全系统及其方法。
背景技术
请参考图1，图1是不具有安全保护的现有技术的系统100的方块图。一般来说，即将通过微处理器105执行的码段(code segment)被存储于存储器110中，例如闪存。当系统100运作时，透过集成电路芯片115的接脚及相关总线，微处理器105发出具有地址式样(address pattern)的地址信号至存储器110，以取出存储于存储器110中的特定码段。在翻译(interpretation)之后，上述特定码段通常是微处理器105使用的特定指令。微处理器105使用上述特定指令来执行各种不同动作或数据处理。然而，存储于存储器110中的特定码段是没有经过加密的，黑客(Hacker)可以容易地从存储器110中读取上述特定码段，以得知微处理器105如何执行上述特定码段。
请参考图2，图2是具有现有技术的码保护方案的安全系统200的方块图。存储器210包括受保护存储区210b以及未受保护存储区210a、210c，其中受保护存储区210b用于存储加密码段。通常，当微处理器205透过集成电路芯片215的接脚及相关总线取出存储于未受保护存储区210a及210c的数据时，取出的数据是不经过额外处理而透过相同总线直接传送至微处理器205。当微处理器205透过上述总线取出存储于受保护存储区210b的数据(即，加密码段)时，解密单元220首先解密取出的数据，然后将解密数据(例如解密码段)传送至微处理器205，微处理器205随后可进行翻译。然而，黑客仍然很可能取出上述解密数据。
请参考图3，图3是说明黑客如何能够修改存储于图2所示未受保护存储区210a及210c的数据，以转储缓冲于微处理器205中的解密数据的方块图。由于黑客无法通过直接存取加密码段而获取上述加密码段的内容，他们可能修改未受保护存储区210a中的指令(即“数据转储”)，修改后的指令用于将缓冲于微处理器205中的解密码段转储至外部存储器235。因此，黑客可容易地获取存储于受保护存储区210b的加密码段的内容。
发明内容
为了解决加密码段容易被黑客转储的技术问题，特提供以下技术方案：
本发明的实施例提供一种用于码转储保护的安全系统，包括：存储装置、处理器以及解密单元。存储装置具有受保护存储区，上述受保护存储区用于存储至少一个加密码段。处理器用于发出至少一个地址式样至存储装置，以获取对应于地址式样的至少一个信息式样。解密单元耦接于处理器与存储装置之间。其中，解密单元用于检查在处理器与存储装置间通信的信号以产生检查结果，依据检查结果确定是否解密受保护存储区中的加密码段，以产生传送至处理器的解密码段。
本发明的实施例另提供一种用于码转储保护的安全方法，应用于安全系统，包括：(a)提供具有受保护存储区的存储装置，上述受保护存储区存储至少一个加密码段；(b)利用处理器发出至少一个地址式样至存储装置，以获取对应于地址式样的至少一个信息式样；(c)检查在处理器与存储装置间通信的信号以产生检查结果；以及(d)依据检查结果确定是否解密受保护存储区中的加密码段，以产生传送至处理器的解密码段。
以上所述的用于码转储保护的安全系统及安全方法，能够通过检查处理器与存储装置间通信的信号来确定是否解密受保护存储区的加密码段，从而有效防止码转储。
附图说明
图1是不具有安全保护的现有技术的系统的方块图。
图2是具有现有技术的码保护方案的安全系统的方块图。
图3是说明黑客如何能够修改存储于图2所示未受保护存储区的数据以转储缓冲于微处理器中的解密数据的方块图。
图4A是依本发明实施例的用于码转储保护的安全系统的方块图。
图4B是图4A中解密单元如何将安全系统的受保护存储区中的码段直接传送至微处理器的方块图。
图4C是说明图4A中解密单元不将安全系统的受保护存储区中的码段传送至微处理器的方块图。
图5是设计预设地址式样及预设信息式样的第一实施例的方块图。
图6是设计预设地址式样及预设信息式样的第二实施例的方块图。
图7是设计预设地址式样及预设信息式样的第三实施例的方块图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
请参考图4A，图4A是依本发明实施例的用于码转储保护的安全系统400的方块图。安全系统400包括微处理器405、存储装置(例如闪存)410以及解密单元420。应注意，微处理器405也可以是其它类型的处理器。存储装置410包括受保护存储区410b以及未受保护存储区410a、410c，其中受保护存储区410b用于存储加密码段。当微处理器405透过集成电路芯片415的接脚及相关总线发送至少一个地址式样至存储装置410，以取出对应于上述地址式样的至少一个信息式样(information pattern)时，解密单元420检查在微处理器405与存储装置410间通信的信号，以产生检查结果。随后，解密单元420依据上述检查结果确定是否解密存储于受保护存储区410b中的加密码段，以产生传送至微处理器405的解密码段。在本实施例中，微处理器405与存储装置410间通信的信号可以是微处理器405发出的地址式样或取出的信息式样。即，解密单元420检查地址式样及/或信息式样来产生检查结果。上述地址式样包括地址的式样及/或地址标头(address header)的式样，而解密单元420可通过检查地址的式样及/或地址标头的式样来产生检查结果。此外，取出的信息式样包括指令式样(instruction pattern)及/或数据式样(data pattern)，解密单元420可通过检查指令式样及/或数据式样来产生检查结果。以上所述的修饰皆落入本发明的涵盖范围。
在图4A中，当检查结果表明地址式样与预设地址式样匹配，及/或信息式样与预设信息式样匹配时，解密单元420解密上述加密码段以产生解密码段，并将解密码段传送至微处理器405。由于设计者并未将预设信息式样(例如指令式样)设计成“数据转储”指令，因此，当微处理器405发出的地址式样与预设地址式样匹配，及/或取出的信息式样与预设信息式样匹配时，解密单元420被使能以解密受保护存储区410b中的加密码段。黑客将不容易修改未受保护存储区410a、410c中的指令来转储微处理器405中的数据。更进一步的描述将在下面详细说明。
另一方面，如图4B所示，当检查结果表明发出的地址式样与预设地址式样不匹配，及/或取出的信息式样与预设信息式样不匹配时，解密单元420直接将加密码段传送至微处理器405而并不解密上述加密码段。图4B是解密单元420如何将受保护存储区410b中的码段直接传送至微处理器405的方块图。由于解密单元420将受保护存储区410b中的加密码段直接传送至微处理器405，则缓冲于微处理器405的数据为加密数据。即使黑客可以将指令修改为“数据转储”指令来从微处理器405中转储数据至外部存储器430，由于码段是加密的，他们也无法得知所转储码段的内容。当然，预设地址式样及预设信息式样可被精心设计以保证这些数据式样不会轻易被黑客得到。
此外，如图4C所示，当检查结果表明发出的地址式样与预设地址式样不匹配，及/或取出的信息式样与预设信息式样不匹配时，解密单元420也可不将加密码段传送至微处理器405，以替代直接将加密码段传送至微处理器405的做法。因此，即使黑客仍然试图从微处理器405获取加密码段的内容，他们所接收到的将都是随机数据。即，对于黑客来说，存储于受保护存储区410b中的加密码段不可用。
更进一步，在实际应用中，为了提高检查结果的准确率，解密单元420通常检查地址式样序列及/或信息式样序列，以产生上述检查结果，而并非仅检查一个地址式样及/或一个信息式样。当然，这并非本发明的限定。接下来将以三个实施例描述预设地址式样及预设信息式样的设计。请参考图5至图7，图5至图7分别是预设地址式样及预设信息式样的不同实施例。
在第一实施例中，如图5所示，预设地址式样被设计成分别对应于连续地址Addr1-Addrn。例如，预设地址式样对应于存储装置410中32个连续地址，即，n等于32，最后地址Addr32位于受保护存储区410b的开始地址之前，且与上述开始地址相邻。预设信息式样可依据设计需求来设计。举例来说，预设信息式样的前导式样对应于前导地址Addr1的前导地址式样，其可被设计成禁能由微处理器405执行的中断的指令式样，因此上述前导式样可被表示为如图5所示的数据“0xE321f0D3”。对应于前导地址Addr1的前导地址式样的信息式样是为了防止中断干扰预设地址式样的检查顺序。在本实施例中，对应于其它地址Addr2-Addr32的地址式样的信息式样都表示为无操作(NOP)码段，即数据“0xE1A00000”。当然，这些信息式样也可被表示为除NOP码外的其它码或其它数据。上述修饰同样落入本发明的涵盖范围。请注意，对于NOP码指令，微处理器405仅从存储装置410取出NOP码指令，而并不执行上述指令。
当微处理器405一个接一个发出与预设地址式样对应的地址式样序列至存储装置410时，即，检查结果表明发出的地址式样与预设地址式样匹配时，解密单元420被使能以解密来自受保护存储区410b的加密码段，以产生传送至微处理器405的解密码段。在本实施例中，解密单元420立即被使能以解密受保护存储区410b的开始地址的加密码段，以将解密码段传送至微处理器405。然后，微处理器405执行由解密码段翻译出的指令。由于受保护存储区410b并不包括任何用于码转储指令的码段，也不包括与用于码转储的指令对应的任何上述地址式样，因此，对于黑客来说，受保护存储区410b中的加密码段的内容不可用。即使黑客修改存储于存储装置410中，且位于受保护存储区410b之外地址的指令以用于码转储，他们也无法从微处理器405转储任何解密码段，因为对应于受保护存储区410b的开始地址的解密码段在检查之后立即被微处理器405执行。换句话说，黑客无法在地址Addrn与受保护存储区410b的开始地址间放置修改的指令来获取任何加密码段的内容。
黑客可能使用两个修改的指令来转储存储于微处理器405的数据。第一个指令是用于将码段从受保护存储区410b读取至微处理器405，然后黑客控制微处理器405执行其它指令(即“码转储”指令)以转储缓冲的数据。然而，由于对应于两个连续指令的两个地址式样与预设地址式样并不匹配，而且解密单元420也没有被使能以解密受保护存储区410b中的任何码段，黑客仍无法获取受保护存储区410b中加密码段的内容。应注意，如上所述，解密单元420可通过检查发出的地址式样及/或取出的信息式样来产生上述检查结果。此外，在本实施例中，即使黑客直接修改地址Addrn的指令以试图获取任何加密码段的内容，他们仍无法得知何加密码段的内容，因为修改的指令不同于初始指令(即NOP码段)，解密单元420的操作也没有被使能。
在第二实施例中，如图6所示，预设地址式样也被设计成分别对应于连续地址Addr1’-Addrn’。例如，预设地址式样对应于存储装置410中32个连续地址，即，n等于32。第一实施例与第二实施例的主要区别在于，第二实施例中最后地址Addr32’并非位于受保护存储区410b的开始地址之前且与上述开始地址相邻。因此，预设信息式样的最后式样对应于最后地址Addr32’的最后地址式样，其被设计成跳转至受保护存储区410b的开始地址的指令式样，例如“转至(Goto)”指令，其被表示为Addr_Addrn’。预设信息式样的前导式样也被设计成禁能由微处理器405执行的中断的指令式样，其对应于前导地址Addr1的前导地址式样。与其它地址Addr2’-Addr31’对应的信息式样都表示为无操作(NOP)码段，当然，这些信息式样也可被表示为除NOP码外的其它码或其它数据。上述修饰也符合本发明的宗旨。
与第一实施例相比，第二实施例使黑客更难以获取加密码段的内容，因为黑客无法容易地得知连续地址Addr1’-Addrn’确切地位于存储装置410的哪一位置。因此，很难产生与预设地址式样匹配的修改的地址式样序列。为简洁起见，解密单元420的进一步描述在此不另赘述。
在第三实施例中，如图7所示，并非所有的预设地址式样都被设计成与存储单元410中的连续地址对应。举例来说，假定预设地址式样包括5个地址式样分别对应于地址Addr1”-Addr5”，当然，上述地址式样的数量仅用来举例，并非本发明的限定。对应于前导地址Addr1”的前导地址式样的信息式样也被设计成禁能由微处理器405执行的中断的指令式样，且对应于最后地址Addr5”的最后地址式样的信息式样被表示为对应于“Goto”指令的Addr_Addr5”，以跳转至受保护存储区410b的开始地址。对应于地址Addr2”、Addr3”以及Addr4”的信息式样Addr_Addr2”、Addr_Addr3”以及Addr_Addr4”分别用于跳转至地址Addr3”、Addr4”以及Addr5”。与第一和第二实施例相比，由于地址Addr1”-Addr5”是不连续地址，对于黑客来说，产生相同的地址式样非常困难。换句话说，一旦解密单元420接收发出的地址式样序列，该地址式样序列与预设地址式样匹配且依次对应于地址Addr1”-Addr5”，解密单元420被使能以解密存储装置410的受保护存储区410b中的加密码段。当然，解密单元420可通过检查发出的地址式样序列及/或对应于上述发出的地址式样的取出的信息式样序列来产生上述检查结果。
更进一步，上述三个实施例中的最后地址，即Addrn、Addrn’及Addrn”并不仅限于跳转至受保护存储区410b的开始地址。地址Addrn、Addrn’及Addrn”可被设计为跳转至受保护存储区410b的其它地址。此外，微处理器405包括用于调试的调试接口(debug interface)。为防止黑客透过调试接口取出缓冲于微处理器405中的解密码段，当上述检查结果表明处理器405所发出的地址式样与预设地址式样匹配，及/或取出的信息式样与预设信息式样匹配时，处理器405禁能上述调试接口。
在实际应用中，解密单元420可通过解熵(de-entropy)单元或解扰(descramble)单元来实施。此外，通过解密单元420对发出的地址式样及/或取出的信息式样的检查操作，安全系统400可提供一种安全方案，其类似于高端(high-end)安全系统的可信区(trust zone)结构。更进一步，如上所述，检查结果是依据在微处理器405与存储装置410间通信的信号产生，上述信号为至少一个地址式样及/或至少一个信息式样。在其它实施例中，由微处理器405发出、传送至存储装置410的控制信号也可作为产生检查结果的参考。即，在上述状况下，解密单元420检查发出的控制信号是否与预设控制信号匹配，以产生检查结果。然后，基于产生的检查结果，解密单元420确定是否执行解密操作。上述修改仍符合本发明的宗旨。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (24)

1.一种用于码转储保护的安全系统，包括：
存储装置，具有受保护存储区，该受保护存储区用于存储至少一个加密码段；
处理器，用于发出至少一个地址式样至该存储装置，以获取对应于该地址式样的至少一个信息式样；以及
解密单元，耦接于该处理器与该存储装置之间，
其中该解密单元用于检查在该处理器与该存储装置间通信的信号以产生检查结果，依据该检查结果确定是否解密该受保护存储区中的该加密码段，以产生传送至该处理器的解密码段。
2.如权利要求1所述的用于码转储保护的安全系统，其特征在于，所述解密单元用于检查在该处理器与该存储装置间通信的信号以产生检查结果包括：该解密单元用于检查该地址式样以产生该检查结果，该地址式样包括地址的式样与地址标头的式样中的至少一个。
3.如权利要求2所述的用于码转储保护的安全系统，其特征在于，所述处理器用于发出至少一个地址式样至该存储装置，以获取对应于该地址式样的至少一个信息式样包括：该处理器用于发出地址式样序列至该存储装置，以请求存储于该存储装置的多个连续地址的信息式样序列，以及所述解密单元用于检查在该处理器与该存储装置间通信的信号以产生检查结果包括：该解密单元用于检查该地址式样序列以产生该检查结果。
4.如权利要求3所述的用于码转储保护的安全系统，其特征在于：该多个连续地址的最后地址位于该受保护存储区的开始地址之前，且与该受保护存储区的该开始地址相邻。
5.如权利要求3所述的用于码转储保护的安全系统，其特征在于：对应于该地址式样序列的前导地址式样的信息式样为第一指令式样，该第一指令式样用于禁能由该处理器执行的中断。
6.如权利要求5所述的用于码转储保护的安全系统，其特征在于：对应于该地址式样序列的最后地址式样的信息式样为第二指令式样，该第二指令式样用于跳转至该受保护存储区的开始地址。
7.如权利要求2所述的用于码转储保护的安全系统，其特征在于，所述处理器用于发出至少一个地址式样至该存储装置，以获取对应于该地址式样的至少一个信息式样包括：该处理器用于发出地址式样序列至该存储装置，以请求存储于该存储装置的多个地址的信息式样序列，该多个地址并非全部连续，以及所述解密单元用于检查在该处理器与该存储装置间通信的信号以产生检查结果包括：该解密单元用于检查该地址式样序列以产生该检查结果。
8.如权利要求7所述的用于码转储保护的安全系统，其特征在于：对应于该地址式样序列的前导地址式样的信息式样为第一指令式样，该第一指令式样用于禁能由该处理器执行的中断。
9.如权利要求8所述的用于码转储保护的安全系统，其特征在于：对应于该地址式样序列的最后地址式样的信息式样为第二指令式样，该第二指令式样用于跳转至该受保护存储区的开始地址。
10.如权利要求1所述的用于码转储保护的安全系统，其特征在于，所述解密单元用于检查在该处理器与该存储装置间通信的信号以产生检查结果包括：该解密单元用于检查该信息式样以产生该检查结果，该信息式样包括指令式样与数据式样中的至少一个。
11.如权利要求1所述的用于码转储保护的安全系统，其特征在于：当该检查结果表明在该处理器与该存储装置间通信的该信号与预设式样匹配时，该解密单元解密该加密码段；以及当该检查结果表明在该处理器与该存储装置间通信的该信号与该预设式样不匹配时，该解密单元不解密该加密码段而直接将该加密码段传送至该处理器，或者不将该加密码段传送至该处理器。
12.如权利要求1所述的用于码转储保护的安全系统，其特征在于：该处理器包括用于调试的调试接口，当该检查结果表明在该处理器与该存储装置间通信的该信号与预设式样匹配时，该处理器禁能该调试接口。
13.一种用于码转储保护的安全方法，应用于安全系统，包括：
(a)提供具有受保护存储区的存储装置，该受保护存储区存储至少一个加密码段；
(b)利用处理器，发出至少一个地址式样至该存储装置，以获取对应于该地址式样的至少一个信息式样；
(c)检查在该处理器与该存储装置间通信的信号以产生检查结果；以及
(d)依据该检查结果确定是否解密该受保护存储区中的该加密码段，以产生传送至该处理器的解密码段。
14.如权利要求13所述的用于码转储保护的安全方法，其特征在于：步骤(c)包括：
检查该地址式样以产生该检查结果，其中该地址式样包括地址的式样与地址标头的式样中的至少一个。
15.如权利要求14所述的用于码转储保护的安全方法，其特征在于：步骤(b)包括：
发出地址式样序列至该存储装置，用于请求存储于该存储装置的多个连续地址的信息式样序列；以及
步骤(c)包括：
检查该地址式样序列以产生该检查结果。
16.如权利要求15所述的用于码转储保护的安全方法，其特征在于：该多个连续地址的最后地址位于该受保护存储区的开始地址之前，且与该受保护存储区的该开始地址相邻。
17.如权利要求15所述的用于码转储保护的安全方法，其特征在于：对应于该地址式样序列的前导地址式样的信息式样为第一指令式样，该第一指令式样用于禁能由该处理器执行的中断。
18.如权利要求17所述的用于码转储保护的安全方法，其特征在于：对应于该地址式样序列的最后地址式样的信息式样为第二指令式样，该第二指令式样用于跳转至该受保护存储区的开始地址。
19.如权利要求14所述的用于码转储保护的安全方法，其特征在于：骤(b)包括：
发出地址式样序列至该存储装置，用于请求存储于该存储装置的多个地址的信息式样序列，该多个地址并非全部连续；以及
步骤(c)包括：
检查该地址式样序列以产生该检查结果。
20.如权利要求19所述的用于码转储保护的安全方法，其特征在于：对应于该地址式样序列的前导地址式样的信息式样为第一指令式样，该第一指令式样用于禁能由该处理器执行的中断。
21.如权利要求20所述的用于码转储保护的安全方法，其特征在于：对应于该地址式样序列的最后地址式样的信息式样为第二指令式样，该第二指令式样用于跳转至该受保护存储区的开始地址。
22.如权利要求13所述的用于码转储保护的安全方法，其特征在于：步骤(c)包括：
检查该信息式样以产生该检查结果，该信息式样包括指令式样与数据式样中的至少一个。
23.如权利要求13所述的用于码转储保护的安全方法，其特征在于：步骤(d)包括：
当该检查结果表明在该处理器与该存储装置间通信的该信号与预设式样匹配时，解密该加密码段；以及
当该检查结果表明在该处理器与该存储装置间通信的该信号与该预设式样不匹配时，不解密该加密码段而直接将该加密码段传送至该处理器，或者不将该加密码段传送至该处理器。
24.如权利要求13所述的用于码转储保护的安全方法，其特征在于：该处理器包括用于调试的调试接口，而该用于码转储保护的安全方法更包括：
当该检查结果表明在该处理器与该存储装置间通信的该信号与预设式样匹配时，禁能该调试接口。
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