CN101611414B - 电子电路中的信息的保护 - Google Patents

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Abstract

本发明涉及一种用于保护电子电路中的信息的方法和电路，防止操作干扰，其中，在进行干扰检测之后，实施计数器(COUNT)一个字位的递增或递减(47)，所述计数器在时间周期结束时自动重启，与电路是否供电无关。

Description

电子电路中的信息的保护
技术领域
本发明一般来说涉及一种电子电路，以及更具体地，涉及保护电子电路中的数据免于针对读取所述数据的欺诈性企图。数据可以是应保密的数值(即在电子电路中)，例如，地址码或密码或算法的详细步骤，以及一般地，不应被以不受控制的形式进行通信的任意数字数据。
以下将以智能卡应用的实施例描述本发明，然而本发明可更加广泛的应用于包含数据的具有控制循环的任意电子电路，以及智能卡的电路、分离或组装在更多复杂装置的电路板上的电路。
背景技术
当电子电路处理不希望以不受控制的形式进行通信的数据时，配备检测和保护的软件和/或硬件的机制以对抗针对入侵这些数据的各种攻击。这些攻击中的一些妨碍电子电路的工作(例如，已知如差分错误分析攻击-DFA的攻击)或切断电子电路供电。
常规的保护机制的一个问题是软件或硬件难以从偶然发生的干扰中找出欺诈尝试。目前，根据故障是攻击或偶然故障，在故障之后采取行动不同于前者。在第一种情况下，通常电子电路工作应被阻断以避免本应保密的数据输出。在第二种情况下，希望允许电路的重启。
发明内容
本发明针对克服用于保护电子电路中的数据的机制的全部或部分缺点。
一种实施方式针对能够在偶然故障和可能的欺诈性故障中采取不同的行动。
一种实施方式针对于当前集成电路和EEPROM制造技术相兼容的解决方案。
为达到这些全部或部分目的以及其它目的，本发明的一种实施方式提供了用于保护电子电路中的数据免于操作的干扰的方法，其中干扰的检测决定超过至少一个字位的计数器的递增或递减，计数器在时间周期结束时自动复位，与电路实际上是否供电无关。
根据一种实施方式，计数器具有至少一个电荷保持电路的形式，该电荷保持电路包括通过电介质空间实现漏电的至少一个第一电容元件。
根据一种实施方式，所述计数器的位切换至活动状态由注入电荷至所述第一电容元件或从所述第一电容元件抽取电荷引起。
根据一种实施方式，在进程执行程序之前实施所述计数器的值的测试，认为进程与保护数据同样重要。
根据一种实施方式，当超出门限时，所述测试导致永久性阻断至少所述进程的访问，以及优选地，阻断电路工作。
根据一种实施方式，所述计数器超过多位，所述测试的结果由这些位的一个字位的状态直接提供。
根据一种实施方式，所述计数器的递增或递减强制电路执行所述测试。根据一种实施方式，在进程之前，认为该进程与保护数据同样重要，然后计数器递减，若在进程的执行过程中未检测到干扰，在进程结束时，计数器递增。
一种实施方式提供了能够实施该方法的电子电路，其中该电荷保持电路或每个电荷保持电路包括：
至少一个第一电容元件，其具有连接至所述浮动节点的第一电极；
至少一个第二电容元件，其具有连接至浮动节点的第一电极，第二电容元件具有相比于第一电容元件更高的电容量；以及
至少一个第一晶体管，其具有连接至所述浮动节点的绝缘控制端。
根据一种实施方式，至少一个第三电容元件具有连接至所述浮点的第一电极以及连接至电压源的所述第二电极。
根据一种实施方式，植入于EEPROM型存储器单元的网络，每一个所述EEPROM型存储器单元包括选择晶体管，与浮动栅极晶体管串联，其中在存储器单元的同一行，所述单元晶体管的各个浮动栅极相互连接：
第一电容元件包括至少一个第一单元的第一子集，其中浮动栅极晶体管的隧道窗的电介质厚度小于其它单元；
第二电容元件包括至少第二单元的第二子集，其中浮动栅极晶体管的漏极和源极相互连接；
第三电容元件包括至少一个第三单元的第三子集；以及
第一晶体管包括至少一个第四单元的第四子集，第四单元具有其消除的隧道窗。
以下将关联附图，在以下具体的实施方式的非限制性描述中详细讨论本发明的上述及其他目的、特点和优点。
附图说明
图1简要的示出了一种类型的智能卡，作为本发明应用于智能卡的所述类型的一种实施例。
图2示出了一种类型的电子电路，作为本发明应用于电子电路的所述类型的一种实施例。
图3示出了智能卡的供电中断导致的攻击；
图4以模块形式非常简要的示出了电子电路的一种实施例。
图5是根据一种实施方式的保护方法的第一阶段的简化的功能图；
图6A是根据一种实施方式的保护方法的第二阶段的简化的功能图；
图6B是根据另一种实施方式的保护方法的第一阶段的简化的功能图；
图7以模块形式非常简要的示出了图5、6A和6B中示出的实施方式中使用的时间计数器的一种实施方式；
图8示出了电荷保持电路的一种实施方式。
图9是示出了图8中的电路工作的电流随电压变化的曲线。
图10是示出了图8中的电路工作的计时图。
图11示出了在环境的一种实施例中电荷保持电路的另一种实施方式。
图12是示出了图11的电路工作的电流随电压变化的曲线。
图13A、13B和13C分别是基于EEPROM单元的电荷保持电路的一种实施方式的正视图、沿第一方向的截面图和等效电子图；
图14A、14B和14C分别是图13A-13C的电路的第一元件的正视图、沿第二方向的截面图和等效电子图；
图15A、15B和15C分别是图13A-13C的电路的第二元件的正视图、沿第二方向的截面图和等效电子图；
图16A、16B和16C分别是图13A-13C的电路的第三元件的正视图、沿第二方向的截面图和等效电子图；
图17A、17B和17C分别是图13A-13C的电路的第四元件的正视图、沿第二方向的截面图和等效电子图。
具体实施方式
在不同的图示中，相同的元件用相同的参考数字表示。
为清晰起见，在图示中只示出并在以下详细描述对本发明的理解有用的那些元件和步骤。具体地，采取故障注入、切断电路电源或任意其它已知的检测机制的电子电路的故障检测机制，未被详细说明。类似地，将认为是欺诈的故障检测结果利用本发明产生的开发也未被详细说明，在此本发明与这种检测类型的任意常规开发相兼容。
图1简要的示出了一种类型的智能卡1，作为本发明应用于智能卡的所述类型的一种实施例。该卡由通常由塑性物质制成的载体构成，该载体上或载体内被嵌入一个或多个电子电路10。通过触点2和/或通过无触点(无线电传输或由终端的电磁场调制)，电路10可与终端进行通信。
图2以模块形式非常简要的示出了一种类型的电子电路10(例如：图1所示的智能卡中的电子电路)，作为本发明应用于电子电路的所述类型的一种实施例。电路10其中包括：数字处理单元11(例如，中央处理单元-CPU)；一个或多个存储器12(MEM)，其中至少有一个非易失性存储器(例如，EEPROM类型的存储器)；以及输入/输出电路(I/O)13，用于与电路外部进行通信(通过连接触点2或连接天线实现)。电路内部的各种元件可通过经由接口13的一个或多个数据、地址以及经由控制总线14的一些元件之间可能的直接连接进行相互通信。电路10也可集成其他软件或硬件功能。这些功能已由图2中的模块15(FCT)表示。
图3以模块形式非常简要的示出了通过切断智能卡1的集成电路10的电源执行所谓攻击的一个实施例。
例如，电路10从终端20提取供电，例如，利用要接收的终端20的插槽22中的触点21以及引入卡1。触点21构成供应触点以及与电路10的数据交换触点，并且被连接至终端20的电子设备23，由电压Valim供电(例如，利用电力供电系统的电池)。
智能卡供电的中断的攻击生成错误的行为包括例如在处理中突然从插槽中移除卡以中断其供电。这种供电中断可被直接用于干扰卡的工作或者在更加复杂的机制中，用于当检测到欺诈企图后，避免对抗措施对卡的定位，导致写入EEPROM型非易失性存储器。在合适的时间进行供电的干扰能够避免写入该存储器并使故障检测对抗措施无效。
其它攻击包括通过电磁辐射、外加一个或多个错误值等加热干扰电子电路10的工作。
偶然发生的故障和欺诈性故障(或至少需避免的可能的重复操作)的不同是它们的(平均)发生频率。在电路工作的干扰攻击的情况下，试图欺诈的人在获取想要的数据前进行重复干扰。进一步地，这种重复在相对短的时间间隔内进行，以使攻击对其有利。典型地，在一天的时间周期内故障发生数十次，可认为是电子设备的欺诈性行为或过于重复以致于足够可以阻断设备的行为，即便是偶然的故障。
因此，设想可通过计算给定时间内电子设备的故障次数以从欺诈故障中辨别出偶然故障。
然而，电子电路不一定持续供电，并且在大多数情况下，电子电路不含运行计时计数器的电池，因此这种计时测量是个难题。进一步地，即使电子电路含有电池，所述电池也可能被(故意或无意)放电。此外，在故意中断供电的情况下(例如通过将卡从读卡器中抽取出来)，本应存储于可编程非易失性存储器的事件计数器难以更新。
参照图2所示的电子电路，图4以模块形式非常简要的示出了电子电路10’的一种实施方式。
如上所述，电路10’包括：硬件和/或软件形式的中央处理单元11(CPU)，控制电路10’运行；一个或多个存储器12(MEM)，其中有至少一个可编程非易失性存储器；输入/输出电路13(I/O)；以及由模块15(FCT)表示的面向应用的多个硬件和软件功能。
根据所述实施方式，电路10’也包括至少一个电荷保持电路100(TK)，即使当电路10’没有供电时，该电荷保持电路仍具有随时间变化的电荷值。
以下将参照图8之后的图示描述电路100的具体的实施例。目前，仅应说明的是通过由电介质空间实现漏电的电容元件充电或放电，电路100可被程序化或被激活(被置于由1表示的任意状态)，以使其在给定时间之后活动状态消失(元件切换回状态0)，从而独立于电路可能的供电。
该电荷保持电路存储至少一种状态，所述状态指示电子电路10’的可疑行为。
图5以简化的功能框图示出了保护机制的第一阶段的实施方式。
电子电路10’的每次复位(模块31，RESET)或进程的每次启动被视为同其处理的数据同样紧急，中央处理单元11第一次验证计数器COUNT的状态与门限TH(模块32，COUNT＜TH？)的关系。计数器COUNT表示存储于电路10’的电荷保持电路100中的检测的故障数量。
若故障次数超过门限(模块32输出否)，电子电路停止(模块33，STOP)。作为改变，采用一种适合于欺诈行为的对抗措施。例如，认为与不可处理的数据的安全同样紧急的应用。
只要门限未达到计数器(模块32输出是)，单元11允许开启的进程执行(模块34，CONT)，典型地，单元11允许电子电路10’开始工作。
图6A以简化的功能图示出了保护机制的第二阶段的第一种实施方式。
对电路故障的每次检测(模块41，DETECT)，计数器COUNT递增(模块42，计数＝计数+1)。从而保护机制引起电子电路10’的停止(模块43，STOP)或复位(模块43，RESET)。然而，这不是检测出欺诈企图的情况下常见的对抗措施，而是这样一种进程：在任何重要的进行之前，强制电路传输通过如图5所述的阶段。
由于具有活动状态的电荷保持电路的使用在给定时间之后消失，计数器COUNT自动复位，与电子电路10’是否供电无关。因此，目前可以开始一种通过计算在给定周期内的故障次数暗示欺诈行为的对抗措施。
在简化的实施方式中，超过单位的计数器足够引起电路关闭。这是对给定时间周期的每个故障的系统模块。由于偶然故障不应以相同的频率发生，当新的攻击再次阻断电路时，字位的复位可进行重启。
在所有情况下，可能企图欺诈的人因为电路关闭相对长的时间，相对于他所企图获得的利益而感到受挫。
图6B以简化的功能图示出了保护机制的第二阶段的另一种实施方式。
这种实施方式更加特别针对能够阻止非易失性存储器尤其是EEPROM的更新的故障。情况的关键是，例如为保护电路免于抽取的攻击或更加普遍的攻击，其中企图进行欺诈的人通过电路监视对其攻击的可能的检测以阻止随后的写入操作至非易失性存储器。
在认为与处理数据同等紧急的进程开始之前或开始时(模块41’，START)，计数器COUNT递增(模块42，COUNT＝COUNT+1)。然后，执行常规的进程(模块45，PROCESS)或进行常规的检测攻击的对抗措施。这些对抗措施可检测正确的程序进程(任意中断的缺失、考虑所有的变量、经过的给定步骤、任意数据输出尝试的缺失、执行时间等等)。在检测到故障的情况下，一个字位(通常是标志位)或指示词在易失性存储器中更新(运算寄存器、RAM地址等等)。在进程结束时，对抗措施激活写入非易失性存储器，该指示通常被用于限定本次写入。
在进程45结束时，图6B的方法验证了指示的状态(模块46，DET＝0？)，以及更一般地，验证了故障是否在进程45的执行中发生。当未检测到故障时(模块46输出是)，计数器COUNT递减(模块47，计数＝计数-1)。然后，执行应用的普通进程(模块43’，CONT)。当检测到故障时(模块46输出否)，计数器COUNT的更新47不被执行，并且应用直接进行。
从而，为了避免故障检测的中断，在进程45结束时，企图进行欺诈的人的行为的结果实际上转换为考虑该故障的结果。进一步地，即使在供电切断的情况下，在关键进程之前，计数器COUNT已经递增，第一阶段(图5)能够在下一进程发挥作用。进程45被认为是关键的进程，甚至第一阶段在每个执行之前被优选地执行(在更新42之前或之后)。
第二阶段的两种实施方式可合并和/或与其它对抗措施合并。
图7以模块形式非常示例性的示出了计数电路50的实施例，该计数电路包括n个电荷保持电路1000，1001，...，100n，每个电荷保持电路存储计数器COUNT的一个字位B0，B1，...，Bn。优选地，电路50由内部电路51(CTRL)控制，参照图8及之后的图示，以下将更容易理解检测到故障后计数器的递增(模块50输入INC)以及计数器一位或多位状态的读数。
图7所示的实施例中，假定最高位Bn定义了门限TH。实际上，该最高位的状态切换表示关于计数2n-1-1的溢出。从而该单个位的读数足以提供指示测试32(图5)结果的信号可以/不可以。
上述通过溢出进行对比的优点是其使电路50的硬件实施方式变得通用。实际上，通过选择计数器位以考虑提供测试32的结果可以/不可以，门限TH可以轻松适应计数器50结构位的任何数量。
根据检测的警报类型选择不同的门限。例如，如果是意外的操作顺序(也可能偶然的)，阻断相对短的持续时间(例如，几个小时便足够)。然而，如果是卡复位检测(由电源中断导致)，需要大约一个星期的持续时间以阻止可能企图欺诈的人。
一个优点是将集成电路的偶然故障与欺诈性故障分离，然后采取合适的措施。
另一个优点是可与任意故障检测模式兼容，包括当这种检测本身被企图欺诈的人检测到然后切断电源以避免对抗措施的情况。
在计数器超出多位的情况下，本发明讨论的解决方案与电子电路的常规对抗方法(例如，永久性阻断)兼容。只有当这种对抗措施的触发推延超过门限TH，从而使偶然故障与欺诈性故障分离(或过于重复被认为倾向于阻断电路的故障)。
图8示出了电荷保持电路100的优选的实施例。
电路100包括第一电容元件C1，其具有连接至浮动节点F的第一电极121以及所述第一电容元件的电介质空间123用于实现随时间不可忽略的漏电(由其介电常数和/或其厚度决定)。“浮动节点F”被用于指定非直接连接至半导体衬底的任意扩散区域的节点，优选地，电路100(和电路10’)被构成在半导体衬底上，以及更具体地，由电介质空间与电压应用端隔离。电容元件C1的第二电极122可被连接至终端112(图2中的虚线表示)旨在连接至参考电压(例如，接地)，或处于浮动状态。
第二电容元件C2具有连接至节点F的第一电极131和连接至终端112的第二电极132。电容元件C2实现的电荷保持电容量大于电容元件C1。
优选地，第三电容元件C3具有连接至节点F的第一电极141和连接至电路100的终端113的第二电极142，旨在连接至电源以初始化电荷保持阶段(存储位激活为状态1)。
第二电容元件C2的功能是存储电荷。第二电容元件C1的功能是通过电介质空间实现的漏电进行相对于存储元件C2缓慢的放电(与将电容元件C2的电极131直接接地相比)电容元件C2的存在使得存在于电路100中的电荷值能够与放电元件(电容C1)分离。元件C2的电容量较大，优选地，至少是元件C2的电容量的10倍。
电容元件C3的功能是通过Fowler-Nordheim效应或通过热电子注入现象使电荷注入到电容元件C2中。由于元件C2和C1并联，元件C3能够避免元件C1上的压力。元件C3的电介质空间的厚度大于元件C1用于避免产生寄生漏电途径。
节点F被连接至具有绝缘控制端(例如，MOS晶体管150)的晶体管的栅极G，该绝缘控制端具有连接至输出端114和115的导电端(漏极D和源极S)以测量保留在元件C2中的残余电荷(忽略并联的电容元件C1的电容量)。例如，端点115接地，端点114被连接至电流源(未示出)，使在晶体管150中的漏电流I114能够进行电流-电压转换。
晶体管150的栅极电介质的厚度大于电容元件C1的电介质厚度以避免在节点F上产生额外漏电。优选地，晶体管150的栅极厚度甚至大于电容元件C3的电介质厚度以避免产生寄生程序路径(从节点F充电或放电)。
可以通过比较器简单的实现存储值的判读，只要节点F的电荷保持充足则可实现切换。而用于切换比较器的值定义了由元件100存储的位的状态切换值。可设想其它读取方案，例如，在一种实施方式中的多值判读，其中电路100直接存储多位。
图9示出了晶体管150的漏电流I114相对于节点F(参照端点115)的电压VF的图像的实施例。电压VF表示晶体管150的栅极-源极电压。电压VF取决于并联电容元件C1和C2剩余电荷，并且本质上取决于电容元件C1的剩余电荷。漏电流I114的评测可通过保持端点112和端点115电压相同(例如，接地)并在端点114施加已知电压来实现。
图10示出了节点F上的电荷QF随时间的变化。当供电(程序)电压停止被用于端点113的时间t0时，电荷QF从初始值QINIT开始，随电容电荷改变，直到时间t1结束。时间t0和t1的时间间隔不仅取决于电容元件C1的电介质的漏电电容量，也取决于决定QINIT值的电容元件C2的值(因此取决于存储电容的值)。
假定端点112和端点115以及电容元件C1的第二电极122处于参考电压，端点114偏置为确定值，使电流I114的变化仅来自节点F上的电压变化，而这种变化仅取决于从时间t0的时间推移。结果是在所述的实施方式中，由于时间漏电元件(C1)和表示剩余电荷的元件(C2)之间的分离而获取。
通过电容元件C3电路100的程序或激活(切换存储位为状态1)保护具有相对薄的氧化物(电介质)厚度的电容元件C1，否则将面临程序被破坏的危险。这样使得检测可靠并随时间可再生。
多个电容元件C3被并联连接至端点113和节点F以加快程序时间。
类似地，合适的保持时间可以通过设置电容元件C1和C2的电介质的厚度和/或介电常数实现，也可以通过提供多个并联电容元件C1和/或C2实现。
图11示出了电荷保持电路100’的另一种实施方式的电路图。
与图8的实施方式相比，晶体管150由具有连接至节点F的浮动栅极FG的晶体管160替代。晶体管160的控制栅极CG被连接至端点116用于控制电路100′中的剩余电荷读取(以及存储位的状态读取)。晶体管160的浮动栅极FG与沟道(活动区)之间的电介质厚度大于电容元件C1的电介质厚度，以及优选地，其大于电容元件C3的电介质厚度。
电荷注入或抽取电容元件C3的另一不同是浮动栅极MOS晶体管170。晶体管170的浮动栅极141被连接至节点F。
在图11的实施例中，电路已部分示出其环境。晶体管170的漏极142被连接至接收电源电压Valim的电流源118并且晶体管170的源极173接地。晶体管170的控制栅极174接收控制信号CTRL，旨在当需要注入电荷时启动晶体管170。晶体管160的漏极(端点114)接收供电电压Valim并且晶体管160的源极通过电流源119接地(与参照图8所述的实施例相反)。电流源119的电压V119表示节点F处的电压并用于切换比较器(未示出)的输出。
图12以图表形式示出了图11的电路工作时，电流I114随控制栅极的外加电压V116的变化。需要说明的是，假定晶体管160漏极端114的电压源极端115之间的电压由外部读取电路保持恒定。而浮动栅极和端点115之间的电压降取决于节点F处存在的电荷、节点F和112之间的全部电容量(基本上是电容元件C1和C2的电容量)以及晶体管160的控制栅极116的外加电压。图12示出了三条曲线a，b和c。曲线a示出了当节点F完全放电的情况。曲线b示出了节点F存在的正电荷的情况(电子抽取)。然后晶体管160的门限被降低。曲线c示出了节点F存在的负电荷的情况(电子注入)，生成MOS晶体管160的更高的门限。
根据应用背景，电荷可以被注入节点F或从节点F抽取以将晶体管160的特性从曲线a调整到曲线b和c中的一个。一旦从编程电压中隔离，电容元件C1的漏电返回随时间的变化如曲线a。当电流I114变为零时，对零电压V116的电流I114的测量(以及电压V119)能够检测到时间的有效期(位复位为零)。
然后，假定通过Fowler-Nordheim效应抽取电子(用于激活或程序端点113，相对于端点112的电压为正)。将描述简单转换至在节点F注入电子的操作，例如，通过利用外加端点142、端点173和端点174之间合适的电压的所谓热载现象来实现。
不同电压可被用于程序和读取模块，可提供在剩余电荷和存储位的状态解析之间可用的参考。
根据实施方式的一种具体的实施例，电荷保持电路可根据以下值构成；
电容C1；2fF，电介质厚度：40
电容C2：20fF，电介质厚度：160
Figure G2008800017151D00152
电容C3：1fF，电介质厚度：80
Figure G2008800017151D00153
这种电路可通过外加大约12伏特电压被复位，大约一周之后被放电。当然这仅是一个实施例，电介质厚度以及决定电荷保持时间的多个电容元件C1或C2的可能的并联关系。
图13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B和17C示出了根据图11所述的实施方式的电路100’的集成结构实施例，源于EEPROM存储器体系结构。
图13A、14A、15A、16A和17A分别是电荷保持电路及其元件C2、170、C1和160简化的顶视图。图13B是沿图13A的线AA’的截面图。图14B、15B、16B和17B分别是沿图14A、15A、16A和17A的线BB’的截面图。图13C、14C、15C、16C和17C示出了电荷保持电路及其元件C2、170、C1和160的各个等效电路图。
假定具有在P型硅衬底180上的N沟道晶体管的实施方式(图13B)。相反的情况同样可以。
每个元件或者单要C2、170、C1或160是这样得到的；浮动栅极晶体管与单栅选择晶体管T T2、T3、T1或T4串联连接，以选择(例如从EEPROM单元阵列网络)电子电荷保持电路。
构成元件C2、170、C1和160的不同晶体管的浮动栅极相互连接(导线184)以构成浮动节点F。控制栅极与导线185连接在一起用于外加读取控制信号CG。各自的源极SC2、S7、SC1和S6与端点112(地)相连并且各自的漏极DC2、D7、DC1和D6被连接至选择晶体管T2、T3、T1和T4的各自的源极。
晶体管T1-T4的栅极与电路的外加选择信号SEL的导线186连接在一起。各自的漏极D1-D4被连接至分别控制的位线BL1-BL4。图13C中的位线顺序已作为BL2、BL3、BL1和BL4被随机示出，而行中的水平方向(根据图示的指向)的不同元件C2、170、C1和160的顺序不重要。
在实施方式的所述实施例中，假定N型源极和漏极区沿直线方向被绝缘区181各自分离(图13B)。浮动栅极构成于第一导电层M1，该第一导电层被绝缘层182与活动区隔离；控制栅极构成于第二导电层M2，该第二导电层被绝缘层183与第一导电层分离。选择晶体管的栅极构成于例如层M2。
与常规的EEPROM单元网络的不同是浮动栅极通过四个晶体管群相互连接以构成浮动节点F。另一个不同是构成不同电路元件的浮动栅极晶体管通过其隧道窗和/或其漏极和源极的连接而各不相同。
图14A-14C示出了存储电容C2的构成。对应于浮动栅极晶体管的漏极DC2和源极SC2被短路(如图14B所示，通过在全部活动区注入N+型)以构成电容的电极12。进一步地，分离关于标准EEPROM单元的隧道窗。
图15A-15C示出了由电容元件C3构成的晶体管170的构成。这是一个标准的EEPROM单元，其中隧道窗202下的N型杂质半导体区的扩展201(图15B)在电荷注入区提供了一个平台。类似于标准EEPROM单元，漏极区D7被连接至选择晶体管T3的源极。源极区S7被连接至端点112。
图16A-16C示出了构成电荷保持电路的漏电元件的电容元件C1的构成。与标准EEPROM单元的不同是用于隧道效应以增加漏电的电介质窗的稀释(图16B的212区)。例如，选择212电介质厚度大约为未改变单元的隧道窗(图15B的202)的电介质厚度(例如，30至40埃(
Figure G2008800017151D00171
)之间)的一半(例如，30至40埃之间)。
图17A-17C示出了读取晶体管160的构成，其中隧道窗已被取消，以及优选地，EEPROM单元的常规注入区(图15B的201)也被取消。从而由源极S6和漏极D6限制的活动区类似于常规MOS晶体管的活动区。
图13A-17C的表示被简化并可适应于所用的技术。具体地，虽然已经示出栅极与漏极和源极区的限定排成直线，但仍存在轻微的重叠。
利用EEPROM单元技术的实施方式的优点是：通过外加与擦除或写入EEPROM单元的相同的电压电平和相同的时间窗，电荷保持电路可被程序化和复位。
另一优点是：通过避免漏电元件(C1)的薄氧化物降解，上述实施方式可在连续的写操作中随时间保持稳定。
位线BL1-BL4的各个连接取决于电路操作阶段以及尤其取决于编程(设置)或读取阶段。
以下表1示出了设置(SET)及如图13A-17C所述的电荷保持电路的读取(READ)的实施方式。
表1
  SEL   CG   BL2   BL3   BL1   BL4   112
  设置   VPP1   0   HZ   VPP2   HZ   HZ   HZ
  读取   VSEL   VREAD   HZ   HZ   HZ   V114   0
在设置阶段SET(切换存储位至状态1)，当应用于浮动栅极晶体管的控制栅极的信号CG保持为低电平0以避免开启晶体管160时，选择信号SEL产生对地的第一高电压VPP1以开启不同晶体管T1-T4。当位线BL3外加正电压VPP2产生浮动节点F的电荷时，位线BL1、BL2和BL4保持浮动(高阻状态HZ)。优选地，浮动栅极晶体管的源极的共线112保持浮动HZ。
对于读取READ，不同的选择晶体管由信号SEL设置为电平VSEL，并且读取电平VREAD应用于不同浮动栅极晶体管的控制栅极。位线BL1、BL2和BL3处于高阻抗状态HZ，而位线BL4接收能够提供读取电流源的电压V114。这里的位线112接地。
优选地，不同的电平VPP1、VPP2、VSEL、VREAD和V114之间的关系如下：
VPP1高于VPP2；
VSEL高于VREAD；
VREAD与V114具有相同的次数级；
根据实施方式的具体的实施例：
VPP1＝14伏特；
VPP2＝12伏特；
VSEL＝4伏特；
VREAD＝2伏特；以及
V114＝1伏特。
当然，以上所述的与一个EEPROM单元的电荷保持电路的每个元件可以由某种结构替代，其中并联的多个相同单元的子集被用于各个不同的元件。具体地：
可使用并联的多个元件C2以增加节点F的电容量从而延长电子电路放电时间；
可使用并联的多个元件170以提高程序中节点F的电子注入或抽取速度；
可使用并联的多个漏电元件C1以降低系统放电时间；和/或
可引入并联的多个读取元件160以为电路赋予的更大电流。
电荷保持电路可被引入于EEPROM单元的标准网络的任意位置，使可能的恶意用户定位更加困难。
通过提供合适的地址和切换方式，构成电荷保持电路的单元选择晶体管可与常规的EEPROM单元合用相同的位线。
当然，对于所属领域的技术人员，本发明可容易地进行各种变更、修订和改进。具体地，电荷保持电路可由可能存在的可再生形式并随时间改变的电荷损耗独立于电路供电的任意电路构成。例如，可使用如国际专利申请WO-A-03/083769所述的电路。
进一步地，基于以上给出的功能指示和应用需求，电路的具体构成在所属领域的技术人员的能力范畴之内。计数器可具有任意特性并且计数功能可进行任意递增或递减。例如(尤其在例如图8及之后图示所示的实施方式中，其中计数单元除被时间复位之外不能被其它复位)，可使用有限尺寸的两个递增计数器，需考虑提供的值的差别。
此外，本发明尤其不需要持续供电，可被应用于遥控设备(电磁转发器类型的遥控设备)，从所存在的电磁场(由终端生成)中提取其供电。
最后，关于计数器递增的所有已述的内容可容易地转换为计数器递减。

Claims (6)

1.一种保护电子电路(10’)中的数据免于所述电子电路工作的干扰的方法，其中在执行被认为与要保护的数据同样重要的进程(45)之前，使计数器(COUNT)递增(42)或递减，
如果在进程结束时未检测到在所述进程的执行中的干扰，则将递增的计数器(COUNT)递减(47)或将递减的计数器(COUNT)递增；
如果在进程结束时检测到在所述进程的执行中的干扰，则所述计数器(COUNT)的递增(42)或递减强制所述电路执行所述计数器(COUNT)的值的测试(32)，当所述计数器(COUNT)的值超过门限(TH)时，所述测试(32)至少引起对所述进程(45)访问的永久性阻断，
其中干扰检测决定了计数器(COUNT)递增(42)或递减(47)至少一个字位，时间周期结束时所述计数器自动复位，所述计数器自动复位与实际上所述电子电路是否供电无关，并且所述计数器以至少一个电荷保持电路(100)形式配置，所述电荷保持电路包括：
至少一个第一电容元件(C1)，其具有连接至浮动节点(F)的电极(121)；
至少一个第二电容元件(C2)，其具有连接至所述浮动节点(F)的电极(131)，所述第二电容元件具有相比于所述第一电容元件更高的电容量；以及
至少一个第一晶体管(150，160)，其具有连接至所述浮动节点的绝缘控制端，
其中所述第一电容元件(C1)由所述第一电容元件的电介质空间实现漏电。
2.根据权利要求1所述的方法，其中所述计数器(COUNT)的一个字位切换至活动状态，是由电荷注入到所述第一电容元件(C1)或从所述第一电容元件(C1)抽取电荷引起的。
3.根据权利要求1所述的方法，其中所述计数器(COUNT)超过多位，所述测试(32)的结果由所述多位中的一位的状态直接提供。
4.一种包括用于实施根据权利要求1所述的方法的装置的电子电路(10’)，所述装置包括至少一个电荷保持电路，
其中所述每个电荷保持电路包括：
至少一个第一电容元件(C1)，其具有连接至浮动节点(F)的电极(121)；
至少一个第二电容元件(C2)，其具有连接至所述浮动节点(F)的电极(131)，所述第二电容元件具有相比于所述第一电容元件更高的电容量；以及
至少一个第一晶体管(150，160)，其具有连接至所述浮动节点的绝缘控制端。
5.根据权利要求4所述的电子电路，其中至少一个第三电容元件(C3、170)具有连接至所述浮动节点(F)的电极(141)以及连接至电压源的电极(142)。
6.根据权利要求5所述的电子电路，还包括EEPROM型存储器单元的网络，所述电荷保持电路植入于EEPROM型存储器单元的网络，所述电荷保持电路结构如下：
所述第一电容元件，其包括至少一个第一单元(C1)或并联的多个第一单元(C1)的第一子集；
所述第二电容元件，其包括至少一个第二单元(C2)或并联的多个第二单元(C2)的第二子集；
所述第三电容元件，其包括至少一个第三单元(170)或并联的多个第三单元(170)的第三子集；以及
所述第一晶体管，其包括至少一个第四单元(160)或并联的多个第四单元(160)的第四子集，所述第四单元不具有隧道窗，
其中所述第一单元、所述第二单元、所述第三单元和所述第四单元分别包括浮动栅极晶体管和与所述浮动栅极晶体管串联的单栅选择晶体管，所述第一电容元件的浮动栅极晶体管的隧道窗的电介质(212)厚度小于所述第三单元(170)的电介质厚度，所述第二电容元件的浮动栅极晶体管的漏极和源极相互连接；以及
其中在所述EEPROM型存储器单元的网络的同一行，所述第一单元、所述第二单元、所述第三单元以及所述第四单元的浮动栅极晶体管的浮动栅极相互连接。
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