JP5070297B2 - 電子回路に含まれる情報の保護 - Google Patents

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Description

本発明は、一般的には電子回路に関し、より具体的には電子回路に含まれるデータを読み取ろうとする不正行為に対する前記データの保護に関する。データは、（つまり電子回路内で）機密に維持されることを想定されているデジタルデータであってもよく、例えばアクセスコード、パスワード又はアルゴリズムの特定のステップであり、更に一般的は、制御されていない状態で通信されるとは想定されていない任意のデジタルデータである。
本発明は、スマートカードへの適用例に関連して以下に説明されるが、本発明は、より一般的には伝達を制御されたデータを含む任意の電子回路に適用し、該電子回路は、絶縁されたスマートカードの電子回路であっても、更に複雑な装置の電子基板に組み立てられたものでもよい。
電子回路が、制御されていない状態で通信することを意図していないデータを処理する場合、電子回路は、これらのデータをハッキングしようとする様々な攻撃を検出し、保護するソフトウェア及び／又はハードウェアの機構を備えている。このような攻撃の中には、電子回路の動作を妨害する攻撃（例えば、故障差分攻撃（differential fault analysis attacks）−DFA として公知の攻撃）、又は電子回路の電力供給を遮断する攻撃もある。
従来の保護機構の問題は、保護機構がソフトウェアであれ又はハードウェアであれ、偶発的な妨害から不正行為を区別することが困難であることである。故障後に取られるべき処置が、攻撃か又は偶発的な誤動作かに応じて異なる場合がある。第１の場合は、電子回路の動作が、一般的には機密に維持されることが想定されているデータの出力を回避するために阻止されるべきである。第２の場合は、電子回路を再起動させることが望ましい。
国際公開第０３／０８３７６９号パンフレット
本発明は、電子回路に含まれるデータの保護のために機構の不利な点の全て又は一部を克服することを目的とする。
本発明は、偶発的な誤動作と不正行為の可能性が高い誤動作との間で異なる処置を可能にすることを目的とする。
本発明は、現在の集積回路及びEEPROM製造技術と適合する解決法を提供することを目的とする。
これらの目的及び他の目的の全て又は一部を達成するために、本発明の一実施形態は、電子回路に含まれるデータを、該電子回路の動作の妨害から保護する方法において、妨害の検出により、少なくとも１ビットのカウンタの値が増加され、前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路から形成されており、前記電子回路に電力が供給されているか否かに無関係に、一定時間の終了の際に自動的にリセットされ、前記カウンタの値が検査され、前記カウンタの値が閾値を超えたと判断された場合に、前記データを保護する処置が行われることを特徴とする方法を提供する。更に、電子回路に含まれるデータを、該電子回路の動作の妨害から保護する方法において、妨害の検出により、少なくとも１ビットのカウンタの値が減少され、前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路から形成されており、前記電子回路に電力が供給されているか否かに無関係に、一定時間の終了の際に自動的にリセットされ、前記カウンタの値が検査され、前記カウンタの値が閾値を超えたと判断された場合に、前記データを保護する処置が行われることを特徴とする方法を提供する。
一実施形態によれば、前記カウンタのビットの有意状態への切替が、前記第１容量性素子への充電又は前記第１容量性素子からの放電により行われる。
一実施形態によれば、前記カウンタの値が、保護されるべきデータの処理の実行の前に検査される。
一実施形態によれば、前記カウンタの値の検査結果に基づき、前記カウンタの値が閾値を超えたと判断された場合に、前記処理、好ましくは前記電子回路の動作への少なくともアクセスを永久的に阻止する処置が行われる。
一実施形態によれば、前記カウンタは複数のビットを有し、前記カウンタの値の検査結果が、前記複数のビットの内の１ビットの状態によって直接与えられる。
一実施形態によれば、前記カウンタの値の増加又は減少により、前記電子回路に前記カウンタの値を強制的に検査させる。
一実施形態によれば、前記カウンタの値は、保護されるべきデータの処理の前に増加又は減少されて、その後、前記処理の実行中に妨害が検出されなかった場合、前記処理の終了の際に前記カウンタは、夫々減少又は増加される。
本発明の一実施形態は、前記方法を実行することが可能であり、前記一又は複数の電荷保持回路は夫々、
フローティングノードに接続された第１電極を有する少なくとも１つの第１容量性素子と、
前記フローティングノードに接続された第１電極を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子と、
前記フローティングノードに接続され、絶縁された制御端子を有する少なくとも１つの第１トランジスタと
を備えることを特徴とする電子回路を提供する。
一実施形態によれば、少なくとも１つの第３容量性素子が、前記フローティングノードに接続された第１電極と、電圧源に接続可能な第２電極とを有する。
一実施形態によれば、前記電子回路は、EEPROMタイプの複数のメモリセルのネットワークに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セルの第１サブセットを有し、
前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セルの第２サブセットを有し、
前記第３容量性素子は、少なくとも１つの第３セルの第３サブセットを有し、
前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セルの第４サブセットを有する。
本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
本発明が一例として適用されるタイプのスマートカードを示す図である。 本発明が一例として適用されるタイプの電子回路を示す図である。 スマートカードへの電力供給を遮断することによる攻撃を示す図である。 電子回路の実施形態をブロック形式で非常に概略的に示す図である。 実施形態に係る保護方法の第１段階を示す機能略図である。 実施形態に係る保護方法の第２段階を示す機能略図である。 別の実施形態に係る保護方法の第２段階を示す機能略図である。 図5,6A及び6Bに示された実施形態により用いられるイベントカウンタの実施形態をブロック形式で非常に概略的に示す図である。 電荷保持電子回路の実施形態を示す図である。 図８の電荷保持電子回路の動作を示す電流対電圧の図である。 図８の電荷保持電子回路の動作を示すタイミング図である。 環境の一例での電荷保持電子回路の別の実施形態を示す図である。 図11の電荷保持電子回路の動作を示す電流対電圧の図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す平面図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す第１方向の断面図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す対応電気回路図である。
同一の要素は異なる図面において同一の参照番号で示されている。
明瞭化のために、本発明の理解に有用な要素及びステップのみが、図面に示されて以下に説明される。特に、電子回路の誤動作を検出する機構は、不良注入によるものであれ、電子回路の電力供給の遮断によるものであれ、又はあらゆる他の公知の検出機構によるものであれ詳述されていない。同様に、本発明によって不正行為としてみなされた誤動作の検出結果の利用法も詳述されておらず、本発明は、このタイプの検出のあらゆる通常の利用法とここでも適合する。
図１は、本発明が一例として適用されるタイプのスマートカード1 を概略的に示す。このようなカードは、一般的にはプラスチック物質からなる支持体から形成されており、このカード上に又はこのカード内に１又は複数の電子回路10が埋め込まれている。電子回路10は、接点2により及び／又は接点なしで（無線送信又は端末の電磁場の変調によって）端末と通信することが可能である。
図２は、本発明が一例として適用されるタイプの（例えば、図１のスマートカード1 の）電子回路10をブロック形式で非常に概略的に示す。電子回路10は、特に、デジタル処理部11（例えば、中央処理部−CPU ）と、それらの内で少なくとも１つが（例えば、EEPROMタイプの）不揮発性メモリである１又は複数のメモリ12(MEM) と、電子回路の外部と通信する（接点2 又はアンテナと接続する）ための１つの入出力回路(I/O)13 とを備える。電子回路内の様々な要素は、これらの要素の内の幾つかの要素間で可能な直接接続に加えて、１又は複数のデータバス、アドレスバス及び制御バス14を介したインターフェース13と通信する。電子回路10は、更に他のソフトウェア機能又はハードウェア機能と一体化されてもよい。これらの機能は図２にブロック15(FCT) によって表されている。
図３は、スマートカード1 の集積回路10の電力供給を遮断することによる所謂攻撃の実行の一例を、ブロック形式で非常に概略的に示す。
例えば電子回路10は、例えば、挿入によりカード1 を受け取るための端末20のスロット22に設けられた接点21によって端末20から電力を得る。接点21は、電力供給の接点だけでなく電子回路10とのデータ交換の接点をも形成し、（例えば電池又は電力供給システムによる）電圧Valim によって作動される端末20の電子装置23に接続されている。
例えば誤った挙動を生成するためにスマートカードの電力供給を遮断する攻撃は、処理中に電力供給を遮断するためにスロットからカードを急に取り除くことを含む。このような電力供給の遮断は、カード操作を妨害するために直接用いられるかもしれず、又は更に複雑な機構では、不正行為を検出した後に、EEPROMタイプの不揮発性メモリに書き込みさせようとするカードからの対抗策を避けるために用いられるかもしれない。電力供給に適宜介在することにより、このメモリへの書込みを回避することが可能になり、故障検出の対抗策を役立たないものにするかもしれない。
他の攻撃は、電磁放射、或いは１又は複数の誤った値の強制的な導入等により電子回路10の動作を熱的に妨害することを含む。
偶発的な誤動作と、不正行為である誤動作（又は少なくとも不正行為が繰り返される可能性が回避される必要がある）との差異は、それらの（平均）発生頻度である。電子回路の動作を妨害する攻撃の場合には、不正行為を行おうとする人は所望のデータを得るまで妨害を繰り返す。更に、この繰り返しは、攻撃が不正行為を行おうとする人に有利になるように比較的短い間隔で行なわれる。典型的には、約１日の期間内での数十回の誤動作があった場合は、電子装置の不正行為の挙動であるかもしれないし、又は繰り返しが偶発的であっても電子装置の阻止を正当化するのに十分なほど繰り返されている挙動とみなされ得る。
従って、偶発的な誤動作を不正行為の誤動作から区別するために、所定の時間内に電子装置の誤動作の回数を数えることが構想され得る。
しかしながら、電子回路は必ずしも常時電力が供給されておらず、ほとんどの場合、電子回路はカウンタを作動させるための電池を備えていないため、このような時間測定は問題となり得る。更に、電子回路が電池を備えている場合であっても、前記電池は（意図的であっても又は意図的でなくても）放電され得る。更に、（例えば、読取り装置からのカードの抜き取りにより）電力供給が意図的に遮断された場合には、再プログラム可能な不揮発性メモリに記憶され得るイベントカウンタの更新は困難である。
図４は、図２と比較されるべき図であり、電子回路10' の実施形態をブロック形式で非常に概略的に示す。
既に示されている構成と同様に、電子回路10' は、ハードウェア形式であれ及び／又はソフトウェア形式であれ、電子回路の動作を制御する中央処理部11(CPU) と、それらの内で少なくとも１つは再プログラム可能な不揮発性メモリである１又は複数のメモリ12(MEM) と、１つの入出力回路(I/O)13 と、ブロック15(FCT) によって表される適用に応じた様々なハードウェア機能及びソフトウェア機能とを備える。
本実施形態によれば、電子回路10' は更に、電子回路10' に電力が供給されない場合でも、電荷レベルが経時的に変わる少なくとも１つの電荷保持回路100(TK) を備える。
電荷保持回路100 の詳細な例が、図８を参照して以下に説明される。今のところ、電荷保持回路100 は、容量性素子の充電又は放電によって（任意に１として指定された状態に置かれて）プログラムされるか又は起動され得ることにのみ注目すべきである。容量性素子は、電子回路の電力供給があったとしてもそれとは無関係に、電荷保持回路の起動状態が所定時間後に無効になる（容量性素子が状態０に戻る）ように容量性素子の誘電性空間を介したリークを示す。
このような電荷保持回路は、電子回路10の疑わしい挙動を示す少なくとも１つの状態を記憶するために設けられる。
図５は、保護機構の第１段階の実施形態を簡略化された機能図で示す。
電子回路10' のリセット（ブロック31、リセット）毎に、又は電子回路が処理するデータに応じて重要とみなされる処理の開始毎に、中央処理部11は、まず閾値THに対するカウンタCOUNT の状態を確認する（ブロック32、COUNT<TH ?）。カウンタCOUNT は、電子回路10' の１又は複数の電荷保持回路100 に記憶された誤動作が検出された回数を表わす。
誤動作の回数が閾値を超えている場合（ブロック32の出力N ）、電子回路は停止する（ブロック33、停止）。変形例として、不正行為の挙動に適した対抗策が取られる。例えば、電子回路が処理するデータの安全性に関して重要とみなされたアプリケーションはアクセス不能になる。
カウンタが閾値THに達していない限り（ブロック32の出力Y ）、中央処理部11は、開始した処理を続行し（ブロック34、続行）、典型的には電子回路10' の起動を続行する。
図6Aは、保護機構の第２段階の第１実施形態を簡略化された機能図で示す。
電子回路の誤動作の検出（ブロック41、検出）毎に、カウンタCOUNT は増加される（ブロック42、COUNT=COUNT+1 ）。次に保護機構は、電子回路10' の停止（ブロック43、停止）又はリセット（ブロック43、リセット）を引き起こす。しかしながら、この処理は、不正行為の検出の場合に通常提供される対抗策ではないが、重要な処理のあらゆる続行前に、図５と関連して説明された第１段階を通して行うべく電子回路に義務付けられた処理である。
所定時間後に無効になる起動状態で電荷保持回路を使用することにより、カウンタCOUNT は、電子回路10' の電力供給とは無関係に自動的にリセットされる。従って、所定時間内で誤動作の回数を数えることにより、不正行為と想定される挙動に専用の対抗策を開始することが可能になる。
簡略化された実施形態では、シングルビットのカウンタは電子回路のオフを引き起こすのに十分である。従って、これは、誤動作毎に所定時間の間行われるシステム的阻止である。偶発的な誤動作が同一の頻度で再度生じるとは想定されていないので、ビットのリセットにより電子回路の再起動を可能にする一方、新たな攻撃に対して電子回路が再度阻止される。
すべての場合で、不正行為を試みる人がいたとしても、電子回路を比較的長い時間オフとすることにより、不正行為によって得ようとした利益が得られなくなるため諦めることになる。
図6Bは、保護機構の第２段階の別の実施形態を簡略化された機能図で示す。
本実施形態は、更に具体的には、不揮発性メモリ、特にEEPROMの更新を防ぐことが可能な誤動作を対象としている。従って代表例として、例えば、抜取りによる攻撃に対する保護があり、又は更に一般的には、不正行為を試みる人が、自分が行う攻撃に対する電子回路による検出を監視し、検出されると不揮発性メモリへの書込み動作を防ごうとする行為に対する保護がある。
処理されるデータにとって重要とみなされる処理の開始（ブロック41' 、開始）前又は前記開始の際に、カウンタCOUNT が増加される（ブロック42、COUNT=COUNT+1 ）。その後、通常通り処理が実行される（ブロック45、処理）か、又は通常の攻撃を検出する対抗策が続行される。このような対抗策では、プログラムの正確な実行を検査してもよい（あらゆる遮断の有無、全ての変数の考慮、所定のステップの通過、あらゆるデータ出力の試みの有無、実行時間等）。誤動作が検出された場合、ビット（一般的にはフラグ）又はインディケータワードが、揮発性記憶素子（レジスタ、RAM アドレス等）に更新される。処理の終了の際に不揮発性メモリへの書込みを起動する対抗策では、このインディケータは通常この書込みを決定するために用いられる。
処理45の終了の際に、図6Bの方法は、インディケータの状態を確認し（ブロック46、DET=0 ? ）、更に一般的には誤動作が処理45の実行中に生じたか否かを確認する。誤動作が検出されていない場合（ブロック46の出力Y ）、カウンタCOUNT を減少させる（ブロック47、COUNT=COUNT-1 ）。その後、適用された通常の処理が続行される（ブロック43' 、続行）。誤動作が検出された場合（ブロック46の出力N ）、カウンタCOUNT の更新47は行なわれず、処理が直ちに続行される。
従って、誤動作検出の判定を回避するために処理45の終了の際に不正を試みる人の行為の結果、実際この誤動作を考慮に入れることになる。更に、電力供給を遮断する場合でさえ、重要な処理の前にカウンタCOUNT が増加されており、第１段階（図５）は次の実行でその役割を果たすことが可能である。処理45が重要であるとみなされた処理であるので、第１段階は実際各実行の前（更新42の前又は後）に優先的に実施される。
第２段階の２つの実施形態は、一緒に組み合わせられてもよく及び／又は他の対抗策と組み合わせられてもよい。
図７は、n 個の電荷保持電子回路1000,1001,…,100n を含み、各電荷保持電子回路がカウンタCOUNT のビットB0,B1,…,Bn を記憶する計数回路50の一例をブロック形式で非常に概略的に示す。計数回路50は、好ましくは内部回路51(CTRL)によって制御されており、内部回路は、図８を参照して以下で更に理解されるように、カウンタの１又は複数ビットの状態の読み取りに加えて、誤動作が検出された後カウンタの値の増加（ブロック50の入力INC ）を引き起こす。
図７に示された例では、最上位ビットBnが閾値THを定義すると仮定されている。実際、このビットの状態切替がカウント2n-1-1に対してオーバーフローを表わす。従って、このシングルビットの読み取りが、テスト32（図５）の結果を示す信号OK/NOKを与えるのに十分である。
オーバーフローによるこのような比較の利点は、計数回路50の同一のハードウェア実施形態の用途を広げるということである。確かに、閾値THは、カウンタ50の構成ビット数が何であれ、テスト32の結果OK/NOKを与えることを考慮に入れてカウンタのビット数を選択することにより容易に適合され得る。
様々な閾値が、検出されるアラームタイプに応じて選択されてもよい。例えば、（偶発的でもある可能性が高い）予期していない一連の操作である場合、（例えば、数時間で十分である）比較的短期間で電子回路が阻止される。しかしながら、（電子回路の電力供給の遮断による）カードのリセットが検出された場合、約１週間の期間が、不正行為を試みる可能性がある人を阻止するために与えられてもよい。
１つの利点は、集積回路の不正行為の誤作動から偶発的な誤動作を分けて、適した処置をとることである。
別の利点は、誤動作の検出自体が不正行為を試みる人によって検出され、対抗策を回避するために電力供給を遮断する場合を含めて、任意の誤動作検出モードと適合することである。
数ビットのカウンタの場合、上述の解決法は、電子回路の通常の対抗策（例えば、最終的な阻止）と適合する。このようにして、この対抗策の発動だけが閾値THを超えるまで先送りされ、それにより、偶発的な誤動作を不正行為の誤動作（又は、電子回路を阻止することが望ましいとみなされるのに十分な程繰り返される誤動作）から分けることが可能になる。
図８は、電荷保持回路100 の好ましい一例を示す。
電荷保持回路100 は第１容量性素子C1を備え、第１容量性素子は、フローティングノードF に接続された第１電極121 と、経時的に無視できないリークを示すべく（その誘電率及び／又はその厚さによって）設計された誘電性空間123 とを有する。「フローティングノードF 」は、電荷保持回路100 （及び電子回路10' ）が優先的に形成されている半導体基板のどの拡散領域にも直接接続されていないノード、更に具体的には誘電性空間によってあらゆる電圧印加端子から分離されているノードを示すために用いられる。第１容量性素子C1の第２電極122 が、基準電圧（例えばアース）に接続されるべき端子112 に（図２の点線で）接続されるか、又は未接続のままである。
第２容量性素子C2が、フローティングノードF に接続された第１電極131 と、端子112 に接続された第２電極132 とを有する。第２容量性素子C2は、第１容量性素子C1の電荷保持容量より大きな電荷保持容量を示す。
好ましくは、第３容量性素子C3が、フローティングノードF に接続された第１電極141 と、電荷保持回路100 の端子113 に接続された第２電極142 とを有しており、電荷保持回路100 の端子113 は、電荷保持段階の初期化（記憶されたビットを状態１に有意とする処理）で電力供給源に接続されるための端子である。
第２容量性素子C2の機能は電荷を蓄積することである。第１容量性素子C1の機能は、第１容量性素子C1の誘電性空間を介したリークにより（第１電極131 のアースへの直接接続と比べて）蓄積素子C2を比較的遅く放電することである。第２容量性素子C2の存在により、電荷保持回路100 に存在する電荷レベルを放電素子（静電容量C1）から分けることが可能になる。第２容量性素子C2の誘電体の厚さは第１容量性素子C1の誘電体の厚さより大きい。第２容量性素子C2の静電容量は、第１容量性素子C1の静電容量より少なくとも10倍大きいことが好ましい。
第３容量性素子C3の機能は、ファウラー−ノルドハイム効果又はホットエレクトロン注入事象により第２容量性素子C2への充電を可能にすることである。第３容量性素子C3により、並列接続の第１容量性素子C1及び第２容量性素子C2に充電する際の第１容量性素子C1への応力を回避することが可能になる。第３容量性素子C3の誘電性空間の厚さは、寄生リーク経路の導入を回避するために第１容量性素子C1の誘電性空間の厚さより大きい。
フローティングノードF は、絶縁された制御端子を有するトランジスタ（例えばMOS トランジスタ150 ）のゲートG に接続されており、トランジスタは、（並列接続の第１容量性素子C1の静電容量を無視して）第２容量性素子C2に含まれている残留電荷を測定するために、導電性端子（ドレインD 及びソースS ）を出力端子114,115 に接続されている。例えば、端子115 はアースされており、端子114 は、トランジスタ150 のドレイン電流I114の電流／電圧変換を可能にする電流源（図示せず）に接続されている。
トランジスタ150 のゲート誘電体の厚さは、フローティングノードF での付加的なリークの導入を回避するために第１容量性素子C1の誘電体の厚さより大きい。好ましくは、トランジスタ150 のゲートの厚さは、（フローティングノードF への充電又はフローティングノードからの放電の）寄生プログラミング経路の導入を回避するために第３容量性素子C3の誘電体の厚さより更に大きい。
蓄積された電荷レベルの判定が、比較器のみによって行われることが可能であり、比較器の切替が、フローティングノードF の電荷が十分である限り行なわれる。比較器が切り替えるレベルは、電荷保持回路100 によって記憶されたビットの状態を切り替えるレベルを定義する。他の読み取り解決法が構想されてもよく、例えば、電荷保持回路100 が数ビットを直接記憶する実施形態による複数レベルの判定が構想されてもよい。
図９は、端子115 を基準としたフローティングノードF での電圧VFに応じたトランジスタ150 のドレイン電流I114の形状の一例を示す。従って、電圧VFはトランジスタ150 のゲート−ソース電圧を表す。電圧は、並列接続の第１容量性素子C1及び第２容量性素子C2の両端の残留電荷によって決まり、従って本質的に第２容量性素子C2での残留電荷によって決まる。ドレイン電流I114の評価は、端子112,115 を同一の電圧（例えばアース）に維持して、端子114 に既知の電圧を印加することにより行なわれてもよい。
図10は、経時的なフローティングノードF での電荷QFの変動を示す。時間t0で、端子113 への供給（プログラミング）電圧の印加が停止されると、電荷QFが、初期値QINIT から開始し、容量性素子の放電の変動により時間t1で無効になる。時間t0と時間t1との時間間隔は、第１容量性素子C1の誘電体の漏れ容量だけでなく、初期値QINIT を決定する第２容量性素子C2の値（従って蓄積容量）によっても決まる。
端子112,115 及び第１容量性素子C1の第２電極122 が基準電圧にあり、電流I114の変動がフローティングノードF の電圧の変動だけに起因するように決定されたレベルに端子114 がバイアスをかけられていると仮定すると、この変動は時間t0からの経過時間のみによって決まる。この結果は、示された実施形態では、時間リーク素子(C1)と残留電荷を表す素子(C2)との間で行なわれた分離により得られる。
第３容量性素子C3を介した電荷保持回路100 のプログラミング又は起動（記憶されたビットの状態１への切替）により、酸化物（誘電体）の厚さが比較的薄い第１容量性素子C1は保護されるが、そうでなければプログラミング中に破損される危険性が生じる。このため、特に測定が確実に且つ経時的に再現可能に行われ得る。
数個の第３容量性素子C3が、プログラミング時間を速めるために端子113 とフローティングノードF との間で並列に接続される。
同様に保持時間が、第１及び第２容量性素子C1,C2 の誘電体の厚さ及び／又は誘電率を設定するだけでなく、数個の第１容量性素子C1及び／又は第２容量性素子C2を並列に設けることによって適合されてもよい。
図11は、電荷保持回路100'の別の実施形態の電気回路図を示す。
図８の実施形態と比較すると、トランジスタ150 が、フローティングノードF に接続されたフローティングゲートFGを備えたトランジスタ160 と置き換えられている。トランジスタ160 のコントロールゲートCGが、電荷保持回路100'の残留電荷（従って、記憶されたビットの状態）の読み取りを制御するための端子116 に接続されている。トランジスタ160 のフローティングゲートFGとチャネル（活性領域）との間の誘電体の厚さは、第１容量性素子C1の誘電体の厚さより大きく、優先的には第３容量性素子C3の誘電体の厚さより大きい。
別の差異は、充電又は放電容量性素子C3がMOS トランジスタ170 のフローティングゲートであるということである。トランジスタ170 のフローティングゲート141 がフローティングノードF に接続されている。
図11の例では、電子回路が環境の一部に示されている。トランジスタ170 のドレイン142 が、供給電圧Valim を受ける電流源118 に接続されており、トランジスタ170 のソース173 がアースされている。トランジスタ170 のコントロールゲート174 は、充電が必要とされる場合に、トランジスタ170 をオンするための制御信号CTRLを受け取る。トランジスタ160 のドレイン（端子114 ）が、供給電圧Valim を受けて、トランジスタ160 のソースが、電流源119 によってアースされている（図８に関連して説明された実施形態対して反転された変形例である）。電流源119 の両端の電圧V119がフローティングノードF の電圧を表し、比較器（図示せず）の出力を切り替えるために用いられる。
図12は、電流I114に対するコントロールゲートに印加される電圧V116の図であり、図11の電荷保持回路の動作を示す。説明のために、トランジスタ160 のドレイン端子114 とソース端子115 との間の電圧が外部の読み取り回路によって一定に維持されていると仮定される。従って、フローティングゲートと端子115 との間の電圧降下が、フローティングノードF に存在する電荷と、フローティングノードF 及び端子112間の全静電容量（本質的には第１容量性素子C1及び第２容量性素子C2 の静電容量）と、トランジスタ160 のコントロールゲート116 に印加された電圧とにより決まる。図12には、３本の曲線a,b,c が示されている。曲線a は、フローティングノードF が完全に放電されている場合を示す。曲線b は、フローティングノードF に正電荷が存在する場合（放電）を示す。従って、トランジスタ160 の閾値は低下する。曲線c は、フローティングノードF に負電荷が存在する場合（充電）を示し、MOS トランジスタ160 のためのより高い閾値を生成する。
適用例に応じて、トランジスタ160 の特性を曲線a から曲線b 又は曲線c に変更するために、フローティングノードF に充電されるか、又はフローティングノードF から放電されてもよい。プログラミング電圧から絶縁されると、第１容量性素子C1のリークにより、経時的に曲線a に戻ることが可能になる。電圧V116が０であるときの電流I114（従って電圧V119）の測定値により、電流I114が０になるときの期限切れを検出する（ビットを０にリセットする）ことが可能になる。
次に、ファウラー−ノルドハイム効果による放電（端子112 に対して正の起動電圧又はプログラミング電圧の端子113 への印加）が仮定される。しかしながら、説明された操作は、例えば端子142,173,174 間への適切な電圧の印加による所謂ホットキャリア現象によって、フローティングノードF での充電に容易に置き換えられる。
様々な電圧が、残留電荷とビットの記憶された状態の判定との間に利用可能な基準を有するように設けられたプログラミングモード及び読み取りモードで用いられてもよい。
実施形態の具体例によれば、電荷保持回路は、以下の値で形成されている。
静電容量C1: 2fF、誘電体の厚さ: 40Å
静電容量C2: 20fF、誘電体の厚さ: 160Å
静電容量C3: 1fF、誘電体の厚さ: 80Å
このような電荷保持回路は、約12ボルトの電圧の印加によってリセットされることが可能であり、約１週後に放電される。言うまでもなく、これは、電荷保持時間を決定する数個の容量性素子C1又はC2の誘電体の厚さ及び可能な並列接続の一例に過ぎない。
図13A,13B,13C,14A,14B,14C,15A,15B,15C,16A,16B,16C,17A,17B,17Cは、EEPROMメモリアーキテクチャに基づいた集積構造における図11の実施形態に係る電荷保持回路100'の一例を示す。
図13A,14A,15A,16A,17A は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す平面略図である。図13B は、図13A の線AA' に沿った断面図である。図14B,15B,16B,17B は、夫々図14A,15A,16A,17A の線BB' に沿った断面図である。図13C,14C,15C,16C,17C は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す対応電気回路図である。
P 型シリコン基板180 （図13B ）のN チャネルトランジスタを用いた実施形態が仮定されている。逆の場合も言うまでもなく可能である。
各素子又はセルC2,170,C1 又は160 は、例えばEEPROMセルアレイネットワークから電荷保持電子回路を選択するために、単一ゲートの選択トランジスタT2,T3,T1又はT4と直列接続されたフローティングゲート・トランジスタから得られる。
素子C2,170,C1,160 を形成する様々なトランジスタのフローティングゲートは、フローティングノードF を形成するために（導電線184 を介して）相互接続される。トランジスタのコントロールゲートは、読出制御信号CGを与えるために導電線185 に共に接続されている。トランジスタのソースSC2,S7,SC1,S6 は、端子112 （アース）に相互接続されており、トランジスタのドレインDC2,D7,DC1,D6 は、選択トランジスタT2,T3,T1,T4 の夫々のソースに接続されている。
トランジスタT1乃至T4のゲートは、電荷保持回路の選択信号SEL を供給する導電線186 に共に接続されている。トランジスタのドレインD1乃至D4は、個々に制御可能なビット線BL1 乃至BL4 に接続されている。図13C のビット線の順序が、BL2,BL3,BL1,BL4 として任意に示されているが、様々な素子C2,170,C1,160 の列（図面の向きで）の左右方向の順序は重要ではない。
本実施形態の例では、N 型のソース及びドレイン領域が、絶縁領域181 により線方向に相互に分離されていると仮定される（図13B ）。フローティングゲートは、絶縁レベル182 によって活性領域から分離された第１導電性レベルM1に形成されており、コントロールゲートは、第３絶縁レベル183 によって第１レベルから分離された第２導電性レベルM2に形成されている。選択トランジスタのゲートは、例えばレベルM2に形成されている。
通常のEEPROMセルネットワークとの差異は、フローティングゲートが、フローティングノードF を形成するために４つのトランジスタのグループによって相互接続されていることである。別の差異は、様々な回路素子を形成するフローティングゲート・トランジスタが、それらのトンネル窓及び／又はそれらのドレイン・ソース接続の厚さによって互いと異なるということである。
図14A 乃至14C は、蓄積コンデンサC2の形成を示す。対応するフローティングゲート・トランジスタのドレインDC2 及びソースSC2 は、コンデンサの第２電極132 を形成するために（全活性領域に亘るN+型注入の拡張により）短絡される。更に、トンネル窓が標準的EEPROMセルから除去される。
図15A 乃至15C は、容量性プログラミング素子C3を形成するトランジスタ170 の形成を示す。トランジスタは、トンネル窓202 （図15B ）の下にN ドープされた領域の拡張部分201 が、電荷注入領域にプラットフォームを設ける標準的EEPROMセルである。標準的EEPROMセルのように、ドレイン領域D7が選択トランジスタT3のソースに接続される。ソース領域S7が端子112 に接続される。
図16A 乃至16C は、電荷保持回路のリーク素子を形成する第１容量性素子C1の形成を示す。標準的EEPROMセルと比較すると、差異は、リークを増加させるためのトンネル効果に用いられる誘電体窓の薄化（領域212 、図16B ）である。例えば、誘電体212 の厚さは、変更前のセルのトンネル窓（202 、図15B ）の厚さ（例えば70乃至80オングストロームの間）の約半分（例えば30乃至40オングストロームの間）になるように選択されている。
図17A 乃至17C は、トンネル窓が、好ましくはEEPROMセルの通常の注入領域（201 、図15B ）と共に除去された読み取りトランジスタ160 の形成を示す。従って、ソースS6及びドレインD6によって限定された活性領域は、標準的なMOS トランジスタの活性領域と同様である。
図13A 乃至17C の表示は、簡略化されており、用いられる技術に適合され得る。特にゲートは、ドレイン領域及びソース領域の境界と並ぶように示されているが、多少の重なりは多くの場合存在する。
EEPROMセル技術による実施形態の利点は、電荷保持回路が、EEPROMセルを消去するか又はEEPROMセルに書き込むために用いられる電圧レベル及び時間窓と同一の電圧レベル及び時間窓を適用することにより、プログラミングされリセットされてもよいということである。
別の利点は、連続書込み動作中にリーク素子(C1)の薄い酸化物の劣化を回避することにより、経時的な安定性が保たれるということである。
ビット線BL1 乃至BL4 の夫々の接続は、回路を操作する段階、特にプログラミング（起動）又は読み取り段階によって決まる。
以下の表１は、図13A 乃至図17C に示されるような電荷保持電子回路の起動(SET) 及び読み取り(READ)の実施形態を示す。
Figure 0005070297
起動段階SET （記憶されたビットの状態１への切替）では、選択信号SEL が、異なるトランジスタT1乃至T4をオンするためにアースに対して第１高電圧VPP1になる一方、フローティングゲート・トランジスタのコントロールゲートに与えられた信号CGは、トランジスタ160 をオンしないように低レベル０のままである。ビット線BL1,BL2,BL4 は、フローティング状態（高インピーダンス状態HZ）を維持する一方、ビット線BL3 はフローティングノードF の充電を可能にする正電圧VPP2が印加される。フローティングゲート・トランジスタのソースに共通する線112 は、優先的にフローティング状態のままである（HZ）。
読み取りREADでは、異なる選択トランジスタが信号SEL によってレベルVSELに設定されて、読み取り電圧VREAD が、異なるフローティングゲート・トランジスタのコントロールゲートに印加される。ビット線BL1,BL2,BL3 が高インピーダンス状態HZにある一方、ビット線BL4 は読み取り電流源の供給を可能にする電圧V114を受ける。線112 はここではアースされている。
様々なレベルVPP1,VPP2,VSEL,VREAD,V114間の関係は、好ましくは以下の通りである。
VPP1は、VPP2より大きい。
VSELは、VREAD より大きい。
VREAD は、V114と同程度の大きさである。
実施形態の具体例によれば、
VPP1 = 14ボルト
VPP2 = 12ボルト
VSEL = 4ボルト
VREAD = 2ボルト
V114 = 1ボルト
電荷保持回路の一素子当たりの１つのEEPROMセルに関して上述された構成は、言うまでもなく、並列接続の数個の同一セルのサブセットが夫々の様々な素子に用いられている構造と置き換えられてもよい。特に、
数個の素子C2が、電子回路の放電時間を増加させるべくフローティングノードF の静電容量を増加させるために並列接続して用いられてもよく、
数個の素子170 が、プログラミング中のフローティングノードF での充電速度又は放電速度を増加させるべく並列接続して用いられてもよく、
数個のリーク素子C1が、システムの放電時間を減少させるために並列接続して用いられてもよく、及び／又は
数個の読み取り素子160 が、電荷保持回路の評価に更に大きな電流を与えるために並列接続して導入されてもよい。
電荷保持電子回路は、EEPROMセルの標準的ネットワークの任意の位置に導入されてよく、これにより、悪意あるユーザがいた場合、位置の発見を更に困難にすることが可能になる。
電荷保持トランジスタを形成するセル選択トランジスタは、適合されたアドレス手段及び切替手段を備えることにより、同一のビット線で標準的なEEPROMセルと共有されてもよい。
言うまでもなく、本発明は、当業者に容易に想起される様々な変更、調整及び改良が行われ得る。特に、電荷保持回路は、電子回路の電力供給とは無関係に、経時的な電荷損失を再生可能な方法で与えることが可能な任意の回路によって形成されてもよい。例えば、国際公開第０３／０８３７６９号パンフレットに述べられているような回路が用いられてもよい。
更に、上述された機能的な表示及び適用例の必要性に基づく回路の実際的な形成は、当業者の技能の範囲内である。カウンタは任意の種類であってよく、計数関数は任意の増加又は減少であってよい。例えば（特に、計数セルが時間以外でリセットされ得ない実施形態では、例えば図８）、有限なサイズを有し、それらの差異が考慮されるべき値を与える２つのインクリメントカウンタが用いられてもよい。
更に、本発明は特に常時電力供給を必要としないので、自身が存在する（端末によって生成される）電磁場から電力を取り出す（電磁トランスポンダタイプの）非接触装置で実行されてもよい。
最後に、カウンタの増加と関連して説明された全ての内容が、検出毎のカウンタの減少と置き換えられてもよい。

Claims (12)

  1. 電子回路に含まれるデータを、該電子回路の動作の妨害から保護する方法において、
    妨害の検出により、少なくとも１ビットのカウンタの値が増加され、
    前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路から形成されており、前記電子回路に電力が供給されているか否かに無関係に、一定時間の終了の際に自動的にリセットされ、
    前記カウンタの値が検査され、前記カウンタの値が閾値を超えたと判断された場合に、前記データを保護する処置が行われることを特徴とする方法。
  2. 電子回路に含まれるデータを、該電子回路の動作の妨害から保護する方法において、
    妨害の検出により、少なくとも１ビットのカウンタの値が減少され、
    前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路から形成されており、前記電子回路に電力が供給されているか否かに無関係に、一定時間の終了の際に自動的にリセットされ、
    前記カウンタの値が検査され、前記カウンタの値が閾値を超えたと判断された場合に、前記データを保護する処置が行われることを特徴とする方法。
  3. 前記カウンタのビットの有意状態への切替が、前記第１容量性素子への充電又は前記第１容量性素子からの放電により行われることを特徴とする請求項１又は２に記載の方法。
  4. 前記カウンタの値が、保護されるべきデータの処理の実行の前に検査されることを特徴とする請求項１又は２に記載の方法。
  5. 前記カウンタの値の検査結果に基づき、前記カウンタの値が閾値を超えたと判断された場合に、前記処理、好ましくは前記電子回路の動作への少なくともアクセスを永久的に阻止する処置が行われることを特徴とする請求項４に記載の方法。
  6. 前記カウンタは複数のビットを有し、前記カウンタの値の検査結果が、前記複数のビットの内の１ビットの状態によって直接与えられることを特徴とする請求項４に記載の方法。
  7. 前記カウンタの値の増加又は減少により、前記電子回路に前記カウンタの値を強制的に検査させることを特徴とする請求項４に記載の方法。
  8. 前記カウンタの値は、保護されるべきデータの処理の前に増加又は減少されて、その後、前記処理の実行中に妨害が検出されなかった場合、前記処理の終了の際に前記カウンタは、夫々減少又は増加されることを特徴とする請求項１又は２に記載の方法。
  9. 請求項１又は２に記載の方法を実行する手段を備えることを特徴とする電子回路。
  10. 前記一又は複数の電荷保持回路は夫々、
    フローティングノードに接続された第１電極を有する少なくとも１つの第１容量性素子と、
    前記フローティングノードに接続された第１電極を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子と、
    前記フローティングノードに接続され、絶縁された制御端子を有する少なくとも１つの第１トランジスタと
    を備えることを特徴とする請求項９に記載の電子回路。
  11. 少なくとも１つの第３容量性素子が、前記フローティングノードに接続された第１電極と、電圧源に接続可能な第２電極とを有することを特徴とする請求項１０に記載の電子回路。
  12. EEPROMタイプの複数のメモリセルのネットワークに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
    前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セルの第１サブセットを有し、
    前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セルの第２サブセットを有し、
    前記第３容量性素子は、少なくとも１つの第３セルの第３サブセットを有し、
    前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セルの第４サブセットを有することを特徴とする請求項１１に記載の電子回路。
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