CN108345808A - 非易失性存储器件和包括非易失性存储器件的固态驱动器 - Google Patents

Abstract

一种非易失性存储器件包括存储单元阵列、电压产生器和控制电路。电压产生器产生要施加到存储单元阵列的字线电压。控制电路响应于命令和地址产生控制电压产生器的控制信号。控制电路包括黑客攻击检测电路。黑客攻击检测电路在检测到黑客攻击时禁用非易失性存储器件的操作，其中当命令和地址的访问序列与非易失性存储器件的标准序列不匹配一定的连续次数时，检测到黑客攻击。

Description

非易失性存储器件和包括非易失性存储器件的固态驱动器

技术领域

本发明构思的示例性实施例总体上涉及半导体存储器件，更具体地，涉及非易失性存储器件和包括该非易失性存储器件的固态驱动器。

背景技术

半导体存储器件可以分为易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件可以高速地执行读取和写入操作，而存储在其中的内容可能在没有电力的情况下丢失。非易失性半导体存储器件可以在没有电力的情况下保留存储在其中的内容。为此，非易失性半导体存储器件可以用于将内容存储在趋于断电的设备中。

非易失性半导体存储器件可以包括掩模只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。

闪存器件是非易失性存储器件的示例。闪存器件可以用作诸如计算机、蜂窝电话、个人数字助理(PDA)、数码相机、摄像机、录音机、MP3播放器、手持个人计算机(PC)、游戏机、传真机、扫描仪、打印机等的电子装置的语音和图像存储介质。

近来，侵入闪存器件的尝试增加了。

发明内容

根据本发明构思的示例性实施例，非易失性存储器件包括存储单元阵列、电压产生器和控制电路。电压产生器产生要施加到存储单元阵列的字线电压。控制电路响应于命令和地址产生控制电压产生器的控制信号。控制电路包括黑客攻击检测电路。黑客攻击检测电路在检测到黑客攻击时禁用非易失性存储器件的操作，其中当命令和地址的访问序列与非易失性存储器件的标准序列不匹配一定的连续次数时，检测到黑客攻击。

根据本发明构思的示例性实施例，固态驱动器包括多个非易失性存储器件和控制器。控制器控制非易失性存储器件。控制器包括黑客攻击检测电路。黑客攻击检测电路在检测到第一黑客攻击时禁用非易失性存储器件中的第一非易失性存储器件的操作，其中当用于访问第一非易失性存储器件的存储单元阵列的命令和地址的访问序列与第一非易失性存储器件的标准序列连续地不匹配预定次数时，检测到第一黑客攻击。

根据本发明构思的示例性实施例，非易失性存储器件包括：黑客攻击检测电路，被配置为基于接收到的命令和地址来检测所述非易失性存储器件的黑客攻击；控制信号产生器，被配置为当检测到黑客攻击时产生黑客攻击控制信号；电压产生器，被配置为接收所述黑客攻击控制信号并输出第一电压信号；连接在命令解码器和控制信号产生器之间的第一开关，其中响应于所述第一电压信号切断从第一开关到控制信号产生器的连接；以及连接在命令解码器和控制信号产生器之间的第二开关，其中响应于指示黑客攻击已结束的信号，激活第二开关。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得被更清楚地理解。

图1是示出了根据本发明构思的示例性实施例的存储系统的框图。

图2是示出了根据本发明构思的示例性实施例的图1的存储系统中的控制信号的表。

图3是示出了根据本发明构思的示例性实施例的图1的存储系统中的非易失性存储器件的框图。

图4是示出了根据本发明构思的示例性实施例的图3中的存储单元阵列的框图。

图5是示出了根据本发明构思的示例性实施例的图4的存储块的透视图。

图6是示出了根据本发明构思的示例性实施例的沿图5的存储块的线I-I’得到的截面图。

图7是示出了根据本发明构思的示例性实施例的参考图5和图6描述的存储块的等效电路的电路图。

图8是示出了根据本发明构思的示例性实施例的图4的存储块的透视图。

图9是示出了根据本发明构思的示例性实施例的沿图8的存储块的线II-II’得到的截面图。

图10是示出了根据本发明构思的示例性实施例的参考图8和图9描述的存储块的等效电路的电路图。

图11是示出了根据本发明构思的示例性实施例的图3的非易失性存储器件中的控制电路的框图。

图12是示出了根据本发明构思的示例性实施例的图11的控制电路中的黑客攻击检测电路的框图。

图13是示出了根据本发明构思的示例性实施例的图3的非易失性存储器件中的电压产生器的框图。

图14示出了根据本发明构思的示例性实施例的图11的控制电路中的第一开关。

图15示出了根据本发明构思的示例性实施例的图11的控制电路中的第一开关。

图16示出了根据本发明构思的示例性实施例的对图3的非易失性存储器件的访问请求。

图17是示出了根据本发明构思的示例性实施例的非易失性存储器件的方法的流程图。

图18是示出了根据本发明构思的示例性实施例的非易失性存储器件的方法的流程图。

图19是示出了根据本发明构思的示例性实施例的固态盘或固态驱动器(SSD)的框图。

图20是示出了根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。

图21是示出了根据本发明构思的示例性实施例的通用闪存存储器(UFS)的框图。

图22是示出了根据本发明构思的示例性实施例的移动设备的框图。

具体实施方式

以下将参照附图更全面地描述本发明构思的示例性实施例。然而，本发明构思可以按多种不同形式来体现，并且不应当被解释为限于本文阐述的示例性实施例。

图1是示出了根据本发明构思的示例性实施例的存储系统的框图。

参考图1，存储系统(例如，非易失性存储系统)10可以包括存储器控制器20和至少一个非易失性存储器件30。

存储系统10可以包括基于闪存的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。

非易失性存储器件30可以在存储器控制器20的控制下执行擦除操作、编程操作或写入操作。非易失性存储器件30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA，以用于执行诸如擦除、编程和写入的操作。另外，非易失性存储器件30通过控制线从存储器控制器20接收控制信号CTRL。

非易失性存储器件30可以包括黑客攻击检测电路600。当黑客攻击检测电路600检测到对非易失性存储器件30做出的无效访问序列时，黑客攻击检测电路600可以禁用非易失性存储器件30的操作。

图2是示出了根据本发明构思的示例性实施例的图1的存储系统中的控制信号的表。

参考图1和图2，存储器控制器20施加到非易失性存储器件30的控制信号CTL可以包括命令锁存使能信号CLE、地址锁存使能信号ALE、芯片使能信号nCE、读取使能信号nRE和写入使能信号nWe。

存储器控制器20可以将命令锁存使能信号CLE发送给非易失性存储器件30。存储器控制器20可以经由单独指派的控制引脚将命令锁存使能信号CLE发送给非易失性存储器件30。命令锁存使能信号CLE可以是指示经由输入/输出线传送的信息是命令的信号。

存储器控制器20可以将地址锁存使能信号ALE发送给非易失性存储器件30。存储器控制器20可以经由单独指派的控制引脚将地址锁存使能信号ALE发送给非易失性存储器件30。地址锁存使能信号ALE可以是指示经由输入/输出线传送的信息是地址的信号。

存储器控制器20可以将芯片使能信号nCE发送给非易失性存储器件30。存储器控制器20可以经由单独指派的控制引脚将芯片使能信号nCE发送给非易失性存储器件30。当非易失性存储器件30包括多个存储器芯片时，芯片使能信号nCE可以识别从多个存储器芯片中选择的存储器芯片。

存储器控制器20可以将读取使能信号nRE发送给非易失性存储器件30。存储器控制器20可以经由单独指派的控制引脚将读取使能信号nRE发送给非易失性存储器件30。非易失性存储器件30可以基于读取使能信号nRE将读取数据发送给存储器控制器20。

存储器控制器20可以将写入使能信号nWE发送给非易失性存储器件30。存储器控制器20可以经由单独指派的控制引脚将写入使能信号nWE发送给非易失性存储器件30。当写入使能信号nWE被激活时，非易失性存储器件30可以将从存储器控制器20提供的数据输入信号存储为命令CMD或地址ADDR。

图3是示出了根据本发明构思的示例性实施例的图1的存储系统中的非易失性存储器件的框图。

参考图3，非易失性存储器件30包括存储单元阵列100、地址解码器430、页缓冲器电路410、数据输入/输出电路420、控制电路500和电压产生器700。控制电路500可以包括黑客攻击检测电路600。

存储单元阵列100可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到地址解码器430。另外，存储单元阵列100可以通过多个位线BL耦接到页缓冲器电路410。

存储单元阵列100可以包括耦接到多个字线WL和多个位线BL的多个存储单元。

在本发明构思的示例性实施例中，存储单元阵列100可以是以三维结构(例如，垂直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列100可以包括垂直取向的垂直单元串，使得至少一个存储单元位于另一存储单元上方。以下专利文献(其通过引用整体并入本文)描述了三维存储单元阵列的配置：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。

在本发明构思的示例性实施例中，存储单元阵列100可以是以二维结构(例如，水平结构)形成在衬底上的二维存储单元阵列。

存储单元阵列100可以包括设置数据区SDA和用户数据区。非易失性存储器件30的设置数据可以存储在设置数据区SDA中，用户数据可以存储在用户数据区中。

设置数据可以是用于设置非易失性存储器件30的操作环境的数据。例如，可以基于设置数据来设置用于非易失性存储器件30的操作的各种电压电平。例如，可以基于设置数据来管理非易失性存储器件30的列缺陷和块缺陷。在制造非易失性存储器件30之后的测试步骤中检测列缺陷和块缺陷，并且可以根据检测的结果确定设置数据。

例如，可以根据设置数据(例如，算法调谐)来确定用于非易失性存储器件30的操作的算法。例如，设置数据可以包括非易失性存储器件30的标识(ID)信息。例如，设置数据可以是与黑客攻击检测相关联的数据，该数据指示非易失性存储器件30正在被无效用户攻击。

当开始向非易失性存储器件30供电时(例如，当上电信号PWRUP被施加到非易失性存储器件30时)，非易失性存储器件30可以感测设置数据并且基于感测的数据进行操作。

图4是示出了根据本发明构思的示例性实施例的图3中的存储单元阵列的框图。

参考图4，存储单元阵列100可以包括多个存储块BLK1至BLKz。在本发明构思的示例性实施例中，存储块BLK1至BLKz由图3中的地址解码器430选择。例如，地址解码器430可以在存储块BLK1至BLKz中选择与块地址相对应的存储块BLK。

图5是示出了根据本发明构思的示例性实施例的图4的一个存储块的透视图。图6是示出了根据本发明构思的示例性实施例的沿图5的存储块的线I-I’得到的截面图。

参考图5和图6，提供存储块BLKa的衬底111。例如，衬底111是具有p导电类型的阱。

器件隔离层IL设置在衬底111上以限定有源区。例如，图5示出了沿第三方向D3延伸并沿第一方向D1间隔特定距离的三个有源区。然而，有源区的数量不限于此。

隧道绝缘层TI设置在每个有源区上。在每个有源区中，隧道绝缘层TI沿第三方向D3间隔特定距离。例如，每个隧道绝缘层TI可以包括热氧化物层。例如，每个隧道绝缘层TI可以包括氧化物层。

在每个有源区中，电荷存储层CL设置在隧道绝缘层TI上。例如，电荷存储层CL可以包括诸如多晶硅的导电材料。例如，每个电荷存储层CL可以包括氮化物层或金属氧化物层(例如，氧化铝层或氧化铪层)。

如果电荷存储层CL包括诸如多晶硅的导电材料，则电荷存储层CL可以作为浮置栅极操作。换句话说，电荷存储层CL通过累积电荷来存储数据。如果电荷存储层CL包括绝缘材料，则电荷存储层CL作为电荷捕获层操作。换句话说，电荷存储层CL通过捕获电荷来存储数据。

隧道绝缘层TI和电荷存储层CL沿第一方向D1设置在多个有源区上。在沿第一方向D1设置隧道绝缘层TI和电荷存储层CL的轴线上，沿第一方向D1设置块绝缘层BI。每个块绝缘层BI可以包括氮化物层。每个阻挡绝缘层BI可以包括具有比隧穿绝缘层TI的介电常数更高的介电常数的高介电层(例如，氧化铝层或氧化铪层)。

在隧道绝缘层TI上设置多晶硅层。多晶硅层在多个有源区上沿第一方向D1延伸。多晶硅层沿第三方向D3间隔特定距离。

隧道绝缘层TI、电荷存储层CL、阻挡绝缘层BI和多晶硅层中的每一个构成栅极结构。在本发明构思的示例性实施例中，隧道绝缘层TI、电荷存储层CL、阻挡绝缘层BI和多晶硅层中的每一个可以构成存储单元MC。在本发明构思的示例性实施例中，在特定的栅极结构中，在阻挡绝缘层BI中形成穿孔，使得多晶硅层和电荷存储层CL可以连接。该栅极结构可以形成选择晶体管，例如串选择晶体管(SST)或地选择晶体管(GST)。

如果电荷存储层CL包括绝缘材料，则可以不在栅极结构的阻挡绝缘层BI处设置穿孔。换句话说，选择晶体管SST或GST的栅极结构的电荷存储层CL和控制多晶硅层可以不被阻挡绝缘层BI分开。

在本发明构思的示例性实施例中，形成存储单元的栅极结构的多晶硅层可以沿第一方向D1延伸以形成字线WL。在本发明构思的示例性实施例中，形成选择晶体管SST或GST的栅极结构的多晶硅层可以沿第一方向D1延伸以形成选择线，例如串选择线(SSL)或者地选择线(GSL)。

在栅极结构之间形成具有n导电类型的结区。在这一点上，可以同时形成选择晶体管SST或GST的源极和漏极。沿第一方向D1延伸的导电材料设置在地选择晶体管GST的源极上。该导电材料形成公共源极线CSL。公共源极线CSL可以包括例如多晶硅。公共源极线CSL可以包括例如金属。

连接到位线BL的位线触点BP设置在串选择晶体管SST的漏极上。换句话说，串选择晶体管SST的漏极通过位线触点BP连接到对应的位线BL。位线BL设置在与有源区相同的轴线上。例如，示出了三个位线BL。

图7是示出了根据本发明构思的示例性实施例的参考图5和图6描述的存储块的等效电路的电路图。

图7的存储块BLKa可以以二维结构(例如，水平结构)形成在衬底上。例如，包括在存储块BLKa中的多个存储单元串可以形成在平行于衬底的方向上。

参考图7，存储块BLKa可以包括存储单元串NS1至NSn。

存储单元串NS1至NSn中的每一个可以包括彼此串联连接的串选择晶体管SST、多个存储单元MC(例如，MC1至MCm)和地选择晶体管GST。

在每个存储单元串NS1至NSm中包括的串选择晶体管SST可以共同连接到串选择线SSL。在每个存储单元串NS1至NSn中包括的存储单元MC1至MCm中布置在同一行中的存储单元可以共同连接到对应的字线WL1至WLm。在每个存储单元串NS1至NSn中包括的地选择晶体管GST可以共同连接到地选择线GSL。

在每个存储单元串NS1至NSx中包括的地选择晶体管GST可以共同连接到公共源极线CSL。在每个存储单元串NS1至NSn中包括的串选择晶体管SST可以连接到对应的位线BL1至BLn。这里，n和m表示正整数。

图8是示出了根据本发明构思的示例性实施例的图4的一个存储块的透视图。图9是示出了根据本发明构思的示例性实施例的沿图8的存储块的线II-II’得到的截面图。

参考图8和图9，存储块BLKb包括沿第一方向D1至第三方向D3延伸的结构。

提供了衬底111。例如，衬底111可以具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的3族元素所形成的p阱。例如，衬底111可以具有设置在n阱中的袋式p阱。在本发明构思的示例性实施例中，衬底111具有p型阱(例如，p型包阱(packet well))。然而，衬底111的导电类型不限于p型。

沿第一方向D1延伸的多个掺杂区311至314设置在衬底111上。例如，多个掺杂区311至314可以具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。在本发明构思的示例性实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。

沿第一方向D1延伸的多个绝缘材料112沿第二方向D2顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个绝缘材料112沿第二方向D2设置，间隔特定距离。例如，绝缘材料112可以包括诸如氧化物层的绝缘材料。

沿第二方向D2穿透绝缘材料112的多个柱113沿第一方向D1顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个柱113穿透绝缘材料112以接触衬底111。

例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱113的沟道层114可以包括具有与衬底111相同类型的硅材料。在本发明构思的示例性实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。

每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱113的内部材料115可以包括空隙。

在第一掺杂区311和第二掺杂区312之间的区域上，沿绝缘材料112、柱113和衬底111的暴露表面设置绝缘层116。示例性地，可以去除设置在最后的绝缘材料112的第二方向D2上的暴露表面上的绝缘层116。

例如，绝缘层116的厚度可以小于绝缘材料112之间的距离的一半。换句话说，绝缘层116可以是一对绝缘材料112之间的区域的一半厚。在第一掺杂区311和第二掺杂区312之间的区域中，第一导电材料211至291设置在绝缘层116的暴露表面上。例如，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112和衬底111之间。更详细地，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112的底部处的绝缘层116和衬底111之间。

沿第一方向D1延伸的第一导电材料221设置在与衬底111相邻的绝缘材料112之上的绝缘层116之间。以这种方式，沿第一方向D1延伸的多个第一导电材料231至291设置在堆叠的绝缘材料112与位于堆叠的绝缘材料112之间的绝缘层116之间。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅的导电材料。

可以在第二掺杂区312和第三掺杂区313之间的区域中设置与第一掺杂区311和第二掺杂区312上的结构相同或类似的结构。例如，在第二掺杂区312和第三掺杂区313之间的区域中，设置有沿第一方向D1延伸的多个绝缘材料112以及沿第一方向D1顺序布置且沿第三方向D3穿过多个绝缘材料112的多个柱113。在第二掺杂区312和第三掺杂区313之间的区域中进一步包括设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第一方向D1延伸的多个导电材料212至292。

在第三掺杂区313和第四掺杂区314之间的区域中，可以设置与第一掺杂区311和第二掺杂区312上的结构相同或类似的结构。例如，在第三掺杂区313和第四掺杂区314之间的区域中，设置有沿第一方向D1延伸的多个绝缘材料112以及沿第一方向D1顺序布置且沿第三方向D3穿过多个绝缘材料112的多个柱113。在第三掺杂区313和第四掺杂区314之间的区域中进一步包括设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第一方向D1延伸的多个第一导电材料213至293。

在多个柱113上分别设置有漏极320。漏极320可以包括掺杂有第二类型的硅材料。例如，漏极320可以包括掺杂有n型的硅材料。在本发明构思的示例性实施例中，漏极320包括n型硅材料。然而，漏极320不限于n型硅材料。

每个漏极320的宽度可以大于柱113的宽度。例如，每个漏极320可以以焊盘形式设置在相应柱113的顶部上。每个漏极320可以延伸到相应柱113的沟道层114的一部分。

在漏极320上设置沿第三方向D3延伸的第二导电材料331至333。第二导电材料331至333沿第一方向D1布置，间隔特定距离。第二导电材料331至333分别连接到相应区域中的漏极320。沿第三方向D3延伸的第二导电材料331至333和漏极320可以通过接触插头彼此连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。

下文中，描述第一导电材料211至291、212至292以及213至293的高度。例如，第一导电材料211至291、212至292以及213至293从衬底111起顺序地具有第一至第九高度。换句话说，与衬底111相邻的第一导电材料211至213具有第一高度，与第二导电材料331至333相邻的第一导电材料291至293具有第九高度，依此类推。随着第一导电材料211至291、212至292和213至293与衬底111间隔得更远，第一导电材料211至291、212至292和213至293的高度增加。例如，第一导电材料251高于第一导电材料241。

参考图8和图9，柱113、绝缘层116和多个第一导电材料211至291、212至292和213至293形成串。例如，参考一个柱113，其绝缘层116、第一导电材料和绝缘材料112形成NAND串NS。NAND串NS包括多个晶体管结构TS。

图10是示出了根据本发明构思的示例性实施例的参考图8和图9描述的存储块的等效电路的电路图。

图10的存储块BLKb可以以三维结构(例如，垂直结构)形成在衬底上。例如，包括在存储块BLKb中的多个存储单元串可以形成在垂直于衬底的方向上。

参考图10，存储块BLKb可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1至MC8和地选择晶体管GST。在图10中，示出了存储单元串NS11至NS33中的每一个包括八个存储单元MC1至MC8。然而，本发明构思的示例性实施例不限于此。在本发明构思的示例性实施例中，存储单元串NS11至NS33中的每一个可以包括任何数量的存储单元。

串选择晶体管SST可以连接到相应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到相应的字线WL1至WL8。地选择晶体管GST可以连接到相应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到相应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。

具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图9中，示出了存储块BLKb耦接到八个字线WL1至WL8和三个位线BL1至BL3。然而，本发明构思的示例性实施例不限于此。在本发明构思的示例性实施例中，存储单元阵列100可以耦接到任何数量的字线和位线。

返回参考图3，控制电路500可以从存储器控制器20接收命令信号CMD和地址信号ADDR，并且基于命令信号CMD和地址信号ADDR控制非易失性存储器件30的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。

例如，控制电路500可以基于命令信号CMD产生用于控制电压产生器700的控制信号CTL，并且基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。控制电路500包括黑客攻击检测电路600。黑客攻击检测电路600基于访问序列确定命令CMD和地址ADDR的访问序列是否有效，并且当访问序列被连续地确定为无效时，禁用非易失性存储器件30的操作。黑客攻击检测电路600可以将连续无效访问序列确定为黑客攻击。换句话说，攻击非易失性存储器件30的尝试。

地址解码器430可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到存储单元阵列100。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR将多个字线WL中的一个确定为第一字线(例如，选定字线)，并且基于行地址R_ADDR将多个字线WL中除第一字线之外的其余字线确定为未选定字线。

电压产生器700可以基于控制信号CTL产生用于非易失性存储器件10的操作的字线电压VWL。电压产生器700可以从存储器控制器20接收功率PWR。字线电压VWL可以通过地址解码器430施加到多个字线WL。

例如，在擦除操作期间，电压产生器700可以将擦除电压施加到存储块的阱，并且可以将地电压施加到存储块的整个字线。在擦除验证操作期间，电压产生器700可将擦除验证电压施加到存储块的整个字线，或以字线为基础将擦除验证电压顺序地施加到字线。

例如，在编程操作期间，电压产生器700可以将编程电压施加到第一字线，并且可以将编程通过电压施加到未选定字线。另外，在编程验证操作期间，电压产生器700可以将编程验证电压施加到第一字线，并且可以将验证通过电压施加到未选定字线。

另外，在读取操作期间，电压产生器700可以将读取电压施加到第一字线，并且可以将读取通过电压施加到未选定字线。

另外，当发生黑客攻击或者黑客攻击检测电路600检测到黑客攻击时，电压产生器700可以向控制电路500施加高电压HV。

页缓冲器电路410可以通过多个位线BL耦接到存储单元阵列100。页缓冲器电路410可以包括多个页缓冲器。在本发明构思的示例性实施例中，一个页缓冲器可以连接到一个位线。在本发明构思的示例性实施例中，一个页缓冲器可以连接到两个或更多个位线。

页缓冲器电路410可以临时存储要在选定页中编程的数据或者从选定页读出的数据。

数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路410可以从存储器控制器20接收编程数据DATA，并且基于从控制电路500接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR将存储在页缓冲器电路410中的读取数据DATA提供给存储器控制器20。

另外，页缓冲器电路410和数据输入/输出电路420从存储单元阵列100的第一区域读取数据，并将读取的数据写入存储单元阵列100的第二区域。换句话说，页缓冲器电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。

图11是示出了根据本发明构思的示例性实施例的图3的非易失性存储器件中的控制电路的框图。

参考图11，控制电路500包括命令解码器510、地址缓冲器520、控制信号产生器530、第一开关540、第二开关550和黑客攻击检测电路600。控制电路500还可以包括数据检测器540。

命令解码器510对命令信号CMD进行解码，并且经由第二开关550和第一开关540将解码的命令D_CMD提供给控制信号产生器530。

地址缓冲器520接收地址信号ADDR，将行地址R_ADDR提供给地址解码器430，并且将列地址C_ADDR提供给数据输入/输出电路420。

控制信号产生器530接收解码的命令D_CMD，基于解码的命令D_CMD所指示的操作产生控制信号CTL，并且将控制信号CTL提供给电压产生器700。

作为三端子开关的第二开关550具有连接到命令解码器510的输入端子、连接到第一开关540的第一端子551和经由恢复路径RPTH连接到命令解码器530的第二端子552。除了在恢复代码RCD被施加到第二开关550的情况下之外，第二开关550将命令解码器510连接到第一开关540。当恢复代码RCD从命令解码器510施加到第二开关550时，第二开关550经由恢复路径RPTH将命令解码器510连接到控制信号产生器530。恢复路径RPTH与主路径MPTH分开地连接到控制信号产生器530。

第一开关540可以响应于高电压HV在第一开关540断开之前通过主路径MPTH将命令解码器510连接到控制信号产生器530。当黑客攻击检测电路600基于命令CMD和地址ADDR的访问请求而检测到发生黑客攻击(例如，检测到黑客攻击)时，黑客攻击检测电路600向控制信号产生器530提供黑客攻击检测信号HDS。

控制信号产生器530响应于黑客攻击控制信号HDS向电压产生器700提供黑客攻击控制信号HCTL，并且电压产生器700响应于黑客攻击控制信号HCTL向第一开关540提供高电压HV以断开第一开关540。当第一开关540断开时，命令解码器510与控制信号产生器530断开连接，并且非易失性存储器件30的操作被禁用，直到恢复路径PRTH连接到命令解码器510为止。

黑客攻击检测电路600接收命令CMD和地址ADDR的访问序列，并确定访问序列是否与非易失性存储器件30的规范中所定义的标准序列匹配。当访问序列与标准序列连续地不匹配次数大于参考值时，黑客攻击检测电路600启用黑客攻击检测信号HDS并向控制信号产生器530提供被启用的信号HDS。

当控制信号产生器530接收到被启用的黑客攻击检测信号HDS时，控制信号产生器530向电压产生器700提供黑客攻击控制信号HCTL，并且电压产生器700响应于黑客攻击控制信号HCTL向第一开关540提供高电压HV以如上所述断开第一开关540。

此外，黑客攻击检测电路600可以向图3中的页缓冲器电路410提供黑客攻击检测信号HDS，并且页缓冲器电路410可以响应于黑客攻击检测信号HDS而在设置数据区SDA中写入与黑客攻击检测相关联的数据代码。之后，当开始向非易失性存储器件30供电时(例如，当非易失性存储器件30上电时)，页缓冲器电路410从设置数据区SDA读取设置数据集SDS，并向数据检测器540提供设置数据集SDS。数据检测器540可以根据设置数据集SDS的黑客攻击检测相关数据代码HDC向控制信号产生器530提供代码检测信号CDS。数据检测器540可以向命令解码器510提供设置数据集SDS的除黑客攻击检测相关数据代码HDC之外的其余设置数据。尽管数据检测器540包括在图11中的控制电路500中，但是数据检测器540可以包括在页缓冲器电路410中。在这种情况下，页缓冲器电路410可以向控制信号产生器530提供代码检测信号CDS，并且提供设置数据集SDS的除黑客攻击检测相关数据代码HDC之外的其余设置数据。

当控制信号产生器530接收到被启用的代码检测信号CDS时，控制信号产生器530向电压产生器700提供黑客攻击控制信号HCTL，并且电压产生器700响应于黑客攻击控制信号HCTL向第一开关540提供高电压HV以如上所述断开第一开关540。

图12是示出了根据本发明构思的示例性实施例的图11的控制电路中的黑客攻击检测电路的框图。

参考图12，黑客攻击检测电路600可以包括访问序列分析器610、计数器620和黑客攻击检测信号产生器630。

访问序列分析器610确定命令CMD和地址ADDR的访问序列是否与标准序列匹配，并且当访问序列与标准序列不匹配时，输出在第一逻辑电平被启用的判定信号DS。当访问序列与标准序列匹配时，访问序列分析器610输出在第二逻辑电平被禁用的判定信号DS。

计数器620对被启用的判定信号DS进行计数以输出计数信号CV。当计数器620接收到被禁用的判定信号DS时，计数器620可以被重置。黑客攻击检测信号产生器630接收计数信号CV，并当计数信号CV超过参考值时输出被启用的黑客攻击检测信号HDS。

当命令CMD和地址ADDR序列中的至少一个与标准序列不匹配时，访问序列分析器610可以输出被启用的判定信号DS。

图13是示出了根据本发明构思的示例性实施例的图3的非易失性存储器件中的电压产生器的框图。

参考图13，电压产生器700包括高电压产生器710和低电压产生器730。电压产生器700还可以包括负电压产生器750。

高电压产生器710可以响应于第一控制信号CTL1，根据解码的命令D_CMD所指示的操作产生编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。编程电压VPGM被施加到选定字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可以被施加到未选定字线，并且擦除电压VERS可以被施加到存储块的阱。第一控制信号CTL1可以包括指示由解码的命令D_CMD所指示的操作和由比较信号CS所指示的编程/擦除周期的数目的多个位。高电压产生器710可以响应于黑客攻击控制信号HCTL将编程电压VPGM作为高电压HV施加到第一开关540。

响应于第二控制信号CTL2，低电压产生器730可以根据由解码的命令D_CMD指示的操作来产生编程验证电压VPV、读取电压VRD和擦除验证电压VER。可以根据非易失性存储器件30的操作将编程验证电压VPV、读取电压VRD和擦除验证电压VER施加到选定字线。第二控制信号CTL2可以包括指示由解码的命令D_CMD所指示的操作的多个位。

响应于第三控制信号CTL3，负电压产生器750可以根据由解码的命令D_CMD所指示的操作产生具有负电平的编程验证电压VPV’、读取电压VRD’和擦除验证电压VER’。第三控制信号CTL3可以包括指示由解码的命令D_CMD所指示的操作的多个位。

图14示出了根据本发明构思的示例性实施例的图11的控制电路中的第一开关。

参考图14，第一开关540a可以包括p沟道金属氧化物半导体(PMOS)晶体管541。PMOS晶体管541具有耦接到第二开关550的第一端子551的第一电极、耦接到地电压GND的栅极和耦接到主路径MPTH的第二电极。

因此，第一开关540a在高电压HV被施加到第一开关540a之前通过主路径MPTH将命令解码器510连接到控制信号产生器530。当高电压HV被施加到第一开关540a时，第一开关540a断开，并且命令解码器510与控制信号产生器530断开连接。高电压HV具有足够高以断开第一开关540a的电压电平。

图15示出了根据本发明构思的示例性实施例的图11的控制电路中的第一开关。

参考图15，第一开关540b可以包括连接在第二开关550的第一端子551和主路径MPTH之间的电熔丝543。电熔丝543具有耦接到第二开关550的第一端子551的第一端子和耦接到主路径MPTH的第二端子。

因此，第一开关540b在高电压HV被施加到第一开关540b之前通过主路径MPTH将命令解码器510连接到控制信号产生器530。当高电压HV被施加到第一开关540b时，第一开关540b被切断，并且命令解码器510与控制信号产生器530断开连接。高电压HV具有足够高以切断第一开关540b的电压电平。

图16示出了根据本发明构思的示例性实施例的对图3的非易失性存储器件的访问请求。

参考图1、图3和图16，芯片使能信号nCE在第一时间T1处以低电平被激活并且保持在激活状态。当命令锁存使能信号CLE在时间T1和T2之间被激活时，“00h”命令CMD被传送到控制电路500。地址锁存使能信号ALE在时间T2和T3之间以高电平被激活，并且目标页的地址C1C2R1R2R3被顺序地传送到控制电路500。当命令锁存使能信号CLE在时间T3和T4之间被激活时，“30h”命令CMD被传送到控制电路500，并且页缓冲器电路410在时间T4和T5之间在控制电路500的控制下从存储单元阵列100感测并锁存目标页的数据。如果对目标页的数据的感测和锁存完成，则存储在页缓冲器电路410中的数据D1、D2、...与在时间T5之后转变到低电平的读取使能信号nRE同步地通过数据输入/输出电路420提供给存储器控制器20。

在图16中，写入使能信号nWE在输入“00h”命令CMD的时间T1和T2之间以及在输入地址C1C2R1R2R3的时间T3和T4之间分别以低电平被激活，并且在时间T4之后在高电平被禁用。

图16示出了当对非易失性存储器件30执行读取操作时的访问序列。当对非易失性存储器件30的访问无效时，诸如“00h”和“30h”的命令集与在非易失性存储器件30的规范中所定义的标准命令集不匹配。此外，在“00h”命令之后输入到控制电路500的访问地址C1C2R1R2R3包括顺序输入到控制电路500的两个列地址C1C2和三个行地址R1R2R3。然而，当对非易失性存储器件30的访问无效时，访问地址C1C2R1R2R3与标准序列不匹配。黑客攻击检测电路600确定命令CMD和地址ADDR的访问序列是否与标准序列匹配，当访问序列与标准序列连续地不匹配次数大于参考值时，启用黑客攻击检测信号HDS，并且向控制信号产生器530提供被启用的黑客攻击检测信号HDS。

图17是示出了根据本发明构思的示例性实施例的非易失性存储器件的方法的流程图。

参考图3和图11至图17，黑客攻击检测电路600中的计数器620被重置S110。黑客攻击检测电路600中的访问序列分析器610确定命令CMD和地址ADDR的访问序列是否与标准序列匹配(S120)。当访问序列有效时(S120中的否)，计数器620被再次重置(S110)。当访问序列无效时(S120中的是)，计数器620的计数信号CV增加1(S130)。确定计数信号CV是否超过参考值MAX(S140)。当计数信号CV没有超过参考值MAX时(S140中的否)，该方法返回到步骤(S120)。当计数信号CV超过参考值MAX时(S140中的是)，黑客攻击检测信号HDS被黑客攻击检测信号产生器630启用，并且响应于被启用的黑客攻击检测信号HDS，非易失性器件30的操作被禁用(S150)。

在图17的方法中，确定访问序列是否与标准序列匹配，而不考虑访问序列的输入顺序(例如，次序)。

图18是示出了根据本发明构思的示例性实施例的非易失性存储器件的方法的流程图。

图18的方法与图17的方法的不同之处在于，其根据访问序列的输入顺序来确定访问序列是否与标准序列匹配。

参考图3、图11至图16和图18，黑客攻击检测电路600中的计数器620被重置(S110)。黑客攻击检测电路600中的访问序列分析器610接收第一访问序列SEQUENCE#1和第二访问序列SEQUENCE#2。此时，访问序列分析器610不确定第一访问序列SEQUENCE#1和第二访问序列SEQUENCE#2是否与标准序列匹配(S115)。然后，访问序列分析器610确定访问序列是否与标准序列匹配(S120)。步骤S120之后的步骤与图17中的那些步骤基本相同，因此将不进一步描述。

图19是示出了根据本发明构思的示例性实施例的固态盘或固态驱动器(SSD)的框图。

参考图19，SSD 1000包括多个非易失性存储器件1100和SSD控制器1200。

非易失性存储器件1100可以可选地被提供有外部高电压VPP。每个非易失性存储器件1100可以采用图3的非易失性存储器件30。每个非易失性存储器件1100可以包括存储单元阵列、控制电路、电压产生器、页缓冲器电路和数据输入/输出电路。

SSD控制器1200通过多个通道CH1至CHi连接到非易失性存储器件1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、纠错码(ECC)块1230、主机接口1250和非易失性存储器接口1260。

缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多个存储器线，每个存储器线存储数据或命令。尽管图19示出了缓冲存储器1220包括在SSD控制器1200中的实施例，但是本发明构思不限于此。例如，缓冲存储器1220可以位于SSD控制器1200的外部。

ECC块1230在写入操作时计算要编程的数据的ECC值，并在读取操作时使用ECC值校正读取数据的错误。在数据恢复操作中，ECC块1230校正从非易失性存储器件1100恢复的数据的错误。在SSC 1000中还可以包括代码存储器以存储用于驱动SSD控制器1200的代码数据。代码存储器可以用非易失性存储器件来实现。

主机接口1250提供与外部设备的接口。非易失性存储器接口1260提供与非易失性存储器件1100的接口。非易失性存储器接口1260可以包括黑客攻击检测电路1265。黑客攻击检测电路1265可以采用图12的黑客攻击检测电路600，可以确定对每个非易失性存储器件1100的访问序列是否与其中的标准序列匹配，并且可以根据确定的结果选择性地禁用非易失性存储器件1100的操作。

图20是示出了根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图。

参考图20，eMMC 2000包括一个或多个NAND闪存器件2100和控制器2200。

NAND闪存器件2100可以采用图3的非易失性存储器件30。NAND闪存器件2100可以包括存储单元阵列、控制电路、电压产生器、页缓冲器电路和数据输入/输出电路。控制电路可以采用图11的控制电路500，并且可以包括黑客攻击检测电路。黑客攻击检测电路可以确定对NAND闪存器件2100的访问序列是否与标准序列匹配并根据确定的结果禁用NAND闪存器件2100。

控制器2200经由多个通道与NAND闪存器件2100连接。控制器2200包括一个或多个控制器核2210、主机接口2250和NAND接口2260。控制器核2210控制eMMC 2000的整体操作。主机接口2250被配置为执行控制器2210和主机1800之间的接口。NAND接口2260被配置为提供NAND闪存器件2100和控制器2200之间的接口。在本发明构思的示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在本发明构思的示例性实施例中，eMMC 2000的主机接口2250可以是串行接口(例如，超高速(UHS)-II、通用闪存存储器(UFS)等)。

eMMC 2000从主机1800接收电源电压Vcc和Vccq。例如，电源电压Vcc(例如，约3.3V)被提供给NAND闪存器件2100和NAND接口2260，并且电源电压Vccq(例如，约1.8V/3.3V)被提供给控制器2200。在本发明构思的示例性实施例中，eMMC 2000可以可选地被提供有外部高电压VPPx。

图21是示出了根据本发明构思的示例实施例的UFS的框图。

参考图21，UFS系统3000可以包括UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500。UFS主机3100可以是移动设备的应用处理器。UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500中的每一个通过UFS协议与外部设备通信。UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500中的至少一个由图3的非易失性存储器件30实现。因此，UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500中的至少一个可以包括存储单元阵列、控制电路、电压产生器、页缓冲器电路和数据输入/输出电路。控制电路可以采用图11的控制电路500，并且可以包括黑客攻击检测电路。

图22是示出了根据本发明构思的示例性实施例的移动设备的框图。

参考图22，移动设备4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储设备4400和缓冲器随机存取存储器(RAM)4500(例如，移动RAM)。

应用处理器4100控制移动设备4000的操作。通信模块4200被实现为执行与外部设备的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据或者通过触摸面板接收数据。存储设备4400被实现为存储用户数据。存储设备4400可以是eMMC、SSD、UFS设备等。存储设备4400可以采用图3的非易失性存储器件30。

缓冲器RAM 4500临时存储用于处理移动设备4000的操作的数据。

可以使用各种封装类型或封装配置来封装根据本发明构思的示例性实施例的存储器件或存储设备。

本发明构思的示例性实施例可以应用于包括非易失性存储器件的各种电子设备。例如，示例性实施例可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等的系统。

根据本发明构思的示例性实施例，在非易失性存储器件和SSD中，提供了黑客攻击检测电路，其确定访问序列是否与标准序列匹配，并且当访问序列与标准序列不匹配一定次数时禁用非易失性存储器件的操作。因此，可以防止无效用户对非易失性存储器件的访问。此外，非易失性存储器件的禁用操作可以在之后恢复。

尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将清楚的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种非易失性存储器件，包括：

存储单元阵列；

电压产生器，被配置为产生要施加到所述存储单元阵列的字线电压；以及

控制电路，被配置为响应于命令和地址而产生控制所述电压产生器的控制信号，

其中，所述控制电路包括：黑客攻击检测电路，被配置为在检测到黑客攻击时禁用所述非易失性存储器件的操作，其中当所述命令和所述地址的访问序列与所述非易失性存储器件的标准序列不匹配一定的连续次数时，检测到所述黑客攻击。

2.根据权利要求1所述的非易失性存储器件，其中，所述黑客攻击检测电路包括：

访问序列分析器，被配置为分析所述访问序列并当所述访问序列与所述标准序列不匹配时输出启用的判定信号；

计数器，被配置为对被启用的判定信号进行计数并输出计数信号；以及

黑客攻击检测信号产生器，被配置为接收所述计数信号，并当所述计数信号超过参考值时输出被启用的黑客攻击检测信号。

3.根据权利要求2所述的非易失性存储器件，其中，所述访问序列分析器被配置为输出所述判定信号而不考虑所述访问序列的输入顺序。

4.根据权利要求2所述的非易失性存储器件，其中，所述访问序列分析器被配置为根据所述访问序列的输入顺序输出所述判定信号。

5.根据权利要求1所述的非易失性存储器件，其中，所述控制电路还包括：

命令解码器，被配置为对所述命令进行解码并输出解码的命令；

控制信号产生器，被配置为响应于所述解码的命令而产生控制信号；

第一开关，连接在所述命令解码器和与所述控制信号产生器连接的第一路径之间；以及

第二开关，连接到所述命令解码器、第二路径和所述第一开关，

其中，所述第二路径与所述第一路径分开地连接到所述控制信号产生器。

6.根据权利要求5所述的非易失性存储器件，其中，除了在检测到所述黑客攻击时，所述第一开关将所述第二开关的第一端子连接到所述控制信号产生器，以及

其中，除了在恢复代码被施加到所述第二开关时，所述第二开关将所述命令解码器连接到所述第一开关。

7.根据权利要求5所述的非易失性存储器件，其中，当检测到所述黑客攻击时，

所述黑客攻击检测电路被配置为向所述控制信号产生器输出黑客攻击检测信号，以及

所述控制信号产生器被配置为响应于所述黑客攻击检测信号而向所述电压产生器提供黑客攻击控制信号，并且响应于所述黑客攻击控制信号，从所述电压产生器向所述第一开关施加高电压，且阻断所述第一路径。

8.根据权利要求5所述的非易失性存储器件，其中，当检测到所述黑客攻击时，

所述控制电路被配置为将与所述黑客攻击相关联的数据代码编程到所述存储单元阵列的设置数据区中，

所述控制电路还包括：数据检测器，被配置为当向所述非易失性存储器件施加电力时从所述设置数据区读取所述数据代码，

所述数据检测器被配置为响应于所读取的数据代码向所述控制信号产生器提供代码检测信号，

所述控制信号产生器被配置为响应于所述代码检测信号向所述电压产生器提供黑客攻击控制信号，以及

所述电压产生器被配置为响应于所述黑客攻击控制信号向所述第一开关提供高电压以阻断所述第一路径。

9.根据权利要求5所述的非易失性存储器件，其中，所述第一开关包括p沟道金属氧化物半导体PMOS晶体管，以及

所述PMOS晶体管具有耦接到所述第二开关的第一端子的第一电极、耦接到地电压的栅极和耦接到所述第一路径的第二电极。

10.根据权利要求5所述的非易失性存储器件，其中，所述第一开关包括连接在所述第二开关的第一端子与所述第一路径之间的熔丝。

11.根据权利要求5所述的非易失性存储器件，其中，当在所述第一路径被高电压阻断之后所述黑客攻击被确定为有效时，所述第二开关响应于从所述命令解码器提供的恢复代码而将所述命令解码器连接到所述第二路径。

12.根据权利要求1所述的非易失性存储器件，其中，所述存储单元阵列包括以二维结构形成在衬底上的二维存储单元阵列。

13.根据权利要求1所述的非易失性存储器件，其中，所述存储单元阵列包括以三维结构形成在衬底上的三维存储单元阵列。

14.一种固态驱动器SSD，包括：

多个非易失性存储器件；以及

控制器，被配置为控制所述非易失性存储器件，

其中，所述控制器包括：黑客攻击检测电路，被配置为在检测到第一黑客攻击时禁用所述多个非易失性存储器件中的第一非易失性存储器件的操作，其中当用于访问所述第一非易失性存储器件的存储单元阵列的命令和地址的访问序列与所述第一非易失性存储器件的标准序列连续地不匹配预定次数时，检测到所述第一黑客攻击。

15.根据权利要求14所述的SSD，其中，所述控制器包括被配置为执行与所述非易失性存储器件的接口连接的非易失性存储器接口，并且所述非易失性存储器接口包括所述黑客攻击检测电路。

16.根据权利要求14所述的SSD，其中，所述黑客攻击检测电路被配置为在检测到第二黑客攻击时禁用所述多个非易失性存储器件中的第二非易失性存储器件的操作，其中当用于访问所述第二非易失性存储器件的存储单元阵列的命令和地址的访问序列与所述第二非易失性存储器件的标准序列连续地不匹配预定次数时，检测到所述第二黑客攻击。

17.一种非易失性存储器件，包括：

黑客攻击检测电路，被配置为基于接收到的命令和地址来检测所述非易失性存储器件的黑客攻击；

控制信号产生器，被配置为当检测到所述黑客攻击时产生黑客攻击控制信号；

电压产生器，被配置为接收所述黑客攻击控制信号并输出第一电压信号；

第一开关，连接在命令解码器和所述控制信号产生器之间，其中响应于所述第一电压信号切断从所述第一开关到所述控制信号产生器的连接；以及

第二开关，连接在所述命令解码器和所述控制信号产生器之间，其中响应于指示所述黑客攻击已结束的信号，激活所述第二开关。

18.根据权利要求17所述的非易失性存储器件，其中，所述第一开关沿第一路径布置在所述第二开关与所述控制信号产生器之间。

19.根据权利要求18所述的非易失性存储器件，其中，当所述第二开关响应于指示所述黑客攻击已结束的所述信号而被激活时，在所述第二开关和所述控制信号产生器之间形成第二路径。

20.根据权利要求17所述的非易失性存储器件，其中，第一开关是熔丝。