JP2750704B2 - Ｉｃカードの情報書込み方式及びｉｃカード - Google Patents
Ｉｃカードの情報書込み方式及びｉｃカードInfo
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
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- G07F7/0806—Details of the card
- G07F7/0833—Card having specific functional components
- G07F7/084—Additional components relating to data transfer and storing, e.g. error detection, self-diagnosis
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ICカードの情報書込み方式及びICカード
に関し、詳しくは、その処理プログラム等を記憶するEE
PROMへダウンロードでプログラム等を格納する場合にそ
の書込み処理が効率的にできるような情報書込み方式及
びICカードに関する。
に関し、詳しくは、その処理プログラム等を記憶するEE
PROMへダウンロードでプログラム等を格納する場合にそ
の書込み処理が効率的にできるような情報書込み方式及
びICカードに関する。
［従来の技術］ 従来、ICカードは、マイクロプロセッサの処理プログ
ラムがマスクROM内に格納されていて、その内容を変更
することはできなかったが、最近では、電気的消去可能
な不揮発性メモリ（EEPROM）をプログラム用メモリとし
て用いることによりプログラムが後から書込め、その内
容を後から変更することが可能となった。
ラムがマスクROM内に格納されていて、その内容を変更
することはできなかったが、最近では、電気的消去可能
な不揮発性メモリ（EEPROM）をプログラム用メモリとし
て用いることによりプログラムが後から書込め、その内
容を後から変更することが可能となった。
また、ICカードでは、このEEPROMにプログラムのほか
に各種のID情報（識別情報或いは照合情報）などの登録
データについて後から書込むことが行われ、このような
メモリと、一時的なデータの記憶等に使用されるワーク
メモリとしてSRAM等のメモリとが用いられている。
に各種のID情報（識別情報或いは照合情報）などの登録
データについて後から書込むことが行われ、このような
メモリと、一時的なデータの記憶等に使用されるワーク
メモリとしてSRAM等のメモリとが用いられている。
［解決しようとする課題］ 一般に、SRAMは、EEPROMに対してその書込み時間が比
較的速い利点があるが電源を切ると記憶データが揮発す
る欠点がある。一方、EEPROMは、書換え可能な不揮発性
メモリとして使用できるが、１バイト当たりの書込み時
間がSRAMのμｓオーダーに対してmsオーダーとその書込
み時間に多く時間を要する欠点がある。
較的速い利点があるが電源を切ると記憶データが揮発す
る欠点がある。一方、EEPROMは、書換え可能な不揮発性
メモリとして使用できるが、１バイト当たりの書込み時
間がSRAMのμｓオーダーに対してmsオーダーとその書込
み時間に多く時間を要する欠点がある。
そこで、従来は、大量のデータをEEPROMに書込む際に
は、一旦SRAMにデータを書込んでから、それをEEPROMに
書込むようにしている。しかし、ICカードではSRAM部分
の容量をあまり大きく採らないので、通信バッファとし
て利用されるSRAMの領域のサイズに制限があって、一度
に限定された大きさのデータしか伝送できず、少量のデ
ータ群に分割して大量データを伝送して書込みを行って
いるのが現状である。
は、一旦SRAMにデータを書込んでから、それをEEPROMに
書込むようにしている。しかし、ICカードではSRAM部分
の容量をあまり大きく採らないので、通信バッファとし
て利用されるSRAMの領域のサイズに制限があって、一度
に限定された大きさのデータしか伝送できず、少量のデ
ータ群に分割して大量データを伝送して書込みを行って
いるのが現状である。
その結果、開始コード，コマンド、識別コード、終了
コード等の重複するデータを含む書込みデータを何回も
伝送しなければならず、データ書込み及びその伝送処理
に手間がかかる。しかも、ICカードでは、書込み処理が
受信，書込み，確認の直列処理となっているために、前
記のようなデータの分割は高速書込み処理の障害とな
る。
コード等の重複するデータを含む書込みデータを何回も
伝送しなければならず、データ書込み及びその伝送処理
に手間がかかる。しかも、ICカードでは、書込み処理が
受信，書込み，確認の直列処理となっているために、前
記のようなデータの分割は高速書込み処理の障害とな
る。
この発明は、このような従来技術の問題点を解決する
ものであって、ICカードに情報を書込む場合に高速な書
込みが行えるICカード並びにICカードの情報書込み方式
を提供することを目的とする。
ものであって、ICカードに情報を書込む場合に高速な書
込みが行えるICカード並びにICカードの情報書込み方式
を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明のICカード
の情報書込み方式の特徴は、プロセッサと、このプロセ
ッサのシステムプログラムを格納する第１の不揮発性メ
モリ部と、アプリケーションプログラム又は登録データ
等を格納する書換え可能な第２の不揮発性メモリ部と、
各種の処理データを記憶する書換え可能な不揮発性メモ
リ又は揮発性メモリからなる第３のメモリ部とを有し、
外部装置との間でデータの授受を行うICカードにおい
て、第２のメモリ部が、ｎバイト（ｎは２以上の整数）
の単位情報長を単位として指定された記憶位置に情報を
記憶するものであって、単位情報長の情報について外部
からの書込み時間t1とその内部での書込み時間t2（ただ
し、t2＞t1）とを有し、第３のメモリが、単位情報長を
記憶する領域を有し、ｍバイト（ｍはｎより小さい正の
整数、ただし“0"は除く）のデータを前記の領域に書込
む処理時間t3と時間t1との和がｍバイトの受信時間と等
しいかこれよりも短いものであって、プロセッサが、シ
ステムプログラム又はアプリケーションプログラムに従
って外部装置から転送された書込み情報のうちｍバイト
のデータを受信したときにｍバイトの受信に応じてそれ
を前記の領域に順次書込む処理をし、単位情報長分の情
報の書込みが前記の領域に完了していて、かつ転送され
た書込み情報のｍバイトの情報を受信しているときに単
位情報長の書込みが完了している前記の領域の単位情報
長分の情報を第２のメモリに書込む処理をするものであ
る。
の情報書込み方式の特徴は、プロセッサと、このプロセ
ッサのシステムプログラムを格納する第１の不揮発性メ
モリ部と、アプリケーションプログラム又は登録データ
等を格納する書換え可能な第２の不揮発性メモリ部と、
各種の処理データを記憶する書換え可能な不揮発性メモ
リ又は揮発性メモリからなる第３のメモリ部とを有し、
外部装置との間でデータの授受を行うICカードにおい
て、第２のメモリ部が、ｎバイト（ｎは２以上の整数）
の単位情報長を単位として指定された記憶位置に情報を
記憶するものであって、単位情報長の情報について外部
からの書込み時間t1とその内部での書込み時間t2（ただ
し、t2＞t1）とを有し、第３のメモリが、単位情報長を
記憶する領域を有し、ｍバイト（ｍはｎより小さい正の
整数、ただし“0"は除く）のデータを前記の領域に書込
む処理時間t3と時間t1との和がｍバイトの受信時間と等
しいかこれよりも短いものであって、プロセッサが、シ
ステムプログラム又はアプリケーションプログラムに従
って外部装置から転送された書込み情報のうちｍバイト
のデータを受信したときにｍバイトの受信に応じてそれ
を前記の領域に順次書込む処理をし、単位情報長分の情
報の書込みが前記の領域に完了していて、かつ転送され
た書込み情報のｍバイトの情報を受信しているときに単
位情報長の書込みが完了している前記の領域の単位情報
長分の情報を第２のメモリに書込む処理をするものであ
る。
また、前記の目的を達成するためのこの発明のICカー
ドの特徴は、前記第２のメモリ部をラッチ回路と電気的
消去可能な不揮発性のメモリ部とにより構成し、外部か
らラッチ回路に記憶された単位情報長を電気的消去可能
な不揮発性のメモリ部に記憶するようにしたものであ
る。
ドの特徴は、前記第２のメモリ部をラッチ回路と電気的
消去可能な不揮発性のメモリ部とにより構成し、外部か
らラッチ回路に記憶された単位情報長を電気的消去可能
な不揮発性のメモリ部に記憶するようにしたものであ
る。
［作用］ このように、第２のメモリを、例えば、内部に、一定
の単位情報長（例えば、32バイト,64バイト等）のラッ
チ回路を内蔵した高速書込み可能なEEPROMを用いて構成
し、ラッチされる前記の単位情報長（以下必要に応じて
ページという）と等しい長さを単位として外部装置から
転送されてくる書込み情報SRAM上に複数記憶し、外部装
置からの書込みデータのSRAM上への書込み処理と、SRAM
上のデータのEEPROMへの書込み処理とを１ページの転送
時間の中で並行して行うようにしているので、外部装置
からの情報の伝送中に転送情報のEEPROMへの書込みを実
行させることができ、転送データの書込み処理速度を向
上させることができる。
の単位情報長（例えば、32バイト,64バイト等）のラッ
チ回路を内蔵した高速書込み可能なEEPROMを用いて構成
し、ラッチされる前記の単位情報長（以下必要に応じて
ページという）と等しい長さを単位として外部装置から
転送されてくる書込み情報SRAM上に複数記憶し、外部装
置からの書込みデータのSRAM上への書込み処理と、SRAM
上のデータのEEPROMへの書込み処理とを１ページの転送
時間の中で並行して行うようにしているので、外部装置
からの情報の伝送中に転送情報のEEPROMへの書込みを実
行させることができ、転送データの書込み処理速度を向
上させることができる。
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は、この発明のICカードの情報書込み方式を適
用した一実施例のブロック図、第２図は、その書込み処
理のタイミングチャート、第３図は、そのSRAMからEEPR
OMへデータを書込む場合の説明図である。
用した一実施例のブロック図、第２図は、その書込み処
理のタイミングチャート、第３図は、そのSRAMからEEPR
OMへデータを書込む場合の説明図である。
１は、ICカードであり、その内部にプログラムを格納
したマスクROM6と、アプリケーションプログラム又は登
録データ等を格納するEEPROM4と、通信バッファ及び作
業用として用いるSRAM5の各メモリと、外部との信号の
授受を行う入出力インタフェース２と、各部を制御する
プロセッサ（MPU）３とを有している。
したマスクROM6と、アプリケーションプログラム又は登
録データ等を格納するEEPROM4と、通信バッファ及び作
業用として用いるSRAM5の各メモリと、外部との信号の
授受を行う入出力インタフェース２と、各部を制御する
プロセッサ（MPU）３とを有している。
ここで、EEPROM4は、例えば、32バイトの情報長単位
で高速書込みができるラッチ回路4aを内蔵し、このラッ
チ回路4aとEEPROMのメモリ部4bとを有している。そし
て、第２図に示すように、外部から書込み時間tRで単位
情報長（１ページ分，ここでは32バイト）のデータを高
速に書込むことができ、その内部では、EEPROM4のメモ
リ部4bに、通常のEEPROMとほぼ同様な書込み時間ｔwで
その後に書込みが行われる。この書込みは、ラッチ回路
4a内に外部からデータの格納が終了したことを判定して
行われ、自動的にラッチした１ページ（単位情報長）分
のデータ（32バイト）をそのメモリ部4bへ書込むもので
ある。なお、メモリ部4bのEEPROMは、ここでは、ラッチ
回路4aのラッチ情報長,32バイトを単位とするページ単
位で各記憶領域が管理されるように構成されている。
で高速書込みができるラッチ回路4aを内蔵し、このラッ
チ回路4aとEEPROMのメモリ部4bとを有している。そし
て、第２図に示すように、外部から書込み時間tRで単位
情報長（１ページ分，ここでは32バイト）のデータを高
速に書込むことができ、その内部では、EEPROM4のメモ
リ部4bに、通常のEEPROMとほぼ同様な書込み時間ｔwで
その後に書込みが行われる。この書込みは、ラッチ回路
4a内に外部からデータの格納が終了したことを判定して
行われ、自動的にラッチした１ページ（単位情報長）分
のデータ（32バイト）をそのメモリ部4bへ書込むもので
ある。なお、メモリ部4bのEEPROMは、ここでは、ラッチ
回路4aのラッチ情報長,32バイトを単位とするページ単
位で各記憶領域が管理されるように構成されている。
一方、第３図に示すように、SRAM5の領域には、１ペ
ージの記憶長と同様の情報長（32バイト）を持つ受信デ
ータ記憶領域Ａと受信データ記憶領域Ｂとからなる通信
バッファ5aが設けられている。
ージの記憶長と同様の情報長（32バイト）を持つ受信デ
ータ記憶領域Ａと受信データ記憶領域Ｂとからなる通信
バッファ5aが設けられている。
そこで、第２図及び第３図に従って１ページ長を32バ
イトとした場合のデータ書込み手順について次に説明す
る。なお、以下の処理は、基本的には、外部装置から受
けたデータ書込みコマンドに応じてマスクROM6に記憶さ
れたシステムプログラム或いはEEPROM4に記載されたア
プリケーションプログラムのうちのデータ書込み処理プ
ログラムが起動され、MPU3がそれを実行することで行わ
れるものとする。そして、入出力インタフェース２或い
はMPU3の内部の１バイト分のレジスタ等を有していて、
MPU3は、１バイト単位で受信データを受けてSRAM5側へ
書込むものであって、受信データの受信と書込み処理と
が並行して独立に行えるものとする。
イトとした場合のデータ書込み手順について次に説明す
る。なお、以下の処理は、基本的には、外部装置から受
けたデータ書込みコマンドに応じてマスクROM6に記憶さ
れたシステムプログラム或いはEEPROM4に記載されたア
プリケーションプログラムのうちのデータ書込み処理プ
ログラムが起動され、MPU3がそれを実行することで行わ
れるものとする。そして、入出力インタフェース２或い
はMPU3の内部の１バイト分のレジスタ等を有していて、
MPU3は、１バイト単位で受信データを受けてSRAM5側へ
書込むものであって、受信データの受信と書込み処理と
が並行して独立に行えるものとする。
なお、この明細書におけるアプリケーションプログラ
ムとは、基本的な制御を行うシステムプログラムに対す
るものであって、ICカードの仕様に応じて特定の機能付
けを行う処理プログラム或いはそのための動作プログラ
ムをいう。
ムとは、基本的な制御を行うシステムプログラムに対す
るものであって、ICカードの仕様に応じて特定の機能付
けを行う処理プログラム或いはそのための動作プログラ
ムをいう。
さて、ICカード１は、外部装置から書込みコマンドと
ともに又はこれとは別に書込みデータの転送を受けたと
きに、これを前記の１ページの単位である32バイト単位
でEEPROM4に書込む処理を行う。ここで、外部装置から
伝送されるデータのバイト単位での受信順位を、第２図
に示すように、ｎ（ｎは、１〜32）とし、１バイトの伝
送時間をtT,SRAM5への１バイト書込み時間をts,EEPROM4
の内部のラッチ回路4aへの１ページ書込み時間をtR,ラ
ッチ回路4a内の１ページ分のデータのEEPROM4への書込
み時間をｔwとすると、これらの関係が次の条件を満足
するものである。
ともに又はこれとは別に書込みデータの転送を受けたと
きに、これを前記の１ページの単位である32バイト単位
でEEPROM4に書込む処理を行う。ここで、外部装置から
伝送されるデータのバイト単位での受信順位を、第２図
に示すように、ｎ（ｎは、１〜32）とし、１バイトの伝
送時間をtT,SRAM5への１バイト書込み時間をts,EEPROM4
の内部のラッチ回路4aへの１ページ書込み時間をtR,ラ
ッチ回路4a内の１ページ分のデータのEEPROM4への書込
み時間をｔwとすると、これらの関係が次の条件を満足
するものである。
tT＞ts＋tR …… 32・tT≧ts＋tR＋ｔw …… ただし、32・tTは、１ページ分（単位情報長）を受信
するトータル受信時間である。
するトータル受信時間である。
その書込み動作としては、MPU3が入出力インタフェー
ス２を介して書込みデータとしての伝送データを１バイ
ト受信してそのデータをSRAM5へ一旦書込み、その動作
を１ページ長（32バイト）分くり返し、EEPROM4の記憶
長単位である１ページ分（32バイト分）のデータを受信
した後、受信した最後の１バイト分のデータをSRAM5へ
書込み、さらに、次の１ページ分の最初の１バイト分の
データを受信しているときに、１つ前に受信した１バイ
ト分のデータのSRAM5への書込みが完了すると、その後
に次の１バイトの受信が完了するまでの残りの時間にお
いて、続いてすでに受信済みの１ページ分のデータをSR
AM5から読出してEEPROM4のラッチ回路4aへ書込む処理を
する。その後にMPU3は、次に受信された受信データの１
バイトをSRAM5に書込む。
ス２を介して書込みデータとしての伝送データを１バイ
ト受信してそのデータをSRAM5へ一旦書込み、その動作
を１ページ長（32バイト）分くり返し、EEPROM4の記憶
長単位である１ページ分（32バイト分）のデータを受信
した後、受信した最後の１バイト分のデータをSRAM5へ
書込み、さらに、次の１ページ分の最初の１バイト分の
データを受信しているときに、１つ前に受信した１バイ
ト分のデータのSRAM5への書込みが完了すると、その後
に次の１バイトの受信が完了するまでの残りの時間にお
いて、続いてすでに受信済みの１ページ分のデータをSR
AM5から読出してEEPROM4のラッチ回路4aへ書込む処理を
する。その後にMPU3は、次に受信された受信データの１
バイトをSRAM5に書込む。
一方、MPU3により１ページ分のデータが書込まれたEE
PROM4は、その外部からの書込みデータをラッチ回路4a
で受け、その書込みが終了すると、MPU3の動作とは独立
に、EEPROM4は、その内部においてラッチ回路4aからEEP
ROMのメモリ部4bの各メモリセルへの書込み動作に入
る。そして、１ページ分のデータの書込みを時間ｔw後
にその書込みを完了する。
PROM4は、その外部からの書込みデータをラッチ回路4a
で受け、その書込みが終了すると、MPU3の動作とは独立
に、EEPROM4は、その内部においてラッチ回路4aからEEP
ROMのメモリ部4bの各メモリセルへの書込み動作に入
る。そして、１ページ分のデータの書込みを時間ｔw後
にその書込みを完了する。
EEPROM4がこの内部での１ページ分のデータの書込み
を行っている間、MPU3は、その書込み時間ｔwの期間
に、次の１ページ分の受信データをSRAM5の受信データ
記憶領域Ａ又はＢのいずれかに書込みむ処理を継続して
おり、それが、前記の書込み終了と同時か、その後に完
了する（式参照）。そこで、この書込みが完了した受
信データ記憶領域Ｂ又はＡのいずれかに記憶されている
１ページ分のデータが次に受信した１バイト分の受信中
にEEPROM4に再び書込まれる。このような繰り返しによ
り受信データが順次EEPROM4に１ページ分単位で書込ま
れていく。
を行っている間、MPU3は、その書込み時間ｔwの期間
に、次の１ページ分の受信データをSRAM5の受信データ
記憶領域Ａ又はＢのいずれかに書込みむ処理を継続して
おり、それが、前記の書込み終了と同時か、その後に完
了する（式参照）。そこで、この書込みが完了した受
信データ記憶領域Ｂ又はＡのいずれかに記憶されている
１ページ分のデータが次に受信した１バイト分の受信中
にEEPROM4に再び書込まれる。このような繰り返しによ
り受信データが順次EEPROM4に１ページ分単位で書込ま
れていく。
この処理状態を具体的に示すのが第２図であって、仮
に、受信データ記憶領域Ｂ上に外部装置から転送された
受信データが書込まれるもの（第３図の実線矢印参照）
とし、第２図に示すように、やがて、１ページ分の最後
の受信データが受信されて１ページ分（32バイト分）の
受信が終了すると、最後の１バイト分のデータのSRAM5
への書込みが続いて行われ、受信データ記憶領域Ｂに１
ページ分のすべての受信データの書込みが終了する。こ
のときの処理の詳細を述べると、MPU3は、ｎ＝32の１つ
前の１ページ分の最後の１バイトの受信から一定時間お
いて（この一定時間は、転送方式とプロセッサの処理能
力に応じて決り、受信と書込みが同時にできるもので
は、この空き時間がほとんどなくてもよい）、次の１ペ
ージ分のｎ＝１の１番目の１バイトの受信処理に移り、
ｎ＝１の１バイト目のデータを受信中に前記のｎ＝32の
最後の１バイト分の受信データを受信データ記憶領域Ｂ
に書込む。その後、続いて受信データ記憶領域Ｂに記憶
されている１ページ分の受信データを読出してEEPROM4
へ書込む。そして、その後に受信中の１バイト分の受信
データ（ｎ＝１のデータ）の受信が完了した時点でこれ
を受信データ記憶領域Ａの最初（ｎ＝１の位置）に書込
んで記憶し（第３図の点線矢印参照）、このようにして
その領域の先頭から順次１バイト単位に受信データを格
納していく。
に、受信データ記憶領域Ｂ上に外部装置から転送された
受信データが書込まれるもの（第３図の実線矢印参照）
とし、第２図に示すように、やがて、１ページ分の最後
の受信データが受信されて１ページ分（32バイト分）の
受信が終了すると、最後の１バイト分のデータのSRAM5
への書込みが続いて行われ、受信データ記憶領域Ｂに１
ページ分のすべての受信データの書込みが終了する。こ
のときの処理の詳細を述べると、MPU3は、ｎ＝32の１つ
前の１ページ分の最後の１バイトの受信から一定時間お
いて（この一定時間は、転送方式とプロセッサの処理能
力に応じて決り、受信と書込みが同時にできるもので
は、この空き時間がほとんどなくてもよい）、次の１ペ
ージ分のｎ＝１の１番目の１バイトの受信処理に移り、
ｎ＝１の１バイト目のデータを受信中に前記のｎ＝32の
最後の１バイト分の受信データを受信データ記憶領域Ｂ
に書込む。その後、続いて受信データ記憶領域Ｂに記憶
されている１ページ分の受信データを読出してEEPROM4
へ書込む。そして、その後に受信中の１バイト分の受信
データ（ｎ＝１のデータ）の受信が完了した時点でこれ
を受信データ記憶領域Ａの最初（ｎ＝１の位置）に書込
んで記憶し（第３図の点線矢印参照）、このようにして
その領域の先頭から順次１バイト単位に受信データを格
納していく。
この場合、１ページ分のデータのEEPROM4への書込み
は、ラッチ時間tRで済む。そして、このときラッチされ
た１ページ分のデータは、EEPROM4の内部の書込み時間
ｔwでEEPROM4の内部の各メモリセルへ書き込まれてい
く。この間にMPU3は、受信データ記憶領域Ａを利用して
受信した次の受信データをそこに順次書込む処理をして
いる。
は、ラッチ時間tRで済む。そして、このときラッチされ
た１ページ分のデータは、EEPROM4の内部の書込み時間
ｔwでEEPROM4の内部の各メモリセルへ書き込まれてい
く。この間にMPU3は、受信データ記憶領域Ａを利用して
受信した次の受信データをそこに順次書込む処理をして
いる。
そこで、第３図に示すように、SRAM5上に設けられた
受信データ記憶領域Ａと受信データ記憶領域Ｂには、１
ページ分ごとに受信データが記憶され、これら領域が交
互に用いられる。このようにして一旦SRAM5上に受信デ
ータが１ページ分記憶され、次の１ページ分の最初の１
バイト分のデータの受信動作とすでに記憶されたSRAM5
上の１ページ分のデータのEEPROM4への書込み動作が並
行して行われることになる。
受信データ記憶領域Ａと受信データ記憶領域Ｂには、１
ページ分ごとに受信データが記憶され、これら領域が交
互に用いられる。このようにして一旦SRAM5上に受信デ
ータが１ページ分記憶され、次の１ページ分の最初の１
バイト分のデータの受信動作とすでに記憶されたSRAM5
上の１ページ分のデータのEEPROM4への書込み動作が並
行して行われることになる。
以上は、１ページ分の後で、次の１ページ分の受信デ
ータの最初の１バイトを受信中にEEPROM4への書込みを
行うものであるが、EEPROM4の書込み時間ｔwがさらに短
ければ、EEPROM4への書込みは、１ページ分の受信デー
タが受信データ記憶領域Ａ又はＢに記憶され、それが完
了した後の次の１バイト受信中に行われればよい。
ータの最初の１バイトを受信中にEEPROM4への書込みを
行うものであるが、EEPROM4の書込み時間ｔwがさらに短
ければ、EEPROM4への書込みは、１ページ分の受信デー
タが受信データ記憶領域Ａ又はＢに記憶され、それが完
了した後の次の１バイト受信中に行われればよい。
ところで、EEPROM4への受信データの書込みは、前記
の式で示されるように、受信データ記憶領域Ａへの書
込みが終了する以前にEEPROM4内の書込みが終了するよ
うに設定されているため、以後同様に受信データ記憶領
域A,Bを交互に用いたデータ書込みを行うことができ、
このことによって通信バッファサイズに依存しない大量
データの連続的な伝送・書込み処理を行うことがでる。
の式で示されるように、受信データ記憶領域Ａへの書
込みが終了する以前にEEPROM4内の書込みが終了するよ
うに設定されているため、以後同様に受信データ記憶領
域A,Bを交互に用いたデータ書込みを行うことができ、
このことによって通信バッファサイズに依存しない大量
データの連続的な伝送・書込み処理を行うことがでる。
なお、このような書込み処理を行うデータとしては、
ダウンロードで行うアプリケーションプログラムとか、
各種の登録データなどを挙げることができる。
ダウンロードで行うアプリケーションプログラムとか、
各種の登録データなどを挙げることができる。
以上説明してきたが、実施例では、SRAM5上に２つの
受信データ記憶領域ＡとＢを設けているが、伝送時間と
EEPROMへのデータ書込み時間の関係によっては、受信デ
ータ記憶領域数を３以上としてもよい。このように複数
の受信データ記憶領域を設けた場合には、最も古い受信
データから先に読出してEEPROMに書込むことになる。こ
のように３以上の受信データ記憶領域を設ければ、EEPR
OM4における内部書込み時間ｔwが伸びたとき、或いは
式を満足しないような条件においてもデータの受信とそ
の書込みとを行うことができる。このような場合には、
実施例のように次の１ページ分の最初の１バイトの受信
データをSRAMに書込んだ後にEEPROMに書込むような限定
はされず、１ページ分の書込みが完了した後で、かつ次
のデータの受信中においてEEPROM4への書込みが行われ
ればよい。
受信データ記憶領域ＡとＢを設けているが、伝送時間と
EEPROMへのデータ書込み時間の関係によっては、受信デ
ータ記憶領域数を３以上としてもよい。このように複数
の受信データ記憶領域を設けた場合には、最も古い受信
データから先に読出してEEPROMに書込むことになる。こ
のように３以上の受信データ記憶領域を設ければ、EEPR
OM4における内部書込み時間ｔwが伸びたとき、或いは
式を満足しないような条件においてもデータの受信とそ
の書込みとを行うことができる。このような場合には、
実施例のように次の１ページ分の最初の１バイトの受信
データをSRAMに書込んだ後にEEPROMに書込むような限定
はされず、１ページ分の書込みが完了した後で、かつ次
のデータの受信中においてEEPROM4への書込みが行われ
ればよい。
実施例では、受信データを１バイトごとにSRAMに書込
んでいるが、数バイトを単位としてもよく、これは、入
出力インタフェース２或いはMPU3の内部のレジスタ等の
容量とMPU3の受信データの処理能力とにより決定される
ものであって、受信データの受信と書込み処理とが独立
に行える最大バイト数まで可能である。
んでいるが、数バイトを単位としてもよく、これは、入
出力インタフェース２或いはMPU3の内部のレジスタ等の
容量とMPU3の受信データの処理能力とにより決定される
ものであって、受信データの受信と書込み処理とが独立
に行える最大バイト数まで可能である。
また、実施例では、ラッチ回路付きのEEPROMが１つ設
けられているが、これは、複数個設けられていてもよ
く、このような場合には、データを受信するSRAMの受信
データ記憶領域は、複数のEEPROMに分配できるように対
応する数の受信データ記憶領域を設けることができる。
けられているが、これは、複数個設けられていてもよ
く、このような場合には、データを受信するSRAMの受信
データ記憶領域は、複数のEEPROMに分配できるように対
応する数の受信データ記憶領域を設けることができる。
さらに、この発明におけるメモリの構成は、実施例で
はSRAMとEEPROMの例を示しているが、SRAMやEPROM等の
メモリに限定されるものではない。
はSRAMとEEPROMの例を示しているが、SRAMやEPROM等の
メモリに限定されるものではない。
［発明の効果］ 以上説明したように、この発明では、データの伝送時
間よりも書込み時間の短いメモリと、例えば、ラッチ回
路付きのEEPROMのように外部からのデータの書込み時間
が短く、内部におけるデータ書込み時間が長いメモリと
の２種を用い、書込み時間の長いメモリへのデータ書込
み処理時間内に伝送されるデータを格納するための受信
データ記憶領域を書込み時間の短いメモリ上に設けて、
かつその受信データ記憶領域のサイズを内部書込み時間
の長いメモリのアクセス単位長である情報長の整数倍と
することにより、大量データの連続的書込みができ、書
込み処理能力を向上させることができる。
間よりも書込み時間の短いメモリと、例えば、ラッチ回
路付きのEEPROMのように外部からのデータの書込み時間
が短く、内部におけるデータ書込み時間が長いメモリと
の２種を用い、書込み時間の長いメモリへのデータ書込
み処理時間内に伝送されるデータを格納するための受信
データ記憶領域を書込み時間の短いメモリ上に設けて、
かつその受信データ記憶領域のサイズを内部書込み時間
の長いメモリのアクセス単位長である情報長の整数倍と
することにより、大量データの連続的書込みができ、書
込み処理能力を向上させることができる。
第１図は、この発明のICカードの情報書込み方式を適用
した一実施例のブロック図、第２図は、その書込み処理
のタイミングチャート、第３図は、そのSRAMからEEPROM
へデータを書込む場合の説明図である。 １……ICカード、 ２……入出力インタフェース、 ３……プロセッサ（MPU）、４……EEPROM、 4a……ラッチ回路、５……SRAM、 ６……マスクROM。
した一実施例のブロック図、第２図は、その書込み処理
のタイミングチャート、第３図は、そのSRAMからEEPROM
へデータを書込む場合の説明図である。 １……ICカード、 ２……入出力インタフェース、 ３……プロセッサ（MPU）、４……EEPROM、 4a……ラッチ回路、５……SRAM、 ６……マスクROM。
Claims (3)
- 【請求項１】プロセッサと、このプロセッサのシステム
プログラムを格納する第１の不揮発性メモリ部と、アプ
リケーションプログラム又は登録データ等を格納する書
換え可能な第２の不揮発性メモリ部と、各種の処理デー
タを記憶する書換え可能な不揮発性メモリ又は揮発性メ
モリからなる第３のメモリ部とを有し、外部装置との間
でデータの授受を行うICカードにおいて、第２のメモリ
部はｎバイト（ｎは２以上の整数）の単位情報長を単位
として指定された記憶位置に情報を記憶するものであっ
て、前記単位情報長の情報について外部からの書込み時
間t1とその内部での書込み時間t2（ただし、t2＞t1）と
を有し、第３のメモリは前記単位情報長を記憶する領域
を有し、ｍバイト（ｍはｎより小さい正の整数、ただし
“0"は除く）のデータを前記領域に書込む処理時間t3と
前記時間t1との和が前記ｍバイトの受信時間と等しいか
これよりも短いものであって、前記プロセッサは前記シ
ステムプログラム又は前記アプリケーションプログラム
に従って前記外部装置から転送された書込み情報のうち
前記ｍバイトのデータを受信したときにｍバイトの受信
に応じてそれを前記領域に順次書込む処理をし、前記単
位情報長分の情報の書込みが前記領域に完了していて、
かつ前記転送された書込み情報のｍバイトの情報を受信
しているときに前記単位情報長の書込みが完了している
前記領域の前記単位情報長分の情報を第２のメモリに書
込む処理をすることを特徴とするICカードの情報書込み
方式。 - 【請求項２】ｍはｎのｋ分の１（ｋは正の整数、ただし
“0"は除く）であり、前記第３のメモリは、ｍバイト単
位で前記外部装置から受信データを受ける受信領域と前
記単位情報長を記憶する領域を提供するSRAMの記憶領域
とからなり、前記処理時間t3は、前記受信領域から前記
SRAMの記憶領域にデータを書込む時間であり、前記ｍバ
イトの受信時間をt4としたときに、ｋ×t4≧t1＋t2＋t3
である請求項１記載のICカードの情報書込み方式。 - 【請求項３】プロセッサと、このプロセッサのシステム
プログラムを格納する第１の不揮発性メモリ部と、アプ
リケーションプログラム又は登録データ等を格納する書
換え可能な第２の不揮発性メモリ部と、各種の処理デー
タを記憶する書換え可能な不揮発性メモリ又は揮発性メ
モリからなる第３のメモリ部とを有し、外部装置との間
でデータの授受を行うICカードにおいて、第２のメモリ
部はラッチ回路と電気的消去可能な不揮発性のメモリ部
とからなり、前記ラッチ回路に記憶されたｎバイト（ｎ
は２以上の整数）の単位情報長を前記電気的消去可能な
不揮発性のメモリ部に記憶するものであって、前記単位
情報長の情報について前記ラッチ回路への外部からの書
込み時間t1と前記ラッチ回路の前記単位情報長の情報を
前記電気的消去可能な不揮発性のメモリ部へと書込む書
込み時間t2（ただし、t2＞t1）とを有し、第３のメモリ
は前記単位情報長を記憶する領域を有し、ｍバイト（ｍ
はｎより小さい正の整数、ただし“0"は除く）のデータ
を前記領域に書込む処理時間t3と前記時間t1との和が前
記ｍバイトの受信時間と等しいかこれよりも短いもので
あって、前記プロセッサは前記システムプログラム又は
前記アプリケーションプログラムに従って前記外部装置
から転送された書込み情報のうち前記ｍバイトのデータ
を受信したときにｍバイトの受信に応じてそれを前記領
域に順次書込む処理をし、前記単位情報長分の情報の書
込みが前記領域に完了していて、かつ前記転送された書
込み情報のｍバイトの情報を受信しているときに前記単
位情報長の書込みが完了している前記領域の前記単位情
報長分の情報を前記ラッチ回路に書込む処理をすること
を特徴とするICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21452288A JP2750704B2 (ja) | 1988-08-29 | 1988-08-29 | Ｉｃカードの情報書込み方式及びｉｃカード |
| DE1989615082 DE68915082T2 (de) | 1988-08-29 | 1989-08-29 | Chipkarte und Verfahren zum Einscheiben von Daten in diese. |
| EP19890308694 EP0357361B1 (en) | 1988-08-29 | 1989-08-29 | IC card and method for writing information therein |
| US07/925,416 US5200600A (en) | 1988-08-29 | 1992-08-10 | IC card and method for writing information therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21452288A JP2750704B2 (ja) | 1988-08-29 | 1988-08-29 | Ｉｃカードの情報書込み方式及びｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262687A JPH0262687A (ja) | 1990-03-02 |
| JP2750704B2 true JP2750704B2 (ja) | 1998-05-13 |
Family
ID=16657117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21452288A Expired - Lifetime JP2750704B2 (ja) | 1988-08-29 | 1988-08-29 | Ｉｃカードの情報書込み方式及びｉｃカード |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0357361B1 (ja) |
| JP (1) | JP2750704B2 (ja) |
| DE (1) | DE68915082T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353336C (zh) * | 2003-06-27 | 2007-12-05 | 富士通株式会社 | 数据传输方法及系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0484216A (ja) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | 半導体ディスク装置のデータ消去方法 |
| US5410717A (en) * | 1991-03-22 | 1995-04-25 | Allen-Bradley Company, Inc. | Removable function card for a programmable controller processor |
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| JP3328604B2 (ja) * | 1992-06-22 | 2002-09-30 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3328321B2 (ja) * | 1992-06-22 | 2002-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| US6549974B2 (en) | 1992-06-22 | 2003-04-15 | Hitachi, Ltd. | Semiconductor storage apparatus including a controller for sending first and second write commands to different nonvolatile memories in a parallel or time overlapped manner |
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| EP0978786A1 (de) | 1998-08-05 | 2000-02-09 | Siemens Aktiengesellschaft | Interface-Schaltung und Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor |
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| JP2003015954A (ja) | 2001-06-28 | 2003-01-17 | Sharp Corp | 半導体記憶装置および情報機器、半導体記憶装置のアクセス期間設定方法 |
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| JP4382131B2 (ja) * | 2008-01-10 | 2009-12-09 | ソリッド ステート ストレージ ソリューションズ エルエルシー | 半導体ディスク装置 |
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-
1988
- 1988-08-29 JP JP21452288A patent/JP2750704B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-29 EP EP19890308694 patent/EP0357361B1/en not_active Revoked
- 1989-08-29 DE DE1989615082 patent/DE68915082T2/de not_active Expired - Fee Related
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| CN100353336C (zh) * | 2003-06-27 | 2007-12-05 | 富士通株式会社 | 数据传输方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0357361B1 (en) | 1994-05-04 |
| DE68915082D1 (de) | 1994-06-09 |
| JPH0262687A (ja) | 1990-03-02 |
| DE68915082T2 (de) | 1994-09-08 |
| EP0357361A2 (en) | 1990-03-07 |
| EP0357361A3 (en) | 1990-10-31 |
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