JP2003015954A - 半導体記憶装置および情報機器、半導体記憶装置のアクセス期間設定方法 - Google Patents

Abstract

(57)【要約】 【課題】データ転送動作によるメモリの制御と外部から
のメモリの制御が競合する確率を低下させる。 【解決手段】半導体記憶装置１９０は、書き込み動作の
速いメモリブロック１３０，１３１と、書き込み動作の
遅いメモリブロック１５０と、外部からのアクセス動作
に基づいて、メモリブロック１３０，１３１の一方とメ
モリブロック１５０の間でデータ転送動作を可能とする
と共に、メモリブロック１３０，１３１の他方に対し
て、読出し・書込み・消去動作などのメモリ動作を行う
メモリ制御手段（切り替え回路１１０，１２０，１４
０、ＷＳＭ１６０およびそれらの間の制御バスとデータ
バス）とを有している。このように、メモリ制御手段
は、二つの各小記憶領域に分割したメモリブロック１３
０，１３１をそれぞれ独立してアクセス動作可能として
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部で高速データ
転送が実行される半導体記憶装置およびこれを用いた情
報機器、この半導体記憶装置のアクセス期間設定方法に
関する。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭ（フラッシュメモ
リ）のように書き込み時間が、ＳＲＡＭ（Static Rando
m Access Memory)やＤＲＡＭ（Dynamic Random Access
Memory)と比較して大幅に長い半導体記憶装置の高速書
き込み手段として、予め内蔵されたＳＲＡＭなどの別種
のメモリ素子で構成されたバッファ領域ヘデータを書き
込み、それらのデータをまとめてＥＥＰＲＯＭへ転送す
る方法が使用されている。

【０００３】この方法には、バッファ領域はあくまでバ
ッファ領域であり別の用途に使うには制限が大きいこと
や、通常は、バッファ領域へ書き込むデータが別のメモ
リ上に予め展開されるため、メモリの使用効率が悪いこ
となどの欠点も挙げられる。

【０００４】これらの欠点を解決するために、本発明者
らが以前出願した特願２０００−１７６１８２号「半導
体記憶装置」では、バッファではなく別種のメモリを内
蔵し、高速書き込み可能なメモリとＥＥＰＲＯＭなどの
不揮発性半導体記憶素子との間でデータ転送手段を設け
ることにより、更なる書き込みの高速化とメモリの使用
効率の向上を可能としている。

【０００５】この発明によれば、通常のワークなどに使
用するＲＡＭのデータをＥＥＰＲＯＭなどに転送できる
ため、予め別の領域に書き込むデータを展開したり、バ
ッファヘの書き込みのために別途ＥＥＰＲＯＭなどに対
して制御を行うことが不要である。内蔵された高速書き
込み可能なメモリをシステムのワーク用途などに使用す
るには、外部からのメモリ動作とデータ転送動作との同
時動作が必須であり、そのためには高速書き込み可能な
メモリとしてデュアルポートメモリを使用することが望
ましい。

【０００６】しかし、デュアルポートメモリはセル面積
の大幅な増加やメモリ素子の特性悪化などの問題があ
り、メモリ容量が大きくなるに従ってコストの上昇・実
装面積の増加・性能ダウンなどのデメリットも大きい。

【０００７】図１０は、従来の半導体記憶装置の要部構
成例を示すブロック図である。図１０を用いて、従来の
書き込み速度の速いメモリ素子で構成されるメモリと書
き込み速度の遅いメモリ素子で構成されるメモリの両メ
モリに対するメモリ動作と、両メモリ間で記憶内容をデ
ータ転送するデータ転送動作とを実行する半導体記憶装
置について説明する。データ転送動作は、書き込みの速
いメモリから書き込みの遅いメモリヘのデータ転送が主
である。逆方向のデータ転送も、外部の制御装置などの
負担を軽減することができるので有用ではあるが、デー
タ転送動作に大きな相違はないので、ここでは、書き込
み速度の速いメモリから書き込み速度の遅いメモリヘの
データ転送のみについて説明する。

【０００８】図１０に示すように、半導体記憶装置４９
０は、外部から引き込まれた制御バス４０１およびデー
タバス４０２と、外部からの制御指示内容に従って各部
に情報を伝達する切り替え回路４１０（ＭＵＸ０）と、
データ転送動作などを制御するＷＳＭ４６０（以下ＷＳ
Ｍ４６０という）と、高速書き込みが可能なメモリ素子
で構成されたＳＲＡＭなどのメモリ４３０（ＭＥＭ１）
と、ＷＳＭ４６０から指示されるメモリ４３０への制御
と外部から指示されるメモリ４３０への制御を切り替え
る切り替え回路４２０（ＭＵＸ１）と、書き換え可能な
メモリ素子で構成されたフラッシュメモリなどのメモリ
４５０（ＭＥＭ２）と、ＷＳＭ４６０から指示されるメ
モリ４５０への制御と外部から指示されるメモリ４５０
への制御を切り替える切り替え回路４４０（ＭＵＸ２）
とを備えている。

【０００９】半導体記憶装置４９０の外部からアドレス
バスを含む制御バス４０１とデータバス４０２を使用し
て、指示された制御情報は、切り替え回路４１０によ
り、その制御情報がメモリ４３０に対するものであれ
ば、その制御情報は制御バス４１１とデータ入出力バス
４１２を使用して切り替え回路４２０へ伝達され、ま
た、その制御情報がメモリ４５０に対するものであれ
ば、制御情報は制御バス４１３とデータ入出力バス４１
４を使用して切り替え回路４４０へ伝達される。さら
に、データ転送動作に関連する制御情報であれば、制御
情報は制御バス４１５とデータ入出力バス４１６を使用
してＷＳＭ４６０へ伝達される。

【００１０】ただし、メモリ４５０への書き込み動作
は、ＥＥＰＲＯＭのように複雑な制御が要求される場合
は、ＷＳＭ４６０が必要となるので、切り替え回路４１
０はデータ転送動作と同様に制御バス４１５とデータバ
ス４１６により、ＷＳＭ４６０に書き換え動作を指示す
る。

【００１１】次に、半導体記憶装置４９０の具体的な動
作を説明する。

【００１２】メモリ４３０からの読み出しを外部から実
行するとき、制御バス４０１を介して切り替え回路４１
０にメモリ４３０からの読み出しを指示する。切り替え
回路４１０は、制御バス４０１を介して指示された制御
情報がメモリ４３０の読み出し動作であれば、制御バス
４１１を介して切り替え回路４２０に読み出し動作を指
示すると共に、切り替え回路４２０により制御バス４２
１を介して、指示されたメモリ４３０の読み出しが指示
される。

【００１３】メモリ４３０は、制御バス４２１を介して
読み出し動作が指示されたとき、対象となるメモリ素子
に格納されたデータを読み出し、そのデータをデータバ
ス４２２から切り替え回路４２０に出力する。切り替え
回路４２０は、データバス４２２から読み出したデータ
を受け取り、そのデータをデータバス４１２を介して切
り替え回路４１０に伝達する。

【００１４】切り替え回路４１０は、データバス４１２
から受け取ったデータをデータバス４０２によって外部
に出力する。以上の一連の動作で、外部からメモリ４３
０からの読み出しが可能となる。

【００１５】次に、メモリ４３０への書き込みを外部か
ら実行するとき、制御バス４０１から切り替え回路４１
０を介してメモリ４３０への書き込みを指示し、書き込
みデータをデータバス４０２から切り替え回路４１０に
入力する。

【００１６】切り替え回路４１０は、制御バス４０１を
介して指示された制御情報がメモリ４３０への書き込み
動作であれば、制御バス４１１を介して切り替え回路４
２０に書き込み動作を指示し、書き込みデータをデータ
バス４１２を介して切り替え回路４２０に入力する。

【００１７】切り替え回路４２０は、制御バス４２１を
介してメモリ４３０に書き込みを指示し、書き込むべき
データをデータバス４２２を介して入力する。

【００１８】メモリ４３０は、制御バス４２１を介して
書き込み動作が指示されたとき、データバス４２２を介
して入力されたデータを、対象となるメモリ素子に書き
込む。以上の一連の動作で、外部からメモリ４３０に対
する書き込みが可能となる。

【００１９】なお、メモリ４５０からの読み出しを外部
から実行するときの動作は、メモリ４３０からのデータ
読み出しを外部から実行するときと同様の制御動作で実
現できるので、ここではその説明を省略する。

【００２０】次に、メモリ４５０への書き込みを外部か
ら実行するとき、メモリ４５０を構成するメモリ素子が
単純な書き込み処理が可能な素子であれば、メモリ４３
０への書き込み動作と同様の制御動作で実現できるが、
例えばＥＥＰＲＯＭのように制御が複雑なメモリであれ
ば、書き込み制御にＷＳＭ４６０が必要になる。

【００２１】このような場合は、外部から制御バス４０
１を介してメモリ４５０に対する書き込み制御が指示さ
れ、書き込みデータがデータバス４０２によって指定さ
れたとき、切り替え回路４１０は制御バス４１５とデー
タバス４１６を用いて書き込み制御をＷＳＭ４６０に指
示する。

【００２２】この書き込み動作の制御は制御バス４６３
を用いて切り替え回路４４０に伝えられ、書き込みデー
タは切り替え回路４１０から直接データバス４１４を介
して入力されるかまたは、データバス４１６を介してＷ
ＳＭ４６０から書き込みデータがデータバス４６４を介
して入力される。

【００２３】切り替え回路４４０は、制御バス４４１を
用いてメモリ４５０への書き込みを制御し、書き込みデ
ータをデータバス４４２を介してメモリ４５０に入力す
る。

【００２４】ＷＳＭ４６０を使用する場合、メモリ４５
０が例えばＥＥＰＲＯＭのように制御が複雑なメモリで
あっても、以上の一連の動作でメモリ４５０に対する書
き込みが可能となる。

【００２５】次に、メモリ４３０からメモリ４５０への
データ転送動作について説明する。データ転送動作が必
要になるのは、主に書き込みの速いメモリから書き込み
の遅いメモリにデータを転送する場合であるので、この
場合について説明する。なお、書き込みの遅いメモリか
ら書き込みの速いメモリヘのデータ転送機能は、外部制
御装置の負担を軽減するために有用であり、従来技術で
実現できるが、制御方法は書き込みの速いメモリから書
き込みの遅いメモリヘの転送とほぼ同様なので、ここで
はその説明を省略する。

【００２６】外部から制御バス４０１とデータバス４０
２を介して切り替え回路４１０にデータ転送動作（制御
コマンドによる制御指令）が指示されると、切り替え回
路４１０はＷＳＭ４６０に制御バス４１５とデータバス
４１６を介して、データ転送動作が指示されたことやデ
ータ転送する領域など、データ転送に関する必要な情報
を伝達する。

【００２７】ＷＳＭ４６０は、制御バス４１５とデータ
バス４１６を介して、メモリ４３０からメモリ４５０へ
のデータ転送動作が指示されると、制御バス４６１を介
してメモリ４３０に転送されるデータの読み出しを切り
替え回路４２０に指示する。

【００２８】切り替え回路４２０は、制御バス４６１を
介して指示されたメモリ４３０にあるデータの読み出し
を制御バス４２１とデータバス４２２を介して行い、読
み出し結果をデータバス４６２を通じてＷＳＭ４６０に
伝える。

【００２９】転送するデータを切り替え回路４２０から
得たＷＳＭ４６０は、制御バス４６３を用いてメモリ４
５０へのデータの書き込みを切り替え回路４４０に指示
する。

【００３０】書き込むデータは、データバス４６４を用
いて、切り替え回路４４０に伝達する。切り替え回路４
４０は、制御バス４６３およびデータバス４６４から指
示されたメモリ４５０への書き込み動作を、制御バス４
４１とデータバス４４２を用いて実行する。

【００３１】複数のデータを転送する動作では、ＷＳＭ
４６０は、以上のデータ転送を、対象となる全てのデー
タに対して実行することで、データ転送動作を完了す
る。

【００３２】ここで、ＷＳＭ４６０から指定されるメモ
リ４３０からの読み出し動作と、外部からのメモリ４３
０への制御指令（制御コマンド）が重複した場合、切り
替え回路４２０は制御指令情報の重複を判定し、判定信
号４２５によって制御指令情報が重複したことをＷＳＭ
４６０に伝達する。

【００３３】半導体記憶装置４９０がデータ転送動作中
にもメモリ４３０へのアクセス動作を許す仕様であれ
ば、メモリ４３０に対して外部からの制御情報と、ＷＳ
Ｍ４６０からの制御情報とが重複する可能性がある。制
御情報が重複した場合の切り替え回路４２０の動作は半
導体記憶装置４９０の仕様によって異なり、データ転送
動作よりも外部からのメモリ動作を優先する仕様では、
切り替え回路４２０は制御バス４２１とデータバス４２
２を用いてメモリ４３０を制御し、読み出し動作であれ
ばデータバス４１２を用いて切り替え回路４１０に読み
出し結果を伝達する。

【００３４】また、外部からの制御指令によりもデータ
転送動作を優先する仕様では、制御情報が重複したと
き、切り替え回路４２０は制御バス４２１とデータバス
４２２を用いてデータ転送動作から、指示されたメモリ
４３０へのアクセス動作を実行し、外部からのメモリ動
作がキャンセルされた旨を判定信号４２５を用いてＷＳ
Ｍ４６０へ伝達する。この仕様では外部からのアクセス
が正常に実行されない可能性があるため、制御が正常に
完了したか否かを外部から確認する手段が必要となる
が、その確認動作は外部から制御バス４１５とデータバ
ス４１６を用いて指示され、ＷＳＭ４６０との間で制御
バス４１５とデータバス４１６を用いて制御信号４２５
の結果を表す内容がＷＳＭ４６０から切り替え回路４１
０に伝達され、さらにデータバス４０２を介して切り替
え回路４１０から外部に出力される。

【００３５】外部からのメモリ動作の完了を確認する他
の手段として、判定信号４２５をＷＳＭ４６０に伝達す
るのではなく、判定信号４２５を切り替え回路４１０に
伝達し、外部からのメモリ動作の完了の確認を切り替え
回路４１０だけで実行する構成としてもよい。

【００３６】メモリ４５０に対する制御指令も、外部か
らのメモリ動作とＷＳＭ４６０からのデータ転送動作を
独立して実行できる仕様も可能であるが、動作はメモリ
４３０への制御と同様なので、ここではその説明を省略
する。

【００３７】以上のように、従来技術でもデータ転送動
作と外部からのメモリ動作を独立して実行することは可
能であるが、データ転送動作を外部からのメモリ動作よ
りも優先させる仕様では外部からのメモリ動作が一般の
メモリに比べて複雑になり、外部からのメモリ動作をデ
ータ転送動作よりも優先させる仕様ではデータ転送動作
に影響を与えることが避けられず、データ転送動作の所
要時間が延びてしまう。特に、外部からのメモリ動作が
頻繁な場合や、外部からのメモリ動作を長時間かけて行
う場合には、データ転送動作による制御と重複する確率
が飛躍的に高まり、これらの状況ではデータ転送動作へ
の影響は大きくなる。

【００３８】

【発明が解決しようとする課題】書き込みの速いメモリ
と書き込みの遅いメモリの間でデータを転送する転送機
能を有する従来の半導体記憶装置では、書き込みの速い
メモリをシステムのワークメモリ用途などに使用するこ
とができる。また、データ転送を実行中に、次に書き込
みの遅いメモリに転送すべきデータを書き込みの速いメ
モリの別の領域に一旦書き込んでおくことで、データ転
送のパフォーマンスの向上が期待できる。

【００３９】書き込みの速いメモリとして代表的なＳＲ
ＡＭやＤＲＡＭでは、読み出しも書き込みもほぼ同等の
サイクルで高速に実行され、これらの制御は特殊な状況
を除いてデバイスの状態に関わり無く実行でき、さらに
読み出しや書き込みのベリファイは行なわれず、もしデ
バイスの状態の制約から要求された読み出しや書き込み
が失敗する可能性があるならば、制御の成否を外部に出
力して、外部の制御装置がこの成否信号を受け取って表
示するなどそれに対応する必要がある。

【００４０】このような煩雑さを避けるために、書き込
みの速いメモリには、データ転送動作の実行中か否かを
問わずに外部からのメモリ動作を優先的に処理する仕様
が要求されることが多い。

【００４１】しかし、外部からのメモリ動作が行なわれ
たときに、データ転送動作を中断することは、データ転
送速度の低下の原因となり、特に、外部からのメモリ動
作が頻繁である場合や一つの制御（メモリ動作）が長時
間にわたって行なわれる場合には、データ転送速度の低
下が顕著になる。

【００４２】これを避けるために、データ転送元となる
メモリにデュアルポートメモリを使用することも可能で
あるが、デュアルポートメモリではセル面積の増大など
が避けられず、コストの上昇や実装面積の増大に直結す
るなど、デメリットも大きい。

【００４３】本発明は、上記事情に鑑みて為されたもの
で、外部からのメモリ動作とデータ転送動作とが競合す
る確率を低下させることができる半導体記憶装置および
これを用いた情報機器、この半導体記憶装置のアクセス
期間設定方法を提供することを目的とする。

【００４４】

【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ複数のメモリ素子で構成された第１および
第２記憶手段と、外部からの制御指令に基づいて、第１
および第２記憶手段間でデータ転送動作を可能とすると
共に、第１および第２記憶手段の少なくとも何れかに対
してメモリ動作を可能とするメモリ制御手段とを有する
半導体記憶装置において、第１および第２記憶手段のう
ち少なくとも何れかの記憶手段を複数の小記憶領域で構
成し、メモリ制御手段は、小記憶領域毎に独立して同時
にアクセス動作を実行可能とするものであり、そのこと
により上記目的が達成される。ここで、アクセス動作と
は、メモリ動作の読出し、書込み、消去およびベリファ
イなどを含み、さらにはデータ転送時のメモリに対する
読出し、書込み動作をも含むものとする。

【００４５】また、好ましくは、本発明の半導体記憶装
置におけるメモリ制御手段は、複数の小記憶領域のう
ち、一つの小記憶領域をデータ転送に使用するときは他
の一つの小記憶領域をメモリ動作に使用するかまたは／
および、一つの小記憶領域をメモリ動作に使用するとき
は他の一つの小記憶領域もメモリ動作に別個に使用する
ことにより、データ転送動作とメモリ動作または／およ
び、各メモリ動作同士を同時に実行可能とする。

【００４６】さらに、好ましくは、本発明の半導体記憶
装置において、異なる種類のメモリ素子で構成された第
１および第２記憶手段のうち書き込み動作の速い記憶手
段を複数の小記憶領域に分割して構成する。

【００４７】さらに、好ましくは、本発明の半導体記憶
装置におけるメモリ制御手段は、第１および第２記憶手
段のうち少なくとも何れかの記憶手段に対するアクセス
動作毎に必要最小限のアクセス期間に制限するアクセス
動作手段と、アクセス動作手段で制限されたアクセス期
間内に所定のメモリデータを記憶する第３記憶手段とを
有する。

【００４８】さらに、好ましくは、本発明の半導体記憶
装置は、それぞれ複数のメモリ素子で構成された第１お
よび第２記憶手段と、外部からの制御指令に基づいて、
第１および第２記憶手段間でデータ転送を可能とすると
共に、第１および第２記憶手段の少なくとも何れかに対
してメモリ動作を可能とするメモリ制御手段とを有する
半導体記憶装置において、メモリ制御手段は、第１およ
び第２記憶手段のうち少なくとも何れかの記憶手段に対
するアクセス動作毎に必要最小限のアクセス期間に制限
するアクセス動作手段を有するものであり、そのことに
より上記目的が達成される。

【００４９】さらに、好ましくは、本発明の半導体記憶
装置における第１および第２記憶手段のうち少なくとも
何れかには、アクセスが完了したときにアクセス完了信
号を生成するアクセス完了信号生成手段が設けられ、ア
クセス動作手段は、このアクセス完了信号を受けてアク
セス許可信号により開始したアクセス期間を終了する。
また、本発明の半導体記憶装置のアクセス期間設定方法
は、アクセスが完了したときにアクセス完了信号を生成
し、このアクセス完了信号を受けた時点で、アクセス許
可信号により開始したアクセス期間を終了するものであ
り、そのことにより上記目的が達成される。

【００５０】さらに、好ましくは、本発明の半導体記憶
装置において、アクセス動作手段で制限されたアクセス
期間内に所定のメモリデータを記憶する第３記憶手段を
有し、メモリ制御手段は、第１および第２記憶手段のう
ち少なくとも何れかからデータを読み出すときに、アク
セス動作手段で制限されたアクセス期間内に、データの
読み出し動作を実行し、その読み出したデータを前記第
３記憶手段に記憶させる。

【００５１】さらに、好ましくは、本発明の半導体記憶
装置におけるメモリ制御手段は、異なる種類のメモリ素
子で構成された第１および第２記憶手段のうち書き込み
動作の速い記憶手段からデータを読み出す。

【００５２】さらに、好ましくは、本発明の半導体記憶
装置におけるメモリ制御手段は、アクセス動作手段で制
限されたアクセス期間内に、第１および第２記憶手段の
うち少なくとも何れかにデータを書き込む。

【００５３】また、好ましくは、より高速な動作のため
に、請求項１〜９の何れかに記載の半導体記憶装置を一
つの半導体チップ上に集積する。

【００５４】本発明の情報機器は、請求項１〜９の何れ
かに記載の半導体記憶装置を用いてデータ転送動作およ
びメモリ動作の少なくとも何れかまたは、少なくとも二
つのメモリ動作をアクセス期間内に行うものであり、そ
のことにより上記目的が達成される。

【００５５】本発明の作用について説明すると、本発明
では、第１および第２記憶手段のうち、書き込みの速い
記憶手段を、独立してメモリ動作およびデータ転送動作
が実行可能な複数の小記憶領域に構成し、一方の領域を
データ転送動作に使用するときはもう他方の領域を外部
から独立して同時にアクセス動作を実行可能とするメモ
リ制御手段を備えることで、外部からの制御指令による
メモリ動作と別の制御指令によるデータ転送動作を並行
して同時に実行することが可能となる。また、外部から
の別々の制御指令による各メモリ動作を並行して同時に
実行することが可能となる。

【００５６】また、メモリ制御手段が、実際にメモリア
レイが活性化するアクセス期間に限定することで、メモ
リ動作およびデータ転送動作、別々のメモリ動作を、時
系列ではあるが、アクセス動作毎に制限された必要最小
限のアクセス期間毎に効率的に行うことが可能となる。
よって、例えば、書き込みの速いメモリに対して要求さ
れた読み出し動作の読み出し結果をラッチし、書き込み
の速いメモリの動作を効率的に行うことが可能となる。

【００５７】さらに、書き込みの速い領域を独立して動
作が可能な複数の領域で構成する手段と、書き込みの速
い記憶手段のメモリアレイを活性化する期間を必要最小
限に限定する手段を同時に適用すれば、アクセス動作を
更に効率的に行うことが可能となる。

【００５８】以上の何れの場合にも、外部からのメモリ
動作とデータ転送動作とが競合する確率を低下させるこ
とができて、外部からのメモリ動作を優先的に処理しつ
つデータ転送動作の速度低下を抑制するかまたは、デー
タ転送動作を優先的に処理しつつ外部からのメモリ動作
が妨害される確率を低減することが可能となる。

【００５９】

【発明の実施の形態】以下、本発明の実施形態の半導体
記憶装置の実施形態１〜３について図面を参照しながら
説明する。 （実施形態１）図１は、本発明の実施形態１における半
導体記憶装置の要部構成例を示すブロック図である。な
お、図１には、本発明による半導体記憶装置のうち、こ
の発明の説明に必要な部分のみ図示している。図１に示
す半導体記憶装置１９０の構成は本発明による半導体記
憶装置の構成の一例であり、別の構成、例えばデータバ
スの少なくとも一部をデータ入力バスとデータ出力バス
に分けたり、データバスを介するデータ内容を制御信号
として利用したり、転送動作時の転送するデータがライ
ト・ステート・マシン（Write State Machine；以下Ｗ
ＳＭという）を経由しない構成なども可能であり、本実
施形態が図１に示される構成に限定されるものではな
い。また、半導体記憶装置１９０の具体的な動作のう
ち、従来の半導体記憶装置４９０を例として説明した動
作と異なる部分について重点的に説明することにする。

【００６０】図１において、本発明の半導体記憶装置１
９０は、書き込み動作の速い第１記憶手段としてのメモ
リブロック１３０，１３１と、書き込み動作の遅い第２
記憶手段としてのメモリブロック１５０と、外部からの
アクセス動作に基づいて、メモリブロック１３０，１３
１の一方とメモリブロック１５０の間でデータ転送動作
を可能とすると共に、メモリブロック１３０，１３１の
他方に対して、読出し・書込み・消去動作などのメモリ
動作を行うメモリ制御手段（切り替え回路１１０，１２
０，１４０、ＷＳＭ１６０およびそれらの間の制御バス
とデータバス）とを有している。ここでは、メモリ制御
手段は、例えばメモリブロック１３０をデータ転送動作
（またはデータ読出し動作）に使用するときは、メモリ
ブロック１３１をメモリ動作の読出しまたは書込みなど
に使用することにより、データ転送動作とメモリ動作を
同時に実行可能とするようになっている。

【００６１】以下、本発明の半導体記憶装置１９０を更
に詳細に説明する。

【００６２】切り替え回路１２０は、外部から書き込み
の速いメモリ（メモリブロック１３０，１３１）ヘのア
クセス動作を、切り替え回路１１０から制御バス１１１
を介して指示されると、制御バス１１１に含まれるアド
レスバスからのアドレス信号に基づいて、アクセス動作
対象のメモリ素子がメモリブロック１３０に含まれる
か、メモリブロック１３１に含まれるかを判定する。そ
れが例えばメモリブロック１３０に含まれるアクセス動
作であれば、制御バス１２１とデータバス１２２を用い
て、指示された動作内容をアクセス動作対象のメモリ素
子に対して実行する。また、それが例えばメモリブロッ
ク１３１に対するアクセス動作であれば、制御バス１２
３とデータバス１２４を用いて、指示された制御指令
（制御コマンド）の動作内容をアクセス動作対象のメモ
リ素子に対して実行する。

【００６３】指示されたアクセス動作が読み出し動作
（メモリ動作）であれば、データバス１１２を介して読
み出し結果を切り替え回路１２０から切り替え回路１１
０に伝達し、切り替え回路１１０はデータバス１０２を
介して外部に読み出しデータを出力する。以上により、
外部から書き込み動作の速いメモリ（メモリブロック１
３０，１３１）へのアクセス動作が可能である。

【００６４】次に、データ転送動作時には、切り替え回
路１２０は、制御信号１６１によって書き込みの速いメ
モリヘのアクセス動作が指示されると、制御バス１６１
に含まれるアドレスバスからのアドレス信号に基づい
て、アクセス動作対象のメモリ素子がメモリブロック１
３０に含まれるメモリ素子か、メモリブロック１３１に
含まれるメモリ素子かを判定する。

【００６５】それが例えばメモリブロック１３０に対す
るアクセス動作を指示しているのであれば、制御バス１
２１とデータバス１２２を用いて、指示された動作を実
行する。また、それが例えばメモリブロック１３１に対
するアクセス動作であれば、制御バス１２３とデータバ
ス１２４を用いて、指示された動作を実行する。

【００６６】指示されたアクセス動作が、読み出し動作
であれば、データバス１６２を介して読み出し結果を切
り替え回路１２０からＷＳＭ１６０に伝達する。これに
より、データ転送動作において、書き込み動作が速いメ
モリヘのアクセス動作が可能である。

【００６７】メモリブロック１３０，１３１はそれぞ
れ、独立した動作が可能であるから、データ転送動作で
ＷＳＭ１６０によって何れか一方のメモリ（例えばメモ
リブロック１３０）がアクセス動作されると同時に、外
部から制御バス１０１とデータバス１０２を用いて他方
のメモリ（例えばメモリブロック１３１）に対してアク
セス動作することも可能となる。

【００６８】メモリブロック１３０，１３１の何れか一
方のメモリブロックに対するアクセス動作が重複（デー
タ転送動作と読み出し動作など）したときは、従来の半
導体記憶装置４９０においてメモリ４３０へのアクセス
動作が重複した場合と同様、同時にアクセス動作するこ
とができないが、切り替え回路１２０は優先度の高い制
御指令（例えばデータ転送動作またはメモリ動作）を、
制御バス１２１とデータバス１２２（メモリブロック１
３０）、または制御バス１２３とデータバス１２４（メ
モリブロック１３１）を用いて実行し、判定信号１２５
によってＷＳＭ１６０に優先度の低い動作が正常に完了
しなかった可能性があることを伝達する。

【００６９】以上のように、本実施形態１の半導体記憶
装置１９０を用いれば、データ転送動作に例えばメモリ
ブロック１３０を使用し、これと同時に別のメモリブロ
ック１３１を外部からアクセス動作（メモリ動作）でき
るので、例えばデータ転送動作に影響を与えずに書き込
み動作の速いメモリをワーク用途などに使用することも
可能であるし、データ転送動作と並行して次に転送する
べきデータを書き込みの速いメモリへ書き込むことによ
ってデータ転送動作が完了した後にすぐに次のデータ転
送を開始できるように準備することも可能である。

【００７０】このように、２種類のメモリ領域（メモリ
ブロック１３０，１３１とメモリブロック１５０）とそ
の間でデータを転送する転送機能を有する半導体記憶装
置において、より汎用的な使用方法の他に、書き込みの
速いメモリ（メモリブロック１３０，１３１）に対する
より効率的なアクセス動作と、書き込みの遅いメモリ
（メモリブロック１５０）に対するより効率的なデータ
格納とを実現することができる。

【００７１】なお、本実施形態１では、書き込みの速い
メモリを独立して動作可能な複数の領域（メモリブロッ
ク１３０，１３１）で構成する第１および第２記憶手段
は、書き込みの遅いメモリ（メモリブロック１５０）に
対しても同様の構成が実現できる。そのような構成によ
って、データ転送動作中にもデータ転送動作に影響を与
えずに外部から書き込みの遅いメモリヘのメモリ動作の
うち読み出しおよび書き込みの少なくとも一方は動作が
可能である。

【００７２】また、本実施形態１では、書き込みの速い
第１記憶手段は、独立して動作が可能なメモリブロック
１３０，１３１からなる二つの小記憶領域に分割した
が、３個以上のメモリブロックにて構成してもよい。 （実施形態２）図２は、本発明の実施形態２における半
導体記憶装置の要部構成例を示すブロック図である。な
お、図２には、本発明による半導体記憶装置のうち、こ
の発明の説明に必要な部分のみ図示している。図２に示
す半導体記憶装置２９０の構成は本発明による半導体記
憶装置の一例であり、本実施形態２の構成に限定するも
のでないことは上記実施形態１の場合と同様である。ま
た、半導体記憶装置２９０の具体的な動作のうち、従来
の半導体記憶装置４９０を例として説明した動作と異な
る部分について重点的に説明することにする。

【００７３】図２において、半導体記憶装置２９０は、
書き込み動作の速い第１記憶手段としてのメモリブロッ
ク２３０と、書き込み動作の遅い第２記憶手段としての
メモリブロック２５０と、外部からの制御指令（制御コ
マンド）に基づいて、メモリブロック２３０とメモリブ
ロック２５０の間でデータ転送動作を可能とすると共
に、メモリブロック２３０に対して、読出し・書込み・
消去動作などのメモリ動作を行うメモリ制御手段とを有
している。

【００７４】このメモリ制御手段は、切り替え回路２１
０，２２０，２４０、ＷＳＭ２６０およびそれらの間の
各制御バスとデータバスの他に、切り替え回路２２０と
切り替え回路２１０間に、ディレイなどのタイミング制
御を含む時間設定手段としての制御回路２７０と、第３
記憶手段としてのデータラッチ回路２７１とを有すると
共に、切り替え回路２２０とＷＳＭ２６０間に、ディレ
イなどのタイミング制御を含む時間設定手段としての制
御回路２７２と、第３記憶手段としてのデータラッチ回
路２７３とを有し、メモリブロック２３０へのアクセス
動作が指示されたとき、ある期間（アクセス動作毎に必
要最小限に制限されたアクセス期間）経過すると内部的
にはそのアクセス動作は終了し、次のアクセス動作が連
続的にあっても、本発明では、次のアクセス動作を処理
することができるが、周辺の回路によって擬似的に最初
のアクセス動作を継続しているように振舞う仕組みを持
っている。

【００７５】ここで、本発明の特徴部分である制御回路
２７０，２７２の具体的回路例について説明する。

【００７６】図３は図２の制御回路２７０，２７２の具
体的構成例を示す回路図であり、図４は図３の制御回路
の入力端と出力端の信号波形図である。図３および図４
に示すように、制御回路２７０，２７２は、外部または
ＷＳＭ２６０からのディセーブル信号ＣＥ＃（ロウレベ
ルでメモリがイネーブル）の立下りに同期して一定期間
ハイレベルの内部活性化信号を出力する。この内部活性
化信号がハイレベルになる一定期間（ディレイ期間；必
要最低限のアクセス期間）は、回路に含まれるトランジ
スタの遅延によって決定されるため、メモリに対するア
クセス動作が完了するのに十分な期間（アクセス動作毎
に必要最小限に制限されたアクセス期間）を確保できる
ように、そのトランジスタによる遅延を調整する必要が
ある。なお、外部からのディセーブル信号ＣＥ＃は、切
り替え回路２１０から制御回路２７０に伝えられ、ＷＳ
Ｍ２６０からのディセーブル信号ＣＥ＃は、ＷＳＭ２６
０から制御回路２７２に伝えられる。

【００７７】なお、図２の制御回路２７０，２７２とは
別の例を図５および図６を用いて説明する。ここでは、
アクセス期間設定方法は、アクセスが完了したときにア
クセス完了信号を生成し、このアクセス完了信号を受け
た時点で、アクセス許可信号により開始したアクセス期
間を終了する。この場合、アクセス完了信号生成手段は
メモリブロック２３０（第１および第２記憶手段のうち
少なくとも何れか）または切り替え回路２２０内に設け
られていてもよいし、メモリブロック２３０の活性化状
態を制御回路２７０，２７２モニタしてアクセス完了信
号を生成するようにしてもよい。

【００７８】図５は図３の制御回路とは別の具体的構成
例を示す回路図であり、図６は図５の制御回路の入力端
と出力端の信号波形図である。制御回路２７０，２７２
として図５に示す回路を使用した場合の制御回路を、以
下に、制御回路２７０Ａ，２７２Ａというが、図５およ
び図６に示すように、制御回路２７０Ａ，２７２Ａは、
外部またはＷＳＭ２６０からのアクセス許可信号として
のディセーブル信号ＣＥ＃（ロウレベルでメモリがイネ
ーブル）の立下りに同期して立ち上がり（ハイレベルに
なり）、ディセーブル信号ＣＥ＃の立下りに同期して立
ち下がった内部メモリのスタンバイ信号の立ち上がりに
同期して立ち下がる内部活性化信号を出力する。内部メ
モリは、内部イネーブル信号がハイレベルになるとアク
セスを開始すると同時に、スタンバイ信号を立ち下げ、
アクセスが完了するとスタンバイ信号を立ち上げる。な
お、外部からのディセーブル信号ＣＥ＃は、切り替え回
路２１０から制御回路２７０に伝えられ、ＷＳＭ２６０
からのディセーブル信号ＣＥ＃は、ＷＳＭ２６０から制
御回路２７２に伝えられる。また、内部メモリのスタン
バイ信号は、メモリブロック２３０から切り替え回路２
２０に伝わり、それが制御回路２７０Ａ，２７２Ａの何
れかに伝えられる。このスタンバイ信号をアクセス完了
信号として用いる。

【００７９】図３の上記制御回路２７０，２７２では、
ディレイによって確実にアクセスが完了するだけの期間
を確保する必要があるので、マージンを十分に確保しよ
うとすると、アクセスタイムに対して十分に余裕のある
期間（アクセス動作毎に必要最小限に制限されたアクセ
ス期間）を活性化必要があるが、図５の上記制御回路２
７０Ａ，２７２Ａでは、内部のメモリを活性化する期間
（アクセス動作毎に必要最小限に制限されたアクセス期
間）を更に縮小して最小限にすることができため、デー
タ転送の効率が更に向上する。なお、図５の回路に含ま
れるディレイ回路は、図３の回路とは異なり、回路後段
側のフリップフロップ（図５中の回路右端部分の２個の
ＮＯＲゲート回路）を反転させるだけの時間があれば十
分である。

【００８０】以下、本発明の半導体記憶装置２９０を更
に詳細に説明する。

【００８１】メモリブロック２３０からのデータの読み
出しを外部から実行するとき、制御バス２０１を介して
切り替え回路２１０にメモリブロック２３０からのデー
タの読み出しを指示する。

【００８２】切り替え回路２１０は、指示されたデータ
読み出し動作がメモリブロック２３０に対するものであ
れば、制御バス２１１を介して制御回路２７０に読み出
し動作を指示する。

【００８３】制御回路２７０は、制御バス２８２を介し
て切り替え回路２２０にある期間に限ってメモリブロッ
ク２３０からの読み出し動作を指示し、かつ、データラ
ッチ制御信号２８１をデータラッチ回路２７１に出力す
る。

【００８４】切り替え回路２２０は、制御回路２７０か
ら制御バス２８２を介した読み出しを指示されると、制
御バス２２１を介してメモリブロック２３０にデータの
読み出しを指示し、その読み出し結果をメモリブロック
２３０からデータバス２２２を介して受け取り、データ
バス２８３を介してデータラッチ回路２７１に、読み出
したデータを伝達する。

【００８５】データラッチ回路２７１は制御回路２７０
が生成するデータラッチ信号２８１により制御される
が、外部からの読み出しが実行されたときは読み出され
たデータをデータバス２１２を介して切り替え回路２１
０に伝達し、読み出しが開始されてからある期間が経過
すると、データバス２８３から伝達されたデータをラッ
チし、少なくとも外部からの読み出し動作が終了するま
ではラッチしたデータをデータバス２１２を介して切り
替え回路２１０に伝達する。切り替え回路２１０は受け
取ったデータをデータバス２０２を用いて外部に出力す
る。

【００８６】以上の一連の動作で、メモリブロック２３
０からのデータの読み出しが可能となる。この読み出し
動作で実際にメモリブロック２３０を活性化してデータ
読み出しをするのは、読み出しが始まってからある期間
（アクセス動作毎に必要最小限に制限されたアクセス期
間）だけであり、その期間が経過すると、メモリブロッ
ク２３０の読み出し動作を終了するので、制御バス２２
１やデータバス２２２は解放される。

【００８７】なお、メモリブロック２３０が非活性化し
た後は、データラッチ回路２７１により、読み出された
データがラッチされ、切り替え回路２１０は外部からの
読み出しが継続されている間は読み出しデータを受け取
り、外部に出力することにより、外部からの見かけ上
は、外部からデータ読み出しを指示している期間は常に
データ読み出しが実行されているのと同じ状態になって
いる。

【００８８】この動作により、外部からの一つの読み出
し制御が長期間にわたって指示されても、実際には、読
み出しが速いメモリブロック２３０を活性化させる期間
を縮小して制限することができるため、例えばデータ転
送動作によるＷＳＭ２６０からのアクセス動作と競合す
る確率を低減させることができる。

【００８９】ここで、読出し動作を含むメモリ動作とデ
ータ転送動作との通常の競合状態、またはメモリ動作同
士の通常の競合状態においても、競合確率を低減させる
ことができる本発明の効果について詳細に説明する。

【００９０】図７（ａ）および図７（ｂ）に示すように
ディセーブル信号ＣＥ＃（メモリ動作）と内部転送信号
（データ転送動作）が重複する場合または、図７（ｃ）
に示すように一方（外部操作およびＷＳＭの一方）によ
るメモリ動作の期間中に、他方によるメモリ動作が複数
回実行された場合、ディセーブル信号ＣＥ＃のロウレベ
ル期間（イネーブル信号ＣＥのハイレベル期間）内であ
っても、例えば、ディセーブル信号ＣＥ＃に対する内部
活性化信号と、内部転送信号（ディセーブル信号ＣＥ♯
と同様、アクセスを要求する期間にロウレベルになる）
に対する内部活性化信号とによりメモリブロック２３０
を時系列に連続して活性化させることができて、メモリ
ブロック２３０に対してアクセス動作を行うことができ
る。この場合、従来、ディセーブル信号ＣＥ＃および内
部転送信号が重複している期間では内部活性化信号を活
性化（ハイレベル）にすることができなかったが、上記
のようにディセーブル信号ＣＥ＃および内部転送信号が
重複していても、内部活性化信号を活性化（ハイレベ
ル）にすることができて、上記競合確率を低減させるこ
とができる。

【００９１】この場合、外部からのディセーブル信号Ｃ
Ｅ＃は、切り替え回路２１０から制御回路２７０に伝え
られ、ＷＳＭ２６０からのディセーブル信号ＣＥ＃は、
ＷＳＭ２６０から制御回路２７２に伝えられる。また、
内部転送信号は、ＷＳＭ２６０から制御回路２７２を介
して切り替え回路２２０に伝えられる。内部活性化信号
は、ディセーブル信号ＣＥ＃および内部転送信号の何れ
かによって立ち上がり、所定期間後に（またはメモリブ
ロック２３０からの図６のスタンバイ信号のエッジによ
り）立ち下がって、アクセス動作毎に必要最小限のアク
セス期間に制限するようになっている。以下、図７
（ａ）〜図７（ｃ）のそれぞれの場合について具体的に
説明する。

【００９２】図７（ａ）に示すように、ディセーブル信
号ＣＥ＃が内部転送信号よりも先行しつつ重複している
場合、ディセーブル信号ＣＥ＃（メモリ動作）の立下り
に同期して内部活性化信号が所定期間立ち上がり、内部
転送信号（データ転送動作）の立下りに同期して内部活
性化信号が所定期間立ち上がる。ディセーブル信号ＣＥ
＃と内部転送信号のずれた期間Ｔ１が内部活性化信号の
所定活性化期間Ｔ２よりも長い場合に、ディセーブル信
号ＣＥ＃に対する内部活性化信号と、内部転送信号に対
する内部活性化信号とによりメモリブロック２３０を時
系列に連続して活性化させることができる。この場合、
内部活性化信号のハイレベル期間Ｔ２がディセーブル信
号ＣＥ＃および内部転送信号のロウレベル期間の例えば
１／５程度であると仮定すれば、本発明を用いることに
よって、ディセーブル信号ＣＥ＃および内部転送信号の
ロウレベル期間の残りの４／５の期間内に他のディセー
ブル信号ＣＥ＃または内部転送信号が重複して競合した
としても、メモリ動作やデータ転送動作が成功すること
になるから、約８０パーセント程度の成功率であると大
雑把に試算することができる。

【００９３】図７（ｂ）に示すように、内部転送信号が
ディセーブル信号ＣＥ＃よりも先行しつつ重複している
場合、内部転送信号の立下りに同期して内部活性化信号
が所定期間立ち上がり、ディセーブル信号ＣＥ＃の立下
りに同期して内部活性化信号が所定期間立ち上がる。こ
の場合にも、内部転送信号とディセーブル信号ＣＥ＃の
ずれた期間が内部活性化信号の所定活性化期間よりも長
い場合に、ディセーブル信号ＣＥ＃に対する内部活性化
信号と、内部転送信号に対する内部活性化信号とがメモ
リブロック２３０を時系列に連続して活性化させること
ができる。

【００９４】図７（ｃ）に示すように、一方（この例で
は、外部からのディセーブル信号ＣＥ♯）によるメモリ
動作の期間中に、他方（この例では、ＷＳＭからの内部
転送信号）によるメモリ動作が複数回実行される場合、
ディセーブル信号ＣＥ＃の立下りに同期して第１内部活
性化信号が所定期間立ち上がり、その後の２回の内部転
送信号の立下りに同期して第２および第３の内部活性化
信号が所定期間順次立ち上がる。この場合、ディセーブ
ル信号ＣＥ＃による操作が行われている期間の内部転送
信号の動作は、転送動作よりも外部からのアクセスを優
先させる仕様であれば、従来技術では何回要求されても
実施できないが、本実施形態では、メモリブロック２３
０を時系列に連続して活性化させることができる。

【００９５】次に、メモリブロック２３０へのデータの
書き込みを外部から実行するとき、制御バス２０１を介
して切り替え回路２１０にメモリブロック２３０への書
き込みを指示し、書き込みデータをデータバス２０２を
介して切り替え回路２１０に入力する。

【００９６】切り替え回路２１０は、指示された書き込
み動作がメモリブロック２３０に対するものであれば、
制御バス２１１を介して制御回路２７０に書き込み動作
を指示し、書き込みデータをデータバス２１２を介して
データラッチ回路２７１へ伝達する。

【００９７】制御回路２７０は切り替え回路２２０に対
して書き込み動作を制御バス２８２を介して指示し、デ
ータラッチ制御信号２８１をデータラッチ回路２７１に
出力して、データバス２１２からデータラッチ回路２７
１に入力されたデータをデータバス２８３によって切り
替え回路２２０に伝達するよう指示する。

【００９８】切り替え回路２２０は、制御バス２８２を
介して制御回路２７０から書き込み動作が指示される
と、制御バス２２１とデータバス２２２を使用してメモ
リブロック２３０に含まれるアクセス対象となるメモリ
素子ヘの書き込みを実行する。以上の一連の動作で、外
部からメモリブロック２３０に対する書き込み動作が可
能となる。

【００９９】この書き込み動作は、実際に、メモリブロ
ック２３０を活性化してデータの書き込みをするのは、
書き込みが始まってからある期間（アクセス動作毎に必
要最小限に制限されたアクセス期間）だけであり、その
期間が経過するとメモリブロック２３０の書き込み動作
を終了するので、その後は、制御バス２１１やデータバ
ス２１２は解放される。

【０１００】したがって、内部的な書き込みの終了後
は、外部からの次のデータの書き込みやメモリ２５０か
ら読み出した転送データなどの書き込みなどを開始する
ことができ、メモリ２５０からの読出し動作およびＷＳ
Ｍ２６０を使用しない書き込み動作が可能となる。

【０１０１】なお、データの書き込み動作は、データバ
ス２１２とデータバス２８３を、データの読み出し時と
共通化した場合の動作であり、外部からの書き込み時
は、書き込みデータをデータラッチ回路２７１を経由せ
ずに切り替え回路２１０から直接切り替え回路２２０に
伝達する、より簡略な構成も可能である。

【０１０２】次に、データ転送動作時のメモリブロック
２３０へのアクセス動作について説明する。

【０１０３】データ転送動作が必要になるのは、主に書
き込みの速いメモリ（メモリブロック２３０）から書き
込みの遅いメモリ（メモリブロック２５０）にデータを
転送するときで、本実施形態２では、メモリブロック２
３０からメモリブロック２５０へのデータ転送であるか
ら、まず、その動作について説明する。

【０１０４】ＷＳＭ２６０は、制御バス２１５とデータ
バス２１６を用いてメモリブロック２３０からメモリブ
ロック２５０へのデータ転送動作を指示すると、制御バ
ス２６１を用いてメモリブロック２３０の転送されるデ
ータの読み出しを制御回路２７２に指示する。

【０１０５】制御回路２７２は、制御バス２８５を介し
て切り替え回路２２０にメモリブロック２３０からのデ
ータの読み出し動作を指示し、ラッチ制御信号２８４を
データラッチ回路２７３に出力して、データバス２８６
を介して切り替え回路２２０からデータラッチ回路２７
３に出力されたデータを、データバス２６２を介してＷ
ＳＭ２６０に伝達するように指示する。

【０１０６】切り替え回路２２０は、制御バス２８５を
介して読み出し動作が指示されると、制御バス２２１を
介してメモリブロック２３０のアクセス対象となるメモ
リ素子のデータを読み出してデータバス２２２を介して
受け取り、データバス２８６を介してデータラッチ回路
２７３に伝達する。

【０１０７】データラッチ回路２７３は、ラッチ制御信
号２８４によりデータバス２８６から伝達されたデータ
を一旦ラッチしてからデータバス２６２を介してＷＳＭ
２６０に伝達する。

【０１０８】ＷＳＭ２６０は、データバス２６２を介し
て転送されてきたデータを受け取り、メモリ２５０に書
き込むが、この書き込み動作は従来と同様の方法で実現
できるので、ここでの説明は省略する。

【０１０９】制御回路２７２は、読み出しが指示されて
からある期間後に、データラッチ制御信号２８４を用い
て、ラッチ回路２７３に、データバス２８６を介して伝
達された読み出し結果をラッチし、このラッチしたデー
タを、制御バス２６１を介した読み出し制御が終了する
まで、データバス２６２を介してＷＳＭ２６０に出力さ
せる。

【０１１０】また、制御回路２７２は、指示された読み
出し制御が継続していても、ある期間が経過すれば、制
御バス２８５を介して切り替え回路２２０に指示してい
る読み出し動作を終了する。

【０１１１】以後のＷＳＭ２６０へのデータ出力はデー
タラッチ回路２７３がデータバス２６２を用いて行い、
データラッチ回路２７３がデータをラッチするタイミン
グは制御回路２７２が生成するラッチ制御信号２８４に
よって行う。

【０１１２】この制御回路２７２の動作により、ＷＳＭ
２６０からは読み出し動作が指示された期間継続されて
いるように扱え、かつ、ＷＳＭ２６０からのアクセス動
作に要求される期間が長いときでも、制御バス２２１と
データバス２２２をＷＳＭ２６０からの読み出し動作に
使用する期間（アクセス動作毎に必要最小限に制限され
たアクセス期間）がある程度以下に抑えられる。

【０１１３】これにより、ＷＳＭ２６０からのメモリブ
ロック２３０へのアクセス動作と、外部からのメモリブ
ロック２３０へのアクセス動作とが同時に発生しても、
擬似的に同時動作できる可能性が生じ、外部の状態に依
存しにくいデータ転送動作を実現することができるもの
である。

【０１１４】次に、上記したデータ転送方向とは逆方向
の場合について説明する。即ち、メモリブロック２５０
からメモリブロック２３０へのデータ転送動作について
説明する。外部からメモリブロック２３０にデータを書
き込む動作と比較して、使用する経路が異なるだけなの
で、ここではその詳細な説明は省略するが、メモリブロ
ック２３０への書き込みデータをデータラッチ回路２７
３にラッチすることで異なるメリットが生じる。

【０１１５】データの書き込み動作で実際に、メモリブ
ロック２３０を活性化させてデータを書き込みするの
は、書き込みが始まってからある期間だけであり、その
期間が経過すると、メモリブロック２３０の書き込み動
作を終了するので、その後は、制御バス２２１やデータ
バス２２２は解放される。

【０１１６】なお、書き込むデータはある所定期間が経
過すれば、データラッチ回路２７１によりラッチされる
ので、ＷＳＭ２６０がデータ転送動作のためにメモリブ
ロック２５０を活性化する期間も読み出しに必要な最小
限の期間にまで短縮でき、この読み出し後は、制御バス
２４１とデータバス２４２が解放されるため、外部から
のメモリブロック２５０へのアクセス動作が可能にな
る。

【０１１７】このように、書き込みデータをラッチする
ことで、メモリ２５０へのアクセス動作が効率的にな
る。

【０１１８】以上により、本実施形態２によれば、２種
類のメモリ領域（メモリブロック２３０，２５０）とそ
の間でデータを転送する転送機能を有する半導体記憶装
置２９０において、より汎用的な使用方法と、書き込み
の速いメモリブロック２３０に対するより効率的なアク
セス動作と、書き込みの遅いメモリブロック２５０に対
するより効率的なデータ格納を実現することができる。

【０１１９】なお、本実施形態２では、特に説明しなか
ったが、制御回路２７０および制御回路２７２が実際に
メモリブロック２３０へのアクセス動作を行う期間は、
そのアクセス動作に必要十分な時間を与えてやればよ
く、正確なタイミングを要求するものではない。ただ
し、必要以上にこの期間を長く取ることは、タイミング
的なマージンは確保できるものの、本発明によって得ら
れるメリットが減少するので、適正な範囲で定める必要
がある。

【０１２０】また、本実施形態２では、書き込みの速い
メモリブロック２３０に適用した例を説明したが、実際
にメモリブロック２３０をアクセス動作する期間を制限
する構成は、書き込みの遅いメモリブロック２５０にも
適用できる。 （実施形態３）図８は、本発明の実施形態３における半
導体記憶装置の要部構成例を示すブロック図である。な
お、図８には、本発明による半導体記憶装置のうち、こ
の発明の説明に必要な部分のみ図示している。図８に示
す半導体記憶装置３９０の構成は本発明による半導体記
憶装置の一例であり、本実施形態３の構成を限定するも
のでないことは上記実施形態１，２の場合と同様であ
る。また、半導体記憶装置３９０が持つ書き込みの速い
メモリブロック３３０，３３１は、上記実施形態１で説
明した半導体記憶装置１９０と同様に、メモリブロック
３３０，３３１の少なくとも２個の独立動作可能なメモ
リ領域から構成されている。また、半導体記憶装置３９
０が持つ書き込みの速いメモリは、上記実施形態２で説
明した半導体記憶装置２９０と同様に、書き込みの速い
メモリの制御時に実際にアクセス動作する期間を制限す
る構成となっている。

【０１２１】上記実施形態１と同様、データ転送動作で
メモリブロック３３０が使用されているとき、外部から
メモリブロック３３１へのアクセス動作は、データ転送
動作と独立して別に実行できるので、データ転送動作に
影響を与えない。また、仮に、データ転送動作でメモリ
ブロック３３０が使用されているときに、外部からもメ
モリブロック３３０が制御（メモリ動作）されると、上
記実施形態２と同様に、擬似的に同時に制御できる。こ
れらの構成により、外部からのアクセス動作（メモリ動
作）がデータ転送動作に影響を与えにくくなっている。

【０１２２】以上のように、本実施形態３によれば、２
種類のメモリ領域（メモリブロック３３０，３３１）と
その間でデータを転送するデータ転送機能を有する半導
体記憶装置３９０において、さらに汎用的な使用方法
と、書き込みの速いメモリブロック３３０，３３１に対
する更なる効率的なアクセス動作と、書き込みの遅いメ
モリブロック３５０に対するさらに効率的なデータ格納
とを実現することができる。

【０１２３】以上により、本発明によれば、記憶された
データを別のアドレスに転送するデータ転送動作と、デ
ータ転送動作に使用される記憶領域を半導体記憶装置外
部から制御指令するメモリ動作とを行う半導体記憶装置
において、データ転送動作と外部からのメモリ動作、さ
らにはメモリ動作同士を並行して行なう場合、これらが
競合（ディセーブル信号ＣＥ＃と内部転送信号の競合）
したとしても、その制御を効率的に行うことができる。

【０１２４】なお、本実施形態３では、特に説明しなか
ったが、上記実施形態１で説明したように、書き込みの
遅いメモリブロック３５０に対しても独立して動作が可
能な複数の領域で構成する方法を適用することが可能で
あるし、上記実施形態２で説明したように、書き込みの
遅いメモリブロック３５０に対しても実際にメモリブロ
ック３５０を制御する期間を制限する構成を適用するこ
とが可能である。何れのメモリブロックにどれだけの本
発明による構成を採用するかは、性能と回路規模のトレ
ードオフとなり、デバイスの仕様や使用状況などに合わ
せて検討するべき問題である。

【０１２５】また、本実施形態１〜３では、特に説明し
なかったが、より高速な動作のために、図１，２，８の
半導体記憶装置を一つの半導体チップ上に集積する。

【０１２６】さらに、本実施形態１〜３では、半導体記
憶装置について説明したが、本発明の半導体記憶装置を
携帯電話装置やコンピュータなどのような情報機器に容
易に組み込むことができて、本発明の効果を奏すること
ができる。例えば、図９に示すように、情報機器１００
が、ＲＡＭ（ＳＲＡＭやＤＲＡＭなど）やＲＯＭ（フラ
ッシュメモリなど）などの情報記憶手段と、制御入力手
段と、初期画面や情報処理結果などを表示する液晶表示
装置などの表示手段と、制御入力手段からの制御指令を
受けて、所定の情報処理プログラムやそのデータに基づ
いて、情報記憶手段に対して情報の読出／書込処理（メ
モリ動作）やデータ転送動作などを行いつつ各種情報処
理するＣＰＵ（中央処理演算装置）とを有する場合に、
本発明の半導体記憶装置を情報記憶手段（ＲＡＭやＲＯ
Ｍ）に容易に用いることができる。

【０１２７】ここで、本発明の半導体記憶装置を例えば
携帯電話装置に使用した場合の作用効果について説明す
る。この説明では、フラッシュメモリとＳＲＡＭを搭載
した携帯電話装置に関して、近年採用されていケースが
多いフラッシュメモリとＳＲＡＭを同一パッケージに封
止したスタックドパッージメモリや、特願２０００−１
７６１８２号（明細書内に引用）の発明によってＳＲＡ
Ｍとフラッシュメモリを有するメモリを使用する場合の
システムを基準に、メモリアクセスの効率が向上するこ
とを定性的に説明する。

【０１２８】特願２０００−１７６１８２号では、例え
ばＳＲＡＭからフラッシュメモリヘのデータ転送機能を
用意することにより、データ転送を実行中にもＳＲＡＭ
の操作が可能である。

【０１２９】本発明は、特願２０００−１７６１８２号
の発明によるメモリを実際のシステムに使用するにあた
り、さらに利便性を増すものである。

【０１３０】近年、携帯電話装置では、メール機能やＷ
ｅｂ閲覧、Ｊａｖａ（米国のSun Microsystems社の登録
商標）の実行などの高度な機能が搭載されている。

【０１３１】これらのプリケーションでは、例えばメー
ルの保存やＷｅｂ閲覧時のキャッシング、Ｊａｖａのダ
ウンロードなどで、一時的にＳＲＡＭに蓄えられた保存
データをフラッシュメモリにデータ転送する状況が頻繁
に発生する。

【０１３２】従来のスタックドパッケージメモリであれ
ば、このようにＳＲＡＭに蓄えられたデータをフラッシ
ュメモリへ保存するとき、ＣＰＵがＳＲＡＭに格納され
たデータ内容を読み出して、読み出したデータをフラッ
シュメモリへ書き込むという動作を、全てのデータの保
存が完了するまで繰り返していた。

【０１３３】フラッシュメモリが書き込みを実行してい
る間はＳＲＡＭのアクセスが可能であるが、書込み動作
が終わったとき、データの保存を進行させるためには再
びＳＲＡＭから保存内容を読み出してフラッシュメモリ
ヘ書き込むという動作を、データの全てを書き込むまで
繰り返す必要があり、したがって、データ保存と他のア
プリケーションの実行を同時進行するためには、高度な
タスク管理が必要で、かつパフォーマンスの低下を伴う
ものであった。

【０１３４】特願２０００−１７６１８２号の発明を使
用したＳＲＡＭからフラッシュメモリヘのバックグラウ
ンド転送が可能なメモリを使用すれば、ＳＲＡＭの読出
しとフラッシュメモリヘの書込を一つ一つ実行する必要
がなく、転送コマンドをメモリに対して入力すれば、そ
の後は、転送実行中であってもＳＲＡＭのアクセスが可
能であり、なおかつ、ＳＲＡＭからフラッシュメモリヘ
のデータ転送は進行する。

【０１３５】例えば、ＳＲＡＭに一時的にダウンロード
したＪａｖａアプリケーションをフラッシュメモリに保
存すると同時に、そのＪａｖａアプリケーションを実行
するという状況が考えられる。

【０１３６】Ｊａｖａアプリケーションの実行にはワー
クＲＡＭ領域が必要であるが、これにもＪａｖａアプリ
ケーションが格納されたＳＲＡＭと同じデバイスが使用
される可能性があり、頻繁にアクセスされることにな
る。

【０１３７】データ転送動作により、ＳＲＡＭに格納さ
れたＪａｖａアプリケーションは、フラッシュメモリへ
データ転送されるが、同時にそのＪａｖａアプリケーシ
ョンを実行のためにＳＲＡＭから読み出す必要が生じ、
また、Ｊａｖａアプリケーションの実行の必要に応じて
ワークＲＡＭのアクセスが要求される。

【０１３８】特願２０００−１７６１８２号の発明によ
るメモリでは、このような同時動作が可能であるが、実
行のためにＳＲＡＭを読み出す動作がデータ転送動作に
影響を与える可能性がある。

【０１３９】即ち、外部からのＳＲＡＭの操作が優先的
に処理されることによって、データ転送動作によるＳＲ
ＡＭの内部的な読み出しが妨害されることがある。

【０１４０】本発明では、内部のデータ転送動作による
ＳＲＡＭの読み出しと、外部からのＳＲＡＭのメモリ動
作が重複したときも、それによってデータ転送動作の所
要時間が増大する確率を低減することが可能である。

【０１４１】即ち、フラッシュメモリヘのデータ保存に
よるＳＲＡＭの読み出しと、他のアプリケーションによ
るメモリ外部からのＳＲＡＭの操作（メモリ動作）の衝
突（競合）する頻度が低減すれば、このアプリケーショ
ンの実行によってデータ転送動作の所要時間が増加する
ことを抑制することが可能である。

【０１４２】以上のＪａｖａアプリケーションの例で
は、Ｊａｖａアプリケーションの保存と、Ｊａｖａアプ
リケーション実行のための読み出しやワークＲＡＭの操
作は重複する可能性があり、それによってデータ転送動
作の所要時間が増大する可能性があるが、本発明により
その頻度は減少し、Ｊａｖａアプリケーションの実行が
Ｊａｖａアプリケーションの保存動作に与えるパフーマ
ンス低下を緩和する。

【０１４３】この特長により、本発明を使用したメモリ
では、従来のスタックドパッケージメモリや特願２００
０−１７６１８２号で示されるメモリと比較して、フラ
ッシュメモリへのデータ保存を伴うアプリーションを複
数実行したり、フラッシュメモリへのデータ保存中に別
のアプリーションを実行することが比較的容易になる。

【発明の効果】以上により、本発明によれば、各小記憶
領域を独立してアクセス動作が可能なメモリ制御手段を
設ける場合と、記憶手段のメモリアレイを活性化する必
要最小限のアクセス期間に限定するメモリ制御手段を設
ける場合との少なくとも何れかを適用すれば、外部から
のメモリ動作とデータ転送動作、外部からの各メモリ動
作同士が競合する確率を低下させることができる。よっ
て、例えば、外部からのメモリ動作を優先的に処理しつ
つデータ転送動作の速度低下を抑制するかまたは、デー
タ転送動作を優先的に処理しつつ外部からのメモリ動作
が妨害される確率を低減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１における半導体記憶装置の
要部構成例を示すブロック図である。

【図２】本発明の実施形態２における半導体記憶装置の
要部構成例を示すブロック図である。

【図３】図２の制御回路の具体的構成例を示す回路図で
ある。

【図４】図３の制御回路の入力端と出力端の信号波形図
である。

【図５】図３の制御回路とは別の具体的構成例を示す回
路図である。

【図６】図５の制御回路の入力端と出力端の信号波形図
である。

【図７】（ａ）および（ｂ）はディセーブル信号ＣＥ＃
と内部転送信号が重複する場合の内部活性化信号の状態
を示すタイミングチャート図、（ｃ）は、一方によるメ
モリ動作の期間中に、他方によるメモリ動作が複数回実
行された場合の内部活性化信号の状態を示すタイミング
チャート図である。

【図８】本発明の実施形態３における半導体記憶装置の
要部構成例を示すブロック図である。

【図９】本発明の半導体記憶装置を情報機器に適用させ
た場合の情報機器の基本構成を示すブロック図である。

【図１０】従来の半導体記憶装置の要部構成例を示すブ
ロック図である。

【符号の説明】

１００ 情報機器 １０１，２０１，３０１ 制御バス １０２，２０２，３０２ データ入出力バス １１０，２１０，３１０ 切り替え回路 １１１，２１１，３１１ 制御バス １１２，２１２，３１２ データ入出力バス １１３，２１３，３１３ 制御バス １１４，２１４，３１４ データ入出力バス １１５，２１５，３１５ 制御バス １１６，２１６，３１６ データ入出力バス １２０，２２０，３２０ 切り替え回路 １２１，１２３，２２１，３２１，３２３ 制御バス １２２，１２４，２２２，３２２，３２４ データ入
出力バス １３０，１３１，２３０，３３０，３３１ メモリブ
ロック １４０，２４０，３４０ 切り替え回路 １４１，２４１，３４１ 制御バス １４２，２４２，３４２ データ入出力バス １５０，２５０，３５０ メモリブロック １６０，２６０，３６０ ＷＳＭ １６１，１６３，２６１，２６３，３６１，３６３
制卸バス １６２，１６４，２６２，２６４，３６２，３６４
データ入出力バス ２７０，２７０Ａ，２７２，２７２Ａ，３７０，３７２
制御回路 ２７１，２７３，３７１，３７３ ラッチ回路 ２８１，２８４，３８１，３８４ 制御バス ２８２，２８５，３８２，３８５ 制御バス ２８３，２８６，３８３，３８６ データ入出カバス １９０，２９０，３９０ 半導体記憶装置

Claims (12)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数のメモリ素子で構成された
   第１および第２記憶手段と、外部からの制御指令に基づ
   いて、該第１および第２記憶手段間でデータ転送動作を
   可能とすると共に、該第１および第２記憶手段の少なく
   とも何れかに対してメモリ動作を可能とするメモリ制御
   手段とを有する半導体記憶装置において、該第１および
   第２記憶手段のうち少なくとも何れかの記憶手段を複数
   の小記憶領域で構成し、該メモリ制御手段は、該小記憶
   領域毎に独立して同時にアクセス動作を実行可能とする
   半導体記憶装置。
2. 【請求項２】 前記メモリ制御手段は、前記複数の小記
   憶領域のうち、一つの小記憶領域をデータ転送に使用す
   るときは他の一つの小記憶領域をメモリ動作に使用する
   かまたは／および、一つの小記憶領域をメモリ動作に使
   用するときは他の一つの小記憶領域もメモリ動作に別個
   に使用することにより、データ転送動作とメモリ動作ま
   たは／および、各メモリ動作同士を同時に実行可能とす
   る請求項１記載の半導体記憶装置。
3. 【請求項３】 異なる種類のメモリ素子で構成された前
   記第１および第２記憶手段のうち書き込み動作の速い記
   憶手段を複数の小記憶領域で構成した請求項１または２
   記載の半導体記憶装置。
4. 【請求項４】 前記メモリ制御手段は、前記第１および
   第２記憶手段のうち少なくとも何れかの記憶手段に対す
   るアクセス動作毎に必要最小限のアクセス期間に制限す
   るアクセス動作手段と、該アクセス動作手段で制限され
   たアクセス期間内に所定のメモリデータを記憶する第３
   記憶手段とを有する請求項１〜３の何れかに記載の半導
   体記憶装置。
5. 【請求項５】 それぞれ複数のメモリ素子で構成された
   第１および第２記憶手段と、外部からの制御指令に基づ
   いて、該第１および第２記憶手段間でデータ転送を可能
   とすると共に、該第１および第２記憶手段の少なくとも
   何れかに対してメモリ動作を可能とするメモリ制御手段
   とを有する半導体記憶装置において、該メモリ制御手段
   は、前記第１および第２記憶手段のうち少なくとも何れ
   かの記憶手段に対するアクセス動作毎に必要最小限のア
   クセス期間に制限するアクセス動作手段を有する半導体
   記憶装置。
6. 【請求項６】 アクセスが完了したときにアクセス完了
   信号を生成するアクセス完了信号生成手段が設けられ、
   前記アクセス動作手段は、該アクセス完了信号を受けて
   アクセス許可信号により開始した前記アクセス期間を終
   了する請求項４または５記載の請求項半導体記憶装置。
7. 【請求項７】 前記アクセス動作手段で制限されたアク
   セス期間内に所定のメモリデータを記憶する第３記憶手
   段を有し、前記メモリ制御手段は、前記第１および第２
   記憶手段のうち少なくとも何れかからデータを読み出す
   ときに、前記アクセス動作手段で制限されたアクセス期
   間内に、データの読み出し動作を実行し、その読み出し
   たデータを前記第３記憶手段に記憶させる請求項４〜６
   の何れかに記載の請求項半導体記憶装置。
8. 【請求項８】 前記メモリ制御手段は、異なる種類のメ
   モリ素子で構成された前記第１および第２記憶手段のう
   ち書き込み動作の速い記憶手段からデータを読み出すよ
   うにした請求項７記載の請求項半導体記憶装置。
9. 【請求項９】 前記メモリ制御手段は、前記アクセス動
   作手段で制限されたアクセス期間内に、前記第１および
   第２記憶手段のうち少なくとも何れかにデータを書き込
   むようにした請求項４〜８の何れかに記載の半導体記憶
   装置。
10. 【請求項１０】 一つの半導体チップ上に集積した請求
    項１〜９の何れかに記載の半導体記憶装置。
11. 【請求項１１】 請求項１〜１０の何れかに記載の半導
    体記憶装置を用いてデータ転送動作およびメモリ動作の
    少なくとも何れかまたは、少なくとも二つのメモリ動作
    をアクセス期間内に行う情報機器。
12. 【請求項１２】 アクセスが完了したときにアクセス完
    了信号を生成し、該アクセス完了信号を受けた時点で、
    アクセス許可信号により開始したアクセス期間を終了す
    る半導体記憶装置のアクセス期間設定方法。