JPH0793501A - マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデータ担体の外部との間のオペレーションの実行方法 - Google Patents

マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデータ担体の外部との間のオペレーションの実行方法

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JPH0793501A
JPH0793501A JP6159035A JP15903594A JPH0793501A JP H0793501 A JPH0793501 A JP H0793501A JP 6159035 A JP6159035 A JP 6159035A JP 15903594 A JP15903594 A JP 15903594A JP H0793501 A JPH0793501 A JP H0793501A
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Abstract

(57)【要約】 【目的】 プログラム可能であり、多数の機能を遂行す
ることの可能なデータを記憶し処理するためのデータ担
体と外部との間のオペレーションの実行方法を提供す
る。 【構成】 対象が銀行業務であるとしたときには、キー
Ｎｏ．１で銀行が識別され、そして、キーＮＯ．２で顧
客が識別される。このとき、定義メモリには、データ担
体の貸借用途を指定するコードを記憶するための領域が
含まれることになる。２ビットのＬＯＣＫ領域について
は、ＬＯＣＫ＝11であるときにはキーＮｏ．１が存在す
るときにのみ、メモリのあらゆる部分への書き込みアク
セスが許される。ＬＯＣＫ≠11であるときには、物理的
メモリの部分０および部分２の内容が有効化される。キ
ーＮｏ．２が存在しないときには、部分０へのアクセス
および部分２への書込みが禁止される。

Description

【発明の詳細な説明】
【０００１】この発明は、操作が容易でしかも持運びが
容易である秘密データまたは秘密を要しないデータのた
めの新規なデータ担体に関する。
【０００２】磁気カードの形態にあるとか、あるいはま
た集積回路を内蔵したカードの形態であるとか、既に多
数のデータ担体の実例が知られている。
【０００３】この種のデータ担体は精巧なものである
が、その主たる欠陥は担体が意図されている用途によっ
て決定される単一の機能を遂行する決まった構成の特殊
な電子回路を使用しなければならないという点にある。
【０００４】この発明の第１の目的は、電子的構成がプ
ログラム可能であり、しかも特殊な電子的構成を用いず
多数の機能を遂行することができるデータを記憶し処理
するためのデータ担体と外部との間の読み出し、書き込
み等のオペレーションを実行する方法を提供することに
ある。
【０００５】この発明によると、マイクロプロセッサお
よび少なくとも一つのプログラム可能な読み出し専用メ
モリを備えるデータ担体の外部との間のオペレーション
の実行方法であって、 −外部より送られた演算コード“ＣＯＤＯＰ”をデータ
担体で受け取るステップと、 −該演算コードに関連の命令が保護されているか、また
は単に許可されているものかどうかを認識するために、
マイクロプロセッサの処理と前記プログラム可能な読み
出し専用メモリの領域に格納されている情報とによりワ
ード“ＣＯＤＯＰ”を試験するステップと、 −試験の結果に従い命令を実行するステップとを含むオ
ペレーションの実行方法が提供される。
【０００６】この発明によると、外部からデータ担体に
命令を送る際、特別なコードワード“ＣＯＤＯＰ”が共
に送られ、データ担体は、該コードワードに従って、命
令が保護されているものか、あるいは単に許可されてい
るものかを判断する。
【０００７】したがって、この発明によると、データ担
体の使用における融通性が改善され、多数の機能を遂行
できる。
【０００８】この発明は、特に、変動する勘定データの
記憶や処理、秘密または制限された情報に対するアクセ
スの制御、処理の内部的分類またはいろいろな処理が可
能なようにした秘密にされるファイルまたは秘密にされ
ないファイルの作成に用いることができる。
【０００９】この発明の特徴や利点は、添付図面を参照
しての以下の詳細な説明から一層明瞭になろう。
【００１０】図１は、この発明に係るデータ担体で使用
する電子回路の第１の概略図を示す。マイクロプロセッ
サ１は、アース９と端子７との間において外部電源から
調整電圧を受ける。
【００１１】ＰＲＯＭ型の電気的にプログラム可能な読
出し専用メモリ２は、アース９と端子８との間において
給電接続されている。
【００１２】この構成によれば、端子７が一定の電位に
あって、マイクロプロセッサ１に給電している間に書込
み電圧を端子８に印加することができる。メモリ２は、
4096ビットないし8192ビットの容量とすることができ、
そしてこの容量は意図する用途によって十分である。し
かしながら、この容量は、この発明を制限するものでは
ない。
【００１３】端子５は、データ担体の各種の内部要素を
外部要素と同期させる働きをする。これに印加される電
圧は、パルス電圧であって、その周波数は0.5 なしい５
メガヘルツのオーダーとすることができる。
【００１４】端子６は、入力データおよび出力データに
対する唯一のアクセス手段であり、マイクロプロセッサ
は、転送方向に依存してデータを直列化したり並列化し
たりすることにより、対話を司る。
【００１５】マイクロプロセッサ１は、アドレス母線３
およびデータ母線４を介してメモリ２を完全に制御す
る。
【００１６】読出し要求が端子６からマイクロプロセッ
サに達すると、チェック後にアクセスが許される。読出
し相においては、アドレスは母線３から供給されて、デ
ータは母線４に読出される。
【００１７】書込み要求が端子６からデータ担体に達す
ると、チェックの後にアクセスが許される。アドレスは
母線３から与えられ、データは母線４から書込まれる。
書込み指令は、端子８の書込み電圧と同時に、線路10を
介してメモリ２に伝送される。
【００１８】図２は、この発明に係るデータ担体で使用
する電子回路の第２の概略図を示す。
【００１９】マイクロプロセッサ１は、電気的にプログ
ラム可能な不揮発性メモリ２を内蔵している。このメモ
リ２は、２個の領域20および21に分けられている。
【００２０】領域20は、マイクロプロセッサのための動
作プログラム(operating programme) を記憶している。
領域21は、データを記憶するために用いられる。
【００２１】この例においては、先の例と同様に電源電
圧がマイクロプロセッサに供給され、クロック電圧５も
供給される。
【００２２】先に述べた母線３および４は、この例では
内部母線にされており、図２には示されていない。
【００２３】図３は、この発明に係るデータ担体の具体
構造を示す横断面図である。ポリ塩化ビニルからなるシ
ートＣ２に形成された開口内には、これもポリ塩化ビニ
ルからなる別異の２枚のシート材Ｃ１，Ｃ３が嵌着され
ており、これらのシート材Ｃ１およびＣ３は上記開口の
全領域を占め、そして該開口の周辺に形成された段部に
取り付けられている。
【００２４】段部によって形成された突出部と２枚のシ
ート材Ｃ１とＣ３との間に画定された空間内には、エポ
キシ樹脂層Ｃ４が配置されており、このエポキシ樹脂層
Ｃ４には２個の半導体モジュールのための２個の開口が
形成されている。これらの半導体モジュール中で、一方
のモジュールはマイクロプロセッサ・モジュールＣ７で
あり、他方のモジュールは電気的にプログラム可能な不
揮発性メモリＣ８である。
【００２５】エポキシ樹脂には導電性のワイヤＣ９，Ｃ
10およびＣ11が施されており、これらは導体Ｌ１ないし
Ｌ４によって上記２個の半導体モジュールに接続されて
いる。導体Ｌ１ないしＬ４の一端部はポリ塩化ビニルシ
ート材Ｃ１によって保持されており、また、導体Ｌ１な
いしＬ４が出ている面と反対側のモジュールの面はポリ
塩化ビニルシート材Ｃ３に圧接されている。データ担体
と外部演算装置との間の接続の一具体例は、他に提案さ
れている。
【００２６】図４Ａは、この発明に係るデータ担体のデ
ータ内容の組織図である。データ担体をあらゆる種類の
使用に適合させるようにするために、電気的にプログラ
ム可能な不揮発性メモリには２種類の組織が設けられて
いる。
【００２７】第１の組織は、メモリの物理的組織を表わ
すものであって、これはマイクロプロセッサだけにしか
知らされないものである。
【００２８】第２の組織は、メモリの論理的組織を表わ
すものであって、これはデータ担体が用いられるときの
使用条件を満たすものである。
【００２９】マイクロプロセッサは、これら２種類の組
織を相関させる役目を有している。
【００３０】通常の動作においては、物理的メモリは３
個の部分からなっている。
【００３１】部分０は、アドレスＡＤＯで始まり、アド
レスＡＤＴ−１で終るものである。この部分０はメモリ
の秘密部分を表わすものであって、外部からの読出しお
よび書込みは禁止され、内部的な読出しおよび書込みだ
けが緩されるものである。
【００３２】部分１は、アドレスＡＤＴで始まり、アド
レスＡＤＬ−１で終るものである。この部分１はマイク
ロプロセッサのための作業メモリとしての働きをするも
のであって、あらゆる内部的なまたは外部からの読出し
および書込み動作が許されるものである。
【００３３】部分２は、アドレスＡＤＬで始まり、アド
レスＡＤＦで終わるものである。メモリのこの部分２に
おいては、外部からのおよび内部的な書込みは禁止され
るが、内部的なまたは外部からの読出しは許されるもの
である。
【００３４】論理的メモリは、開設メモリと利用メモリ
に分けられる。
【００３５】データ担体は、それが発行された時点にお
いて、該担体の識別を可能にする情報を記憶していなけ
ればならない。この情報は、開設メモリに記憶されてい
る。この開設メモリはアドレスＡＤＦで始まるものであ
り、データ担体の製造者およびその連番号の識別を可能
にする複数の領域と、開設メモリの内容を有効化した
り、該開設メモリの書込みを許容したりする領域ＬＯＣ
ＫＦとに分けられている。領域ＬＯＣＫＦは、例えば２
ビット・サイズのものにすることができ、次のコードを
用いることができる。ＬＯＣＫＦ＝11であるときには開
設領域における読取りおよび書込みが可能であり、これ
に対して、ＬＯＣＫ≠11であるときには開設領域の内容
が有効化されて書込み動作が禁止されている。
【００３６】利用メモリはデータ担体の使用者によって
用いられるものである。ただし、どのような使用がなさ
れるにしても、このメモリ自体は、２個の部分に分けら
れており、その中の一方の部分は定義メモリと称され、
他方の部分は適用メモリと称される。これらの領域の大
きさは、意図される使用によって左右されるものである
ことは、言うまでもない。定義メモリはアドレスＡＤＯ
で始まるものであり、次の領域を含んでいる。
【００３７】すなわち、定義メモリの外部からのアクセ
スを禁止してその内容を有効化する多ビット領域ＬＯＣ
Ｋ；データ担体の性質によって定まる長さを有しデータ
担体の動作を許容するのに必要なパラメータを記憶して
いる領域ＰＡＲＡＭ；および、勘定記録手段、食事チケ
ット、電子的封止手段、ホテルやファイルシステムへの
容認キーなどとして用いることができるデータ担体の機
能を定義する領域ＴＹＰＥを含んでいる。
【００３８】適用メモリは、残余の領域から構成されて
いる。この適用メモリは共用メモリとして使用すること
ができるけれども、物理的メモリの種々な部分に対する
アクセスを規制する条件は守らねばならない。従ってこ
の発明のデータ担体が適用される用途が何であれ、秘密
データは常に部分０に位置しており、読出されるデータ
だけが部分２に位置している。そして、データ担体の通
常の動作において記憶されるべきデータは部分１に位置
することになる。適用メモリに記憶される論理データに
用いられるフォーマットは、任意のもので良いことは言
うまでもない。
【００３９】次に、論理メモリの内訳の一例について、
図４Ｂを参照しながら基本的な使用に関連して説明す
る。
【００４０】まず、データ担体へのアクセスのために
は、少なくとも２個のキーが必要があるものとする。対
象が銀行業務であるとしたときには、キーＮｏ．１で銀
行が識別され、そして、キーＮｏ．２で顧客が識別され
る。このとき、定義メモリには、データ担体の貸借用途
を指定するコードを記憶するための領域が含まれること
になる。領域ＰＡＲＡＭについての説明に入る。２ビッ
トのＬＯＣＫ領域については、ＬＯＣＫ＝11であるとき
にはキーＮｏ．１が存在するときにのみ、メモリのあら
ゆる部分への書き込みアクセスが許される。ＬＯＣＫ≠
11であるときには、物理的メモリの部分０および部分２
の内容が有効化される。キーＮｏ．２が存在しないとき
には、部分０へのアクセスおよび部分２への書込みが禁
止される。カードによるクレジットを与えるためにはキ
ーＮｏ．１が必要とされる。ＬＯＣＫ≠11であるときに
は、定義メモリの内容が有効化される。
【００４１】領域ＬＰは２ビットからなるものである。
【００４２】ＬＰ＝11であるときには、読出しが保護さ
れることはなく、部分１および２からの読出しがキーな
しで許される。
【００４３】ＬＰ≠11であるときには、読出しは保護さ
れることになり、部分１および２からの読出しのために
はキーが必要とされる。多くの銀行業務においては、こ
れが普通である。
【００４４】領域ＥＰは２ビットからなるものである。
【００４５】ＥＰ＝11であるときには、書込みは保護さ
れない。このときには、メモリは保護されていない記憶
手段として用いられることになる。このことは、例え
ば、データ担体がインプリント（imprint ）される以前
にはメモリがブランクにされている状態に対応する。
【００４６】ＥＰ≠11であるときには、物理的メモリの
部分１に書込みを行うためにはキーが必要とされる。
【００４７】適用メモリは、識別メモリおよび貸借メモ
リからなるものである。識別メモリ内のデータは、部分
０および２に分けられている。部分０においては、識別
メモリは、本質的に誤りメモリおよびアクセスメモリか
らなっている。誤りメモリは、データ担体が間違ったキ
ーで用いられる度毎に誤りビットを記憶する。誤りビッ
トは、ある所定のアドレスＡＤＥから出発して逐次大き
くなるアドレスに記憶される。溢れ領域ＤＥＢＥが書込
まれると、データ担体は無効にされる。
【００４８】アクセスメモリは、データ担体の読取りが
保護されている場合（ＬＰ≠11）のみ存在する。そして
これが銀行業務に用いる場合の大多数の例である。正し
いキーによる各読取り動作において、マイクロプロセッ
サはアクセスビットを逐次書込む。アクセスビットは、
ある所定のアドレＡＤＡから書込まれていく。領域ＤＥ
ＢＡＣに達するとデータ担体は無効にされ、読取りは行
われない。
【００４９】識別メモリは、更に次のような領域を含ん
でいる。すなわち、カードが満杯であって、書込みが不
可能であることを表示する「満杯」領域ＦＵＬＬ；銀行
のキーおよび顧客のキーに対するコードを記憶する「キ
ー」領域ＫＥＹ（例えば、銀行にはキーＮｏ．１が割り
当てられ、顧客にはキーＮｏ．２が割り当てられ
る。）；キーＮｏ．１の有効性を判定する領域ＶＡＬＣ
１（ＶＡＬＣ１≠11であれば、キーは有効）；およびキ
ーＮｏ．２の有効性の判定を行なう領域ＶＡＬＣ２（Ｖ
ＡＬＣ２≠11ならばキーは有効）を含んでいる。
【００５０】ＬＯＣＫ≠11であるときには、データ担体
の購買能力を、特にいかなる形式のクレジットでも、増
大させるような情報の書込みだけが、キーＮｏ．１で許
される。これに対して、キーＮｏ．２は、借方操作の有
効化（保護された読出しまたは書込み）のために、デー
タ担体の所有者によって使用される。
【００５１】物理的メモリの部分２の識別メモリは、ア
ドレスが減少する方向において定義メモリ、ＴＹＰＥ領
域のすぐ前からで始まる。この可変長の領域は、データ
の永久的な記憶を可能にする。この領域には、次の領域
が含まれている。すわなち、作業領域の開始アドレスを
有するポインタＡＤＴと読出し領域のアドレスを有する
ポインタＡＤＬを記憶するアドレス領域；銀行の識別表
示およびデータ担体の発行日を表わす領域ＲＩＢ；デー
タ担体の所有者の名称を表わす領域ＮＡＭＥ；ｎビット
の「合計」領域ＴＯＴＡＬ；および、上記合計領域と関
連してデータ担体の初期合計を既知にする単位領域Ｕ１
を含んでいる。
【００５２】例えば、単位領域が 500フランを表示して
いるものとすると、データ担体が記憶することができる
初期合計は（２n −１）× 500フランである。
【００５３】貸借メモリは、アドレスＡＤＴとＡＤＬと
の間で物理的メモリの部分１の作業領域内に位置してい
る。借方は、アドレスが大きくなる方向において、アド
レスＡＤＴから出発して記録される。
【００５４】貸方は、アドレスＡＤＬから出発して、ア
ドレスが減少する方向に記録される。このようにして借
方および貸方は互いに向い合って進み、次第にメモリを
満たしていく。
【００５５】図５は、図１および図２に示した概略図の
詳細回路図である。この図５において、入力データまた
は出力データは、デーータ担体の端子６に２進形態で現
われる。入力データは、ゲート25を通ってシフト・レジ
スタ24に記憶される。ゲート25は、該ゲート25を論理制
御装置16に接続する線路36からの信号によって制御され
る。出力データは、これも論理制御装置16への接続線路
36の信号によって制御されるゲート26を通ってデータ担
体から出力される。シフト・レジスタ24に記憶されたデ
ータは、次いで、算術論理演算装置23で行なわれる演算
のための第１の演算数として用いられる。なお、算術論
理演算装置23は、論理制御装置16により発生される制御
信号で線路37を介して制御されるものである。第２の演
算数は、アドレス・セレクタ22によってアドレス指定さ
れるレジスタ・バンク19のレジスタ段Ａ，Ｂ，Ｃ，Ｄの
中の１つに記憶されている。このアドレス・セレクタ22
は、線路29を介して論理制御装置16により制御されるも
のである。算術論理演算装置23によって行なわれた演算
の結果は、レジスタバンク19のレジスタ段Ａに、また
は、ゲート26を介してデータ担体の端子６に伝送され
る。また、レジスタ段Ａ，Ｂ，Ｃ，Ｄは、接続線路46に
よる論理制御装置16の制御の下に、線路41を介してデー
タおよびアドレス母線34から置数することもできる。そ
して、母線34は、二方向接続線路33によってシフト・レ
ジスタ24にも接続されており、このことから、シフト・
レジスタ24は並列入力／出力部で書込みおよび読出しを
することができる。マイクロ命令（microinstruction）
は、不揮発性の読出し専用メモリ（ＲＯＭ）型式の制御
メモリ20に格納されている。アドレス・セレクタ13はこ
れらのマイクロ命令のアドレス指定を行なって、レジス
タ14に読出しを行ない、そして接続線路48を介して論理
制御装置10に再伝送を行なう。
【００５６】メモリ21は、電気的にプログラム可能な不
揮発性メモリである。このメモリ21は、線路３を介して
母線34から置数されるアドレス・レジスタ11によってア
ドレス指定される。アドレス・レジスタ11は、メモリ21
内のデータ語を指定するものである。制御メモリ20を電
気的にプログラム可能な不揮発性メモリとしても良い。
【００５７】アドレス・レジスタ11は、論理制御装置16
とアドレス・レジスタ11との間の接続線路38を伝送され
る制御信号によって制御される。このアドレス・レジス
タ11に記憶されているアドレスは、論理制御装置16の制
御下でデータ担体の端子５に伝送されるクロック信号に
よって、自動的に増減することができる。メモリ21から
読出されたデータは、線路42を使用する論理制御装置16
の制御の下に、レジスタ12を通して母線34に伝送され
る。なお、図５に示されている要素の個々のものについ
ては当業者にとって周知のものであるから、これについ
ての詳細な説明は省略する。
【００５８】意図される用途に対して、図５に示されて
いる装置の機能は次のように要約することができる。
【００５９】所与のアドレスから出発して許された領域
におけるメモリ21の順次の読出しおよび書込みをする；
可能化キーを受入れて、適用メモリの秘密領域に書込ま
れているデータ担体の外部からアクセスすることができ
ない語と比較することによって、可能化キーをチェック
する；読出しおよび書込みの許可または禁止をする；メ
モリへの書込みの系統的な自己チェックをする；アクセ
スの誤りおよび（または）アクセスの成功を内部的に記
憶するように指令する；誤りの数が部分０に設定された
数になったときに、それ以前に可能であった機能を不能
にすること。
【００６０】図６および図７は、メモリ読出しモードに
おける動作を図解するものである。図６において、零リ
セット信号ＲＡＺで論理制御装置16が初期条件設定さ
れ、該論理制御装置はＩ／Ｏ線路を経てメッセージをレ
ジスタＴへ転送することを可能にするものである。
【００６１】読出し指令は、演算コードＣＯＤＯＰおよ
びアドレスビットＡＤに先行する信号ＳＹＮＣの形態に
ある。用いられるコードは、各用途に応じて決定しなけ
ればならないことは言うまでもない。
【００６２】ＣＯＤＯＰ指令およびアドレスは処理装置
によって受け入れられ、該処理装置は、語ＣＯＤＯＰお
よびビットＬＰを試験することによって、読出し動作が
含まれているか否か、そして読出し動作が保護されてい
るか、あるいは単に許可されているかどうかを判定す
る。図６において、メッセージＣＯＤＯＰ＋ＡＤはステ
ップ501 に受け入れられ、試験はステップ502 および50
4 で行なわれる。その動作が保護されていない読出し動
作であるときには、図５のレジスタ11には、ステップ51
0 において、Ｉ／Ｏ線路からＣＯＤＯＰの伝送に続くア
ドレス語が入力され、次いで、ステップ511 において、
読出しアドレスが実際に許可されたメモリ領域内にある
か否かについて検査が行なわれる。特に、制御メモリ20
に記録されているマイクロプログラムにより、受信した
アドレス語がアドレスＡＤＴよりも高位であるか否かが
チェックされる。その理由は、外部的な読み出しは、物
理的メモリの部分１および２においてだけ許されるもの
であるからである。
【００６３】アドレスがアドレスＡＤＴよりも高位であ
るときには、データがメモリ21から読出されてレジスタ
12に入力され、母線34を介して出力線路Ｉ／Ｏに伝送さ
れる。そして、アドレス・レジスタの内容は、ステップ
510 において、マイクロプログラムによりコードＣＯＤ
ＯＰの内容に依存して１単位だけ増減される。アドレス
ＡＤがアドレスＡＤＴ（部分０内のアドレス）よりも下
位であるときには、アドレス・レジスタ11は、その内容
が値ＡＤＴに達するまで１単位ずつ増分される。このよ
うにして、部分０を除くメモリ全体は、増大または減少
するアドレス方向において、データ担体に接続された装
置によって読出される。
【００６４】読出しが保護されているときには、「ＣＯ
ＤＯＰ」およびＬＰビットについて行なわれる試験は一
致しなければならない。このときには、ステップ505 で
キーを受入れることが必要である。２個のキーが必要と
されるときには、読取り動作が行なわれるときに用いな
ければならないキーの型がＣＯＤＯＰコードの内容によ
って特定される。Ｉ／Ｏ線路から受け入れられたキー
は、そこで識別メモリに記憶されている２個のキーの中
の１個と比較される。ここで一致が生じたときには、伝
送されたキーは正しいものとされ、このために、１個の
ビットがアクセスメモリに記録される（ステップ507
）。このビットの書込みに対するチェックが、後続の
ステップ508 で行なわれる。そして、このビットが書込
まれなかったときには、ステップ507 に戻ることが必要
である。その書込みが実際上行なわれたときには、直ち
に、データ担体が依然有効であるか否かを検査するため
に、ＤＥＢＡＣ、誤りおよび全領域に対する試験がステ
ップ509 で行なわれる。データ担体が有効でないときに
は、例えばコード「０００」が線路Ｉ／Ｏに沿って伝送
される。担体がマイクロプログラムによって容認された
ときには、アドレスＡＤがアドレス・レジスタ11に送ら
れて、ステップ510 ないし513 が実行される。
【００６５】Ｉ／Ｏ線路から受け入れられたキーがステ
ップ506 で正しくないと判定されたときには、誤りビッ
トが誤りメモリに記憶される（ステップ514 ）。また、
図示されてはいないけれども、前記ステップ514 と後続
のステップ515 との間に、誤りビットが書込まれたか否
かをチェックするためのステップを設けることもでき
る。なお、このようなチェックのためのステツプは、ス
テップ514 または515 に内在しているものと考えること
もできる。誤りビットが書込まれると、記録されている
誤りの数が誤りの許容数Ｎよりも大きいか否かに関して
ステップ515 で試験が行なわれる。この誤りの数がＮよ
りも小さいときには、メッセージ「ＦＦＦ」が線路Ｉ／
Ｏに沿って伝送され、他方大きい場合には、メッセージ
「０００」が線路Ｉ／Ｏを介して伝送されてデータ担体
は無効にされる。
【００６６】上に述べたデータ担体の読出し過程の説明
から明らかなように、用いられるアクセスキーが正しい
か正しくないかに関係なく、使用者はデータ担体の動作
における変更を知ることはできない。これに加えて、２
つの可能性（キーが正しいかまたはキーが正しくない）
のうちのいずれにおいても、誤りビットまたはアクセス
ビットをメモリに書込めば、その結果として、データ担
体は常に同じ大きさの電流を消費することになり、この
ことから、カードに流れる電流の強さをモニタしようと
試みる不法者は、用いているキーが正しいか正しくない
かに関係なく、常に一定の電流消費しか知ることができ
ない。
【００６７】図８および図９は、メモリの書込みモード
におけるデータ担体の動作を図解するものである。図８
のフローチャートにおいて、零リセット信号ＲＡＺで論
理制御装置16が初期条件設定され、Ｉ／Ｏ線路に存在す
るデータがレジス24に転送される。書込み指令は、書込
みが保護されているときには、データ・アドレス・ビッ
トＡＤおよびキーによって後続される演算コード「ＣＯ
ＤＯＰ」に先行する信号ＳＩＮＣの形態にある。次い
で、信号Ｖp が伝送されて、データ担体のメモリ21にデ
ータを書込むことが可能にされる。線路Ｉ／Ｏを介して
伝送されたデータが実際にデータ担体に記録されたこと
を使用者が確認できるようにするために、メモリに書込
まれたデータは再び読出されて、線路Ｉ／Ｏを介して使
用者に再伝送される。コード「ＣＯＤＯＰ」は各用例に
対して特定化されていることは言うまでもない。図９の
フローチャートにおいて、キーによって後続されること
もあり、後続されないこともあるアドレスＡＤおよび指
令ＣＯＤＯＰが、ステップ702 および703 で行なわれる
試験により、データ担体によって認識される。ステップ
704 では、データ担体の有効性に関する試験が、領域Ｄ
ＥＢＥ、ＤＥＢＡＣおよび「全」領域に対して行なわれ
る。データ担体が有効であるものと判定されると、ステ
ップ705 でデータが取込まれる。
【００６８】書込みが保護されているときには、キーを
用いることが必要であり、ステップ707 でキーに対する
試験が行われる。キーが誤っているときには、誤りビッ
トが誤りメモリに書込まれ（ステツプ708 ）、それに続
いて、誤り領域が溢れ状態にあるか否かについて、ステ
ップ709 で試験が行なわれる。溢れ状態にあるときに
は、データ担体は線路Ｉ／Ｏにコード「０００」を送っ
てカードが有効でないことを表示する（ステップ710
）。溢れ状態にないときには、データ担体は線路Ｉ／
ＯにコードＦＦＦを送り（ステップ711 ）、データが書
込まれなかったことを表示する。
【００６９】キーが正しい場合には、有効化ビットがス
テップ712 で記憶され、受信されたアドレスがステップ
713 でアドレス・レジスタ11に入力される。そこで受信
されたアドレスが物理的メモリの許容された限界内に在
るか否か、言換えるならば、アドレスＡＤＬとＡＤＴと
の間に在るか否かを確めるための検査がステツプ714で
行なわれる。上記限界内に無いときには、コードＦＦＦ
が線路Ｉ／Ｏに送られてデータがメモリに記録されなか
ったことを表示する。アドレスが許容されるものである
ときには、線路Ｉ／Ｏに沿って受け入れられたデータは
レジスタ12に伝送されて、メモリの部分１に書込まれる
（ステップ715 ）。ステップ716 ，717および718 で
は、データがメモリに実際に書込まれたか否かについて
の試験が行なわれる。データがステップ719 で書込まれ
た後に、有効化ビットがメモリに書込まれ、しかる後
に、書込まれたデータが再び線路Ｉ／Ｏに沿って送られ
る。
【００７０】以上、この発明の主たる特徴について図面
に示す具体例を参照し説明したが、当業者には明らかな
ように、この発明の範囲を逸脱することなしに数多くの
変形や変更が可能であることは言うまでもないであろ
う。
【図面の簡単な説明】
【図１】この発明に係るデータ担体で使用する電子回路
の概略図である。
【図２】この発明に係るデータ担体で使用する電子回路
の概略図である。
【図３】この発明に係るデータ担体の一例の具体的な構
造を示す横断面図である。
【図４Ａ】この発明に係るデータ担体のデータ内容の１
つの組織図である。
【図４Ｂ】この発明に係るデータ担体のデータ内容の１
つの組織図である。
【図５】図１および図２に示した概略図の詳細回路図で
ある。
【図６】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図７】メモリ読出し相におけるデータ担体の動作の例
示図である。
【図８】メモリ書込み相におけるデータ担体の動作の例
示図である。
【図９】メモリ書込み相におけるデータ担体の動作の例
示図である。
【符号の説明】
１ マイクロプロセッサ ２、21 電気的にプログラム可能な不揮発性メモリ ３ アドレス母線 ４ データ母線 ５、６、７、８、９ 端子 20 制御メモリ（第２の不揮発性メモリ） 23 算術論理演算装置 24 シフト・レジスタ 25、26 ゲート 34 データおよびアドレス母線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサおよび少なくとも一
    つのプログラム可能な読み出し専用メモリを備えるデー
    タ担体の外部との間のオペレーションの実行方法であっ
    て、 −外部より送られた演算コード“ＣＯＤＯＰ”をデータ
    担体で受け取るステップと、 −該演算コードに関連の命令が保護されているか、また
    は単に許可されているものかどうかを認識するために、
    マイクロプロセッサの処理と前記プログラム可能な読み
    出し専用メモリの領域に格納されている情報とによりワ
    ード“ＣＯＤＯＰ”を試験するステップと、 −試験の結果に従い命令を実行するステップとを含むオ
    ペレーションの実行方法。
  2. 【請求項２】 命令が保護されているときのオペレーシ
    ョンの実行が、 −線路Ｉ／Ｏからキーを受取り、メモリの秘密領域に含
    まれている一つのキーと比較するステップと、 −伝送されたキーが正しいと比較により示されれば、要
    求された命令を実行するステップとを含む請求項１に記
    載の方法。
  3. 【請求項３】 前記マイクロプロセツサが、外部により
    要求された命令のタイプを認識し、制御用読み出し専用
    メモリに含まれているプログラムを実行するときに、受
    信したアドレス語が所定の値（ＡＤＴ、ＡＤＬ）の間に
    在ることを検査する請求項１または２に記載の方法。
  4. 【請求項４】 オペレーションが読み出し動作であり、
    読み出し動作が実行されるやいなや、データ担体がまだ
    有効であるかどうかを検査するために第２の試験が行わ
    れ、第２の試験結果に従い、メッセージ（ＦＦＦまたは
    ０００）が線路Ｉ／Ｏに送出される請求項１または２に
    記載の方法。
  5. 【請求項５】 オペレーションが書き込み動作と、該書
    き込み動作の終了後直ちに外部への送出動作が実行され
    る読み出し動作とからなる請求項１から３のいずれか一
    項に記載の方法。
  6. 【請求項６】−信号“ＳＹＮＣ”をデータ担体で受け取
    るステップを含む請求項１から５のいずれか一項に記載
    の方法。
  7. 【請求項７】 前記演算コードが、信号“ＳＹＮＣ”に
    続くと共に、アドレスビット“ＡＤ”を含む請求項６に
    記載の方法。
JP6159035A 1977-08-26 1994-07-11 マイクロプロセッサおよび少なくとも一つのプログラム可能な読み出し専用メモリを備えるデ―タ担体と外部との間でオペレ―ションを実行する方法 Expired - Lifetime JP2506061B2 (ja)

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