JP2002108713A - メモリ装置およびメモリアクセス制限方法 - Google Patents
メモリ装置およびメモリアクセス制限方法Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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Abstract
(57)【要約】
【課題】 メモリに記録されているデータの秘匿性を高
める。 【解決手段】 メモリ装置１０のメモリ１２の指定エリ
ア１４に書かれているデータがレジスタ２２にパワーオ
ン時にロードされる。初期状態検出部２６がレジスタ２
２にロードされたデータが初期値であると検出すると、
ゲートＧ２およびＧ３がオンとされ、指定エリア１４お
よびメモリエリア１５がアクセス可能とされる。指定エ
リア１４に対して外部からアクセスコードを書き込む
と、アクセス制限状態となる。外部から書き込みレジス
タ２５にアクセスコードと一致するコードを書き込む
と、比較回路２４の一致検出出力によってゲートＧ１が
オンとなり、メモリエリア１５に対するアクセスが可能
となる。アクセスコードと一致するコードを外部からレ
ジスタ２５に書き込まないと、アクセス可能とならな
い。
める。 【解決手段】 メモリ装置１０のメモリ１２の指定エリ
ア１４に書かれているデータがレジスタ２２にパワーオ
ン時にロードされる。初期状態検出部２６がレジスタ２
２にロードされたデータが初期値であると検出すると、
ゲートＧ２およびＧ３がオンとされ、指定エリア１４お
よびメモリエリア１５がアクセス可能とされる。指定エ
リア１４に対して外部からアクセスコードを書き込む
と、アクセス制限状態となる。外部から書き込みレジス
タ２５にアクセスコードと一致するコードを書き込む
と、比較回路２４の一致検出出力によってゲートＧ１が
オンとなり、メモリエリア１５に対するアクセスが可能
となる。アクセスコードと一致するコードを外部からレ
ジスタ２５に書き込まないと、アクセス可能とならな
い。
Description
【０００１】
【発明の属する技術分野】この発明は、非可逆書き込み
メモリを使用したメモリ装置およびメモリアクセス制限
方法に関する。
メモリを使用したメモリ装置およびメモリアクセス制限
方法に関する。
【０００２】
【従来の技術】一度だけ書き込みが可能な非可逆書き込
みメモリが知られている。例えば半導体メモリの一つと
して、ＯＴＰ(One Time Programmable ROM) と呼ばれ、
１回だけデータを書き込むことができるものが提案され
ている。この発明では、非可逆書き込みメモリであっ
て、不揮発性のものが使用される。すなわち、一度書か
れたデータは、消去不可能であり、電源を切っても記憶
データが保持される。非可逆書き込みメモリは、フラッ
シュメモリと比較して低コスト化が可能である。
みメモリが知られている。例えば半導体メモリの一つと
して、ＯＴＰ(One Time Programmable ROM) と呼ばれ、
１回だけデータを書き込むことができるものが提案され
ている。この発明では、非可逆書き込みメモリであっ
て、不揮発性のものが使用される。すなわち、一度書か
れたデータは、消去不可能であり、電源を切っても記憶
データが保持される。非可逆書き込みメモリは、フラッ
シュメモリと比較して低コスト化が可能である。
【０００３】
【発明が解決しようとする課題】最近では、カード状の
フラッシュメモリがデータ記録媒体として実用化されつ
つある。例えばディジタルカメラで撮影した静止画をフ
ラッシュメモリに記録することがなされている。プライ
バシーの保護等の理由で、フラッシュメモリに記録した
データの秘匿性を高めることが要請されている。また、
フラッシュメモリの価格が比較的高い問題がある。
フラッシュメモリがデータ記録媒体として実用化されつ
つある。例えばディジタルカメラで撮影した静止画をフ
ラッシュメモリに記録することがなされている。プライ
バシーの保護等の理由で、フラッシュメモリに記録した
データの秘匿性を高めることが要請されている。また、
フラッシュメモリの価格が比較的高い問題がある。
【０００４】したがって、この発明の目的は、非可逆書
き込みメモリの特性を利用して書き込んだデータの秘匿
性を高めることを可能とメモリ装置およびアクセス制限
方法を提供することにある。
き込みメモリの特性を利用して書き込んだデータの秘匿
性を高めることを可能とメモリ装置およびアクセス制限
方法を提供することにある。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、非可逆書き込みメモリで構
成されたメモリ装置において、メモリ上の指定領域が初
期状態か否かを検出する検出手段と、検出手段の検出結
果に応答して、メモリに対する指定領域および他の領域
に対するアクセスの可否を制御する制御手段とを備え、
制御手段は、指定領域が初期状態である時には、メモリ
の指定領域および他の領域に対するアクセスを可能と
し、指定領域が初期状態でない時には、メモリの指定領
域および他の領域に対するアクセスを不可能とする制御
を行なうメモリ装置である。
ために、請求項１の発明は、非可逆書き込みメモリで構
成されたメモリ装置において、メモリ上の指定領域が初
期状態か否かを検出する検出手段と、検出手段の検出結
果に応答して、メモリに対する指定領域および他の領域
に対するアクセスの可否を制御する制御手段とを備え、
制御手段は、指定領域が初期状態である時には、メモリ
の指定領域および他の領域に対するアクセスを可能と
し、指定領域が初期状態でない時には、メモリの指定領
域および他の領域に対するアクセスを不可能とする制御
を行なうメモリ装置である。
【０００６】請求項６の発明は、非可逆書き込みメモリ
装置に対するアクセス制限方法において、メモリ装置が
アクセス制限済が否かを検出するステップと、アクセス
制限済であるときに、メモリ装置をアクセス可能状態へ
変更するステップと、メモリ装置がアクセス制限済でな
いときに、メモリ装置をアクセス制限状態へ変更するス
テップとからなるアクセス制限方法である。
装置に対するアクセス制限方法において、メモリ装置が
アクセス制限済が否かを検出するステップと、アクセス
制限済であるときに、メモリ装置をアクセス可能状態へ
変更するステップと、メモリ装置がアクセス制限済でな
いときに、メモリ装置をアクセス制限状態へ変更するス
テップとからなるアクセス制限方法である。
【０００７】この発明によれば、指定領域が初期状態で
ある時には、アクセス制限がなされず、指定領域を初期
状態と異なる状態とすることによって、アクセス制限を
行なうことができる。さらに、アクセス制限済の場合
に、アクセス可能状態へ変更することが可能となる。
ある時には、アクセス制限がなされず、指定領域を初期
状態と異なる状態とすることによって、アクセス制限を
行なうことができる。さらに、アクセス制限済の場合
に、アクセス可能状態へ変更することが可能となる。
【０００８】
【発明の実施の形態】図１に、この発明の一実施形態に
おけるシステムの概略的な構成を示す。ホスト側とメモ
リ装置側とが例えばシリアルインターフェースを介して
接続されている。ホスト側データ処理装置１は、データ
処理部２とコントロールＩＣ３とを有している。メモリ
装置１０は、コントロールＩＣ１１とメモリ１２とを有
している。メモリ装置１０は、データ処理装置１に対し
て着脱自在のカード状の構成とされている。
おけるシステムの概略的な構成を示す。ホスト側とメモ
リ装置側とが例えばシリアルインターフェースを介して
接続されている。ホスト側データ処理装置１は、データ
処理部２とコントロールＩＣ３とを有している。メモリ
装置１０は、コントロールＩＣ１１とメモリ１２とを有
している。メモリ装置１０は、データ処理装置１に対し
て着脱自在のカード状の構成とされている。
【０００９】データ処理部２は、メモリ装置１０に対し
て書き込むデータを生成し、また、メモリ装置１０から
データを読み出し、読み出したデータを利用して種々の
データ処理を行なう。例えばデータ処理装置１がディジ
タル電子カメラであり、撮影された画像がメモリ装置１
０に書き込まれ、また、画像がメモリ装置１０から読み
出される。データ処理装置１の他の例は、オーディオ記
録／再生装置であり、圧縮オーディオデータがメモリ装
置１０に書き込まれ、また、圧縮オーディオデータがメ
モリ装置１０から読み出される。
て書き込むデータを生成し、また、メモリ装置１０から
データを読み出し、読み出したデータを利用して種々の
データ処理を行なう。例えばデータ処理装置１がディジ
タル電子カメラであり、撮影された画像がメモリ装置１
０に書き込まれ、また、画像がメモリ装置１０から読み
出される。データ処理装置１の他の例は、オーディオ記
録／再生装置であり、圧縮オーディオデータがメモリ装
置１０に書き込まれ、また、圧縮オーディオデータがメ
モリ装置１０から読み出される。
【００１０】コントロールＩＣ３および１１は、並列−
直列変換回路、データを一時的に保持するバッファメモ
リ、インターフェース回路等をそれぞれ有している。コ
ントロールＩＣ３と１１との間には、電源ラインＶＣ
Ｃ、データラインＤＩＯ、接地ラインＧＮＤが設けられ
ている。データラインＤＩＯを介してデータ処理装置１
からメモリ装置１０に対して、コマンドおよび書き込み
データが伝送される。メモリ装置１０からデータ処理装
置１に対してデータラインＤＩＯを介して読み出しデー
タが伝送される。図示しないが、クロック信号、チップ
セレクト信号、ビジー信号、インターラプト信号等を伝
送するための信号ラインが設けられる。
直列変換回路、データを一時的に保持するバッファメモ
リ、インターフェース回路等をそれぞれ有している。コ
ントロールＩＣ３と１１との間には、電源ラインＶＣ
Ｃ、データラインＤＩＯ、接地ラインＧＮＤが設けられ
ている。データラインＤＩＯを介してデータ処理装置１
からメモリ装置１０に対して、コマンドおよび書き込み
データが伝送される。メモリ装置１０からデータ処理装
置１に対してデータラインＤＩＯを介して読み出しデー
タが伝送される。図示しないが、クロック信号、チップ
セレクト信号、ビジー信号、インターラプト信号等を伝
送するための信号ラインが設けられる。
【００１１】図２は、一実施形態のメモリ装置１０のよ
り詳細な構成を示す。メモリ１２は、所定のデータ量の
単位で読み書きされる。メモリ１２上の所定の二つのエ
リアがブートエリア１３ａおよび１３ｂとされている。
ブートエリア１３ａ、１３ｂには、属性情報等の種々の
情報が予め記録されている。例えばブートエリア１３
ａ、１３ｂにそのメモリ装置が読み出し専用か、アクセ
ス制限対応メモリか、書き替え可能なものかを区別する
情報が記録されている。これらの特性が異なる種類のメ
モリ装置が混在して使用される可能性のある環境では、
ブートエリアに含まれる属性情報によって特性が識別さ
れる。
り詳細な構成を示す。メモリ１２は、所定のデータ量の
単位で読み書きされる。メモリ１２上の所定の二つのエ
リアがブートエリア１３ａおよび１３ｂとされている。
ブートエリア１３ａ、１３ｂには、属性情報等の種々の
情報が予め記録されている。例えばブートエリア１３
ａ、１３ｂにそのメモリ装置が読み出し専用か、アクセ
ス制限対応メモリか、書き替え可能なものかを区別する
情報が記録されている。これらの特性が異なる種類のメ
モリ装置が混在して使用される可能性のある環境では、
ブートエリアに含まれる属性情報によって特性が識別さ
れる。
【００１２】ブートエリア１３ａ、１３ｂは、メモリ装
置を１０をデータ処理装置１に対して装着した時に、デ
ータ処理装置１が最初に読み出すエリアである。ブート
エリア１３ａ、１３ｂは、常に読み出し可能とされてい
る。さらに、メモリ１２には、指定エリア１４が設けら
れている。メモリ１２上で、ブートエリア１３ａ、１３
ｂ、指定エリア１４以外のメモリエリアを１５で示す。
メモリエリア１５を使用してデータの書き込み／読み出
しがなされる。
置を１０をデータ処理装置１に対して装着した時に、デ
ータ処理装置１が最初に読み出すエリアである。ブート
エリア１３ａ、１３ｂは、常に読み出し可能とされてい
る。さらに、メモリ１２には、指定エリア１４が設けら
れている。メモリ１２上で、ブートエリア１３ａ、１３
ｂ、指定エリア１４以外のメモリエリアを１５で示す。
メモリエリア１５を使用してデータの書き込み／読み出
しがなされる。
【００１３】コントロールＩＣ１１のデータラインＤＩ
Ｏに対して、アクセス制御部２１および書き込みレジス
タ２２が接続されている。アクセス制御部２１は、メモ
リ１２に対してのデータの書き込み、メモリ１２からの
データの読み出しを制御するもので、データを蓄えるバ
ッファメモリ、コマンドを蓄えるレジスタ等を有してい
る。
Ｏに対して、アクセス制御部２１および書き込みレジス
タ２２が接続されている。アクセス制御部２１は、メモ
リ１２に対してのデータの書き込み、メモリ１２からの
データの読み出しを制御するもので、データを蓄えるバ
ッファメモリ、コマンドを蓄えるレジスタ等を有してい
る。
【００１４】また、電源ラインＶＣＣに対してリセット
信号生成部２３が接続されている。リセット信号生成部
２３は、電源ラインＶＣＣの電圧変動を監視し、メモリ
装置１０に対する電源のオンを検出し、その検出に基づ
いてリセット信号を発生するものである。リセット信号
に応答して指定エリア１４に書かれているデータがレジ
スタ２２に対してロードされ、また、書き込みレジスタ
２５がリセットされる。リセット後の書き込みレジスタ
２５の内容（データ）は、指定エリア１４に書かれる初
期値とは異なるものに設定される。
信号生成部２３が接続されている。リセット信号生成部
２３は、電源ラインＶＣＣの電圧変動を監視し、メモリ
装置１０に対する電源のオンを検出し、その検出に基づ
いてリセット信号を発生するものである。リセット信号
に応答して指定エリア１４に書かれているデータがレジ
スタ２２に対してロードされ、また、書き込みレジスタ
２５がリセットされる。リセット後の書き込みレジスタ
２５の内容（データ）は、指定エリア１４に書かれる初
期値とは異なるものに設定される。
【００１５】アクセス制御部２１とメモリ１２のブート
エリア１３ａ、１３ｂとが接続される。また、アクセス
制御部２１とメモリ１２のメモリエリア１５との間に、
並列的にゲート（スイッチ）Ｇ１およびＧ２が設けられ
る。さらに、アクセス制御部２１と指定エリア１４との
間にゲート（スイッチ）Ｇ３が設けられる。これらのゲ
ートＧ１，Ｇ２およびＧ３は、コントロール信号によっ
て一度オンまたはオフとされると、次にコントロール信
号が供給されるまでその状態が保持されるものである。
エリア１３ａ、１３ｂとが接続される。また、アクセス
制御部２１とメモリ１２のメモリエリア１５との間に、
並列的にゲート（スイッチ）Ｇ１およびＧ２が設けられ
る。さらに、アクセス制御部２１と指定エリア１４との
間にゲート（スイッチ）Ｇ３が設けられる。これらのゲ
ートＧ１，Ｇ２およびＧ３は、コントロール信号によっ
て一度オンまたはオフとされると、次にコントロール信
号が供給されるまでその状態が保持されるものである。
【００１６】リセット信号に応答して指定エリア１４か
らレジスタ２２に取り込まれたデータが初期状態か否か
を検出する初期状態検出部２６が設けられる。初期状態
検出部２６の検出出力によって、ゲートＧ２およびＧ３
のオン／オフが制御される。
らレジスタ２２に取り込まれたデータが初期状態か否か
を検出する初期状態検出部２６が設けられる。初期状態
検出部２６の検出出力によって、ゲートＧ２およびＧ３
のオン／オフが制御される。
【００１７】レジスタ２２の出力が比較回路２４に対し
て一方の入力として供給される。比較回路２４の他方の
入力として、書き込みレジスタ２５の出力が供給され
る。比較回路２４は、レジスタ２２および２５の出力の
一致を検出するものである。比較回路２４の出力によっ
て、ゲートＧ１のオン／オフが制御される。なお、図２
に示すコントロールＩＣ１１には、図示しないが、ＣＰ
Ｕからなるシーケンサ（コントローラ）が設けられてい
る。
て一方の入力として供給される。比較回路２４の他方の
入力として、書き込みレジスタ２５の出力が供給され
る。比較回路２４は、レジスタ２２および２５の出力の
一致を検出するものである。比較回路２４の出力によっ
て、ゲートＧ１のオン／オフが制御される。なお、図２
に示すコントロールＩＣ１１には、図示しないが、ＣＰ
Ｕからなるシーケンサ（コントローラ）が設けられてい
る。
【００１８】図３は、コントロールＩＣ１１内のシーケ
ンサの制御の下でなされる一実施形態の動作を説明する
ためのフローチャートである。ステップＳ１において、
パワーがオンされると、電源ラインＶＣＣが立ち上がっ
たことがリセット信号生成部２３によって検出され、リ
セット信号生成部２３からリセット信号が発生する。リ
セット信号によってメモリ１２の指定エリア１４のデー
タがコントロールＩＣ１１のレジスタ２２にロードされ
る（ステップＳ２）。また、書き込みレジスタ２５がリ
セットされる。
ンサの制御の下でなされる一実施形態の動作を説明する
ためのフローチャートである。ステップＳ１において、
パワーがオンされると、電源ラインＶＣＣが立ち上がっ
たことがリセット信号生成部２３によって検出され、リ
セット信号生成部２３からリセット信号が発生する。リ
セット信号によってメモリ１２の指定エリア１４のデー
タがコントロールＩＣ１１のレジスタ２２にロードされ
る（ステップＳ２）。また、書き込みレジスタ２５がリ
セットされる。
【００１９】ステップＳ３において、レジスタ２２にロ
ードされたコードが初期値であるか否かが初期状態検出
部２６によって決定される。初期状態では、指定エリア
１４のデータが初期値である。初期値は、メモリ装置１
０がユーザに渡される前に書かれている値であり、例え
ば全ビットが"1" のコードである。初期状態である場合
には、初期状態検出部２６の出力によってゲートＧ２お
よびＧ３がオンとされる。
ードされたコードが初期値であるか否かが初期状態検出
部２６によって決定される。初期状態では、指定エリア
１４のデータが初期値である。初期値は、メモリ装置１
０がユーザに渡される前に書かれている値であり、例え
ば全ビットが"1" のコードである。初期状態である場合
には、初期状態検出部２６の出力によってゲートＧ２お
よびＧ３がオンとされる。
【００２０】ゲートＧ２およびＧ３がオンになると、メ
モリ１２の全エリアに対するアクセスが可能となる。全
エリアとは、ブートエリア１３ａ、１３ｂ以外の指定エ
リア１４およびメモリエリア１５である。全エリアにア
クセス可能とは、指定エリア１４およびメモリエリア１
５に書かれているデータを読み出すことができ、また、
空いているエリアに対してデータを書き込むことができ
ることを意味する。書き込みレジスタ２５の内容は、リ
セット信号によって初期値とは異なる値にリセットされ
るので、レジスタ２２にロードされた初期値と、書き込
みレジスタ２５の内容とが一致しない。そのため、ゲー
トＧ１をオンにする信号を比較回路２４が発生しない。
モリ１２の全エリアに対するアクセスが可能となる。全
エリアとは、ブートエリア１３ａ、１３ｂ以外の指定エ
リア１４およびメモリエリア１５である。全エリアにア
クセス可能とは、指定エリア１４およびメモリエリア１
５に書かれているデータを読み出すことができ、また、
空いているエリアに対してデータを書き込むことができ
ることを意味する。書き込みレジスタ２５の内容は、リ
セット信号によって初期値とは異なる値にリセットされ
るので、レジスタ２２にロードされた初期値と、書き込
みレジスタ２５の内容とが一致しない。そのため、ゲー
トＧ１をオンにする信号を比較回路２４が発生しない。
【００２１】ユーザがデータ処理装置１において、初期
値と異なるある特定の値のコード（アクセスコードと称
する）を発生し、アクセスコードをメモリ装置１０に対
してデータラインＤＩＯを介して供給し、アクセス制御
部２１およびゲートＧ３を介して指定エリア１４にアク
セスコードを書き込む。その後、パワーをオフとする。
メモリ１２は、不揮発性メモリであり、電源を切っても
指定エリア１４に書かれたアクセスコードが消えない。
値と異なるある特定の値のコード（アクセスコードと称
する）を発生し、アクセスコードをメモリ装置１０に対
してデータラインＤＩＯを介して供給し、アクセス制御
部２１およびゲートＧ３を介して指定エリア１４にアク
セスコードを書き込む。その後、パワーをオフとする。
メモリ１２は、不揮発性メモリであり、電源を切っても
指定エリア１４に書かれたアクセスコードが消えない。
【００２２】アクセスコードが指定エリア１４に書かれ
ている時には、ステップＳ３において、初期状態検出部
２６によって指定エリア１４からロードされたレジスタ
２２の内容が初期値でないと決定される。その結果、ゲ
ートＧ２およびＧ３がオフとなる。この状態では、ゲー
トＧ１がオフであるので、メモリ１２に対するアクセス
が不可能である。
ている時には、ステップＳ３において、初期状態検出部
２６によって指定エリア１４からロードされたレジスタ
２２の内容が初期値でないと決定される。その結果、ゲ
ートＧ２およびＧ３がオフとなる。この状態では、ゲー
トＧ１がオフであるので、メモリ１２に対するアクセス
が不可能である。
【００２３】そして、ステップＳ５で、ユーザがデータ
処理装置１からメモリ装置１０のコントロールＩＣ１１
内の書き込みレジスタ２５に対して、特定のコードを書
き込む。ステップＳ６では、指定エリア１４から読み出
され、レジスタ２２にロードされたアクセスコードと、
書き込みレジスタ２５に書き込まれたコードとの一致が
検出される。比較回路２４は、この一致検出のための比
較回路である。
処理装置１からメモリ装置１０のコントロールＩＣ１１
内の書き込みレジスタ２５に対して、特定のコードを書
き込む。ステップＳ６では、指定エリア１４から読み出
され、レジスタ２２にロードされたアクセスコードと、
書き込みレジスタ２５に書き込まれたコードとの一致が
検出される。比較回路２４は、この一致検出のための比
較回路である。
【００２４】ステップＳ６（比較回路２４）において、
アクセスコードと書き込んだコードとが一致するものと
決定されると、ゲートＧ１がオンとされる。したがっ
て、ステップＳ７では、指定エリア１４以外のメモリエ
リア１５に対してアクセス可能とされる。若し、ステッ
プＳ６（比較回路２４）において、両者が一致しないと
決定されると、メモリ１２に対するアクセスが不可とさ
れる（ステップＳ８）。このように、アクセスコードと
一致するコードをユーザがコントロールＩＣ１１の書き
込みレジスタ２５に対して書き込むことで、アクセス可
能とすることができる。
アクセスコードと書き込んだコードとが一致するものと
決定されると、ゲートＧ１がオンとされる。したがっ
て、ステップＳ７では、指定エリア１４以外のメモリエ
リア１５に対してアクセス可能とされる。若し、ステッ
プＳ６（比較回路２４）において、両者が一致しないと
決定されると、メモリ１２に対するアクセスが不可とさ
れる（ステップＳ８）。このように、アクセスコードと
一致するコードをユーザがコントロールＩＣ１１の書き
込みレジスタ２５に対して書き込むことで、アクセス可
能とすることができる。
【００２５】図４は、メモリ装置１０に対するデータ処
理装置１のアクセス方法を説明するためのフローチャー
トである。最初のステップＳ１１では、メモリ装置１０
が検出される。メモリ装置１０が装着されると、ステッ
プＳ１２において、電源がデータ処理装置１からメモリ
装置１０に対して供給される（ステップＳ１２）。そし
て、ステップＳ１３において、メモリ１２のブートエリ
ア１３ａおよび１３ｂに書かれているブート情報をデー
タ処理装置１が読み出す。
理装置１のアクセス方法を説明するためのフローチャー
トである。最初のステップＳ１１では、メモリ装置１０
が検出される。メモリ装置１０が装着されると、ステッ
プＳ１２において、電源がデータ処理装置１からメモリ
装置１０に対して供給される（ステップＳ１２）。そし
て、ステップＳ１３において、メモリ１２のブートエリ
ア１３ａおよび１３ｂに書かれているブート情報をデー
タ処理装置１が読み出す。
【００２６】ブート情報中の属性情報に基づいて、装着
されたメモリ装置がアクセス制限に対応したものか否か
が決定される（ステップＳ１４）。すなわち、図３を参
照して説明したように、アクセスの可否が制御されるメ
モリ装置がアクセス制限に対応したものである。アクセ
ス制限に対応しているメモリ装置でないと決定される
と、通常使用のステップＳ１８となる。
されたメモリ装置がアクセス制限に対応したものか否か
が決定される（ステップＳ１４）。すなわち、図３を参
照して説明したように、アクセスの可否が制御されるメ
モリ装置がアクセス制限に対応したものである。アクセ
ス制限に対応しているメモリ装置でないと決定される
と、通常使用のステップＳ１８となる。
【００２７】装着されたメモリ装置がアクセス制限に対
応したものである時には、ブートエリア１３ａ、１３ｂ
以外のエリア（すなわち、指定エリア１４およびメモリ
エリア１５）に対しての読み出しがなされる（ステップ
Ｓ１５）。そして、ステップＳ１６において、アクセス
制限済が否かが決定される。例えば指定エリア１４およ
びメモリエリア１５のそれぞれを読み出すための読み出
しコマンドをデータ処理装置１からメモリ装置１０に与
える。
応したものである時には、ブートエリア１３ａ、１３ｂ
以外のエリア（すなわち、指定エリア１４およびメモリ
エリア１５）に対しての読み出しがなされる（ステップ
Ｓ１５）。そして、ステップＳ１６において、アクセス
制限済が否かが決定される。例えば指定エリア１４およ
びメモリエリア１５のそれぞれを読み出すための読み出
しコマンドをデータ処理装置１からメモリ装置１０に与
える。
【００２８】この読み出しコマンドに応答して、指定エ
リア１４およびメモリエリア１５からそれぞれ読み出し
データがデータ処理装置１に伝送されれば、全エリアが
アクセス可能な状態であることが分かる。読み出しコマ
ンドの代わりに書き込みコマンドを使用しても良い。全
エリアがアクセス可能な状態は、メモリ装置１０が初期
状態、すなわち、アクセス制限済でないことを意味して
いる。一方、指定エリア１４およびメモリエリア１５の
両方から読み出しデータを得られない時には、全エリア
がアクセス可能でない、すなわち、アクセス制限済と決
定される。この場合には、読み出しデータに代えて、エ
ラー情報がメモリ装置１０からデータ処理装置１に対し
て伝送される。
リア１４およびメモリエリア１５からそれぞれ読み出し
データがデータ処理装置１に伝送されれば、全エリアが
アクセス可能な状態であることが分かる。読み出しコマ
ンドの代わりに書き込みコマンドを使用しても良い。全
エリアがアクセス可能な状態は、メモリ装置１０が初期
状態、すなわち、アクセス制限済でないことを意味して
いる。一方、指定エリア１４およびメモリエリア１５の
両方から読み出しデータを得られない時には、全エリア
がアクセス可能でない、すなわち、アクセス制限済と決
定される。この場合には、読み出しデータに代えて、エ
ラー情報がメモリ装置１０からデータ処理装置１に対し
て伝送される。
【００２９】ステップＳ１６において、アクセス制限済
と決定されると、ステップＳ１７において、指定エリア
１４に書かれているアクセスコードと同一のコードが設
定される。このコードがメモリ装置１０の書き込みレジ
スタ２５に書き込まれる。それによって、指定エリア１
４以外のメモリエリア１５に対してアクセス可能となる
（ステップＳ１８）。
と決定されると、ステップＳ１７において、指定エリア
１４に書かれているアクセスコードと同一のコードが設
定される。このコードがメモリ装置１０の書き込みレジ
スタ２５に書き込まれる。それによって、指定エリア１
４以外のメモリエリア１５に対してアクセス可能となる
（ステップＳ１８）。
【００３０】ステップＳ１６において、アクセス制限済
でないと決定されると、ステップＳ１９において、アク
セス制限を行なうか否かが選択される。アクセス制限を
行なわない時には、メモリ装置１０に対する処理を行な
わない。したがって、メモリ装置１０は、初期状態のま
まで全エリアに対するアクセスが可能であり、通常使用
できる（ステップＳ１８）。若し、ステップＳ１９にお
いて、アクセス制限を選択する時には、ステップＳ２０
において、アクセスコードの書き込みがなされる。アク
セスコードがデータ処理装置１からメモリ装置１０へ伝
送され、アクセス制御部２１およびゲートＧ３を介して
指定エリア１４に書き込まれる。そして、ステップＳ２
１において、パワーをオフとする。
でないと決定されると、ステップＳ１９において、アク
セス制限を行なうか否かが選択される。アクセス制限を
行なわない時には、メモリ装置１０に対する処理を行な
わない。したがって、メモリ装置１０は、初期状態のま
まで全エリアに対するアクセスが可能であり、通常使用
できる（ステップＳ１８）。若し、ステップＳ１９にお
いて、アクセス制限を選択する時には、ステップＳ２０
において、アクセスコードの書き込みがなされる。アク
セスコードがデータ処理装置１からメモリ装置１０へ伝
送され、アクセス制御部２１およびゲートＧ３を介して
指定エリア１４に書き込まれる。そして、ステップＳ２
１において、パワーをオフとする。
【００３１】このようにして、メモリ装置１０がアクセ
ス制限される。その後にメモリ装置１０を引き続き使用
する時には、パワーオンのステップＳ１２に戻る。上述
したのと同様の処理がなされ、ステップＳ１６において
は、アクセス制限済と決定される。なお、ステップＳ２
１からステップＳ１２の前に処理が戻ることは、必ずし
も必要でない。例えばステップＳ１５の前に戻るように
しても良い。
ス制限される。その後にメモリ装置１０を引き続き使用
する時には、パワーオンのステップＳ１２に戻る。上述
したのと同様の処理がなされ、ステップＳ１６において
は、アクセス制限済と決定される。なお、ステップＳ２
１からステップＳ１２の前に処理が戻ることは、必ずし
も必要でない。例えばステップＳ１５の前に戻るように
しても良い。
【００３２】この発明は、上述したこの発明の一実施形
態等に限定されるものでは無く、この発明の要旨を逸脱
しない範囲内で様々な変形や応用が可能である。例えば
パワーのオン時に初期状態を検出するようにしている
が、メモリ装置を装着した時に初期状態を検出するよう
にしても良い。また、上述したアクセスコードの代わり
に暗証番号を使用しても良い。また、指定エリアから読
み出されたデータと書き込みレジスタの内容とが一致す
ることを検出してメモリエリア１５に対するアクセスを
可能としているが、両者がある特定の条件を満たす場合
（一定の差分を有する場合等）に、アクセスを可能とす
るようにしても良い。さらに、この発明は、非可逆書き
込みメモリとして不揮発性の半導体メモリ（ＯＴＰ）に
限らず、追記型の光ディスク等の蓄積媒体を使用しても
良い。蓄積媒体の場合では、ディスクの最内周側に設け
られた領域（リードインエリアと呼ばれる）がブートエ
リアに相当する。
態等に限定されるものでは無く、この発明の要旨を逸脱
しない範囲内で様々な変形や応用が可能である。例えば
パワーのオン時に初期状態を検出するようにしている
が、メモリ装置を装着した時に初期状態を検出するよう
にしても良い。また、上述したアクセスコードの代わり
に暗証番号を使用しても良い。また、指定エリアから読
み出されたデータと書き込みレジスタの内容とが一致す
ることを検出してメモリエリア１５に対するアクセスを
可能としているが、両者がある特定の条件を満たす場合
（一定の差分を有する場合等）に、アクセスを可能とす
るようにしても良い。さらに、この発明は、非可逆書き
込みメモリとして不揮発性の半導体メモリ（ＯＴＰ）に
限らず、追記型の光ディスク等の蓄積媒体を使用しても
良い。蓄積媒体の場合では、ディスクの最内周側に設け
られた領域（リードインエリアと呼ばれる）がブートエ
リアに相当する。
【００３３】
【発明の効果】この発明によれば、指定領域が初期状態
である時には、アクセス制限がなされず、メモリの全エ
リアをアクセスすることが可能である。また、データの
秘匿性を高めたい時には、指定エリアに例えばアクセス
コードを書き込むことで、アクセス制限済とする。アク
セス制限済の場合に、アクセスコードに対応したコード
をメモリ装置に入力することによって、アクセス可能状
態へ変更することが可能となる。非可逆書き込みメモリ
であるため、指定エリアに書かれたアクセスコードを改
竄することを防止することができ、確実に記録データを
秘匿することができる。
である時には、アクセス制限がなされず、メモリの全エ
リアをアクセスすることが可能である。また、データの
秘匿性を高めたい時には、指定エリアに例えばアクセス
コードを書き込むことで、アクセス制限済とする。アク
セス制限済の場合に、アクセスコードに対応したコード
をメモリ装置に入力することによって、アクセス可能状
態へ変更することが可能となる。非可逆書き込みメモリ
であるため、指定エリアに書かれたアクセスコードを改
竄することを防止することができ、確実に記録データを
秘匿することができる。
【図１】この発明を適用することができるシステムの一
例を示す略線図である。
例を示す略線図である。
【図２】この発明の一実施形態におけるメモリ装置の構
成の一例を示すブロック図である。
成の一例を示すブロック図である。
【図３】この発明の一実施形態におけるメモリ装置内部
の動作を説明するためのフローチャートである。
の動作を説明するためのフローチャートである。
【図４】この発明の一実施形態におけるメモリ装置に対
するアクセス方法を説明するためのフローチャートであ
る。
するアクセス方法を説明するためのフローチャートであ
る。
１・・・データ処理装置、３・・・データ処理装置のコ
ントロールＩＣ、１０・・・メモリ装置、１１・・・メ
モリ装置のコントロールＩＣ、１４・・・指定エリア、
２２，２５・・・レジスタ、２３・・・リセット信号生
成部、Ｇ１，Ｇ２，Ｇ３・・・ゲート
ントロールＩＣ、１０・・・メモリ装置、１１・・・メ
モリ装置のコントロールＩＣ、１４・・・指定エリア、
２２，２５・・・レジスタ、２３・・・リセット信号生
成部、Ｇ１，Ｇ２，Ｇ３・・・ゲート
Claims (9)
- 【請求項１】 非可逆書き込みメモリで構成されたメモ
リ装置において、 メモリ上の指定領域が初期状態か否かを検出する検出手
段と、 上記検出手段の検出結果に応答して、メモリに対する上
記指定領域および他の領域に対するアクセスの可否を制
御する制御手段とを備え、 上記制御手段は、上記指定領域が上記初期状態である時
には、メモリの上記指定領域および他の領域に対するア
クセスを可能とし、上記指定領域が上記初期状態でない
時には、メモリの上記指定領域および他の領域に対する
アクセスを不可能とする制御を行なうメモリ装置。 - 【請求項２】 請求項１において、 上記非可逆書き込みメモリは、ドライブに対して着脱自
在の不揮発性の半導体メモリであるメモリ装置。 - 【請求項３】 請求項１において、 所定のデータを上記指定領域に書き込むことによって、
初期状態と異なる状態とするようにしたメモリ装置。 - 【請求項４】 請求項３において、 上記制御手段は、上記指定領域が上記初期状態でない時
には、上記指定領域に書かれているデータと所定の条件
を満足するデータを外部から入力することによって、上
記他の領域に対するアクセスを可能とするようにしたメ
モリ装置。 - 【請求項５】 請求項１において、 常にアクセス可能な領域に属性情報が記録されており、
上記属性情報中にアクセス制限の有無の情報が記録され
ているメモリ装置。 - 【請求項６】 非可逆書き込みメモリ装置に対するアク
セス制限方法において、 メモリ装置がアクセス制限済が否かを検出するステップ
と、 アクセス制限済であるときに、上記メモリ装置をアクセ
ス可能状態へ変更するステップと、 メモリ装置がアクセス制限済でないときに、上記メモリ
装置をアクセス制限状態へ変更するステップとからなる
アクセス制限方法。 - 【請求項７】 請求項６において、 アクセス制限は、メモリ上の指定領域に所定のデータを
書き込むことによって、上記指定領域を初期状態と異な
る状態へ変更することで達成されるアクセス制限方法。 - 【請求項８】 請求項７において、 上記指定領域に書かれているデータと所定の条件を満足
するデータを外部から入力することによって、メモリ装
置をアクセス可能状態へ変更するアクセス制限方法。 - 【請求項９】 請求項６において、 メモリ装置に対して書き込みまたは読み出しコマンドを
与え、メモリ装置からエラーが戻ってくる場合に、アク
セス制限済と決定するようにしたアクセス制限方法。
Priority Applications (7)
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|---|---|---|---|
| JP2000300973A JP4678083B2 (ja) | 2000-09-29 | 2000-09-29 | メモリ装置およびメモリアクセス制限方法 |
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| EP01308271A EP1193601A3 (en) | 2000-09-29 | 2001-09-27 | Memory apparatus and memory access restricting method |
| US09/967,002 US6732246B2 (en) | 2000-09-29 | 2001-09-28 | Memory apparatus and memory access restricting method |
| KR1020010060398A KR20020025793A (ko) | 2000-09-29 | 2001-09-28 | 메모리 장치 및 메모리 액세스 제한 방법 |
| CN01137157A CN1346195A (zh) | 2000-09-29 | 2001-09-29 | 存储器设备和存储器限制访问方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000300973A JP4678083B2 (ja) | 2000-09-29 | 2000-09-29 | メモリ装置およびメモリアクセス制限方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002108713A true JP2002108713A (ja) | 2002-04-12 |
| JP4678083B2 JP4678083B2 (ja) | 2011-04-27 |
Family
ID=18782572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000300973A Expired - Fee Related JP4678083B2 (ja) | 2000-09-29 | 2000-09-29 | メモリ装置およびメモリアクセス制限方法 |
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| JP (1) | JP4678083B2 (ja) |
| KR (1) | KR20020025793A (ja) |
| CN (1) | CN1346195A (ja) |
| MY (1) | MY124933A (ja) |
| TW (1) | TW532009B (ja) |
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2001
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- 2001-09-26 MY MYPI20014496A patent/MY124933A/en unknown
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- 2001-09-28 KR KR1020010060398A patent/KR20020025793A/ko not_active Application Discontinuation
- 2001-09-28 US US09/967,002 patent/US6732246B2/en not_active Expired - Fee Related
- 2001-09-29 CN CN01137157A patent/CN1346195A/zh active Pending
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