JPH0823149A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0823149A
JPH0823149A JP7055192A JP5519295A JPH0823149A JP H0823149 A JPH0823149 A JP H0823149A JP 7055192 A JP7055192 A JP 7055192A JP 5519295 A JP5519295 A JP 5519295A JP H0823149 A JPH0823149 A JP H0823149A
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典生 中村
Hiroyuki Suemori
裕幸 末森
Hiroshi Sukai
浩史 須貝
Norio Imaoka
紀夫 今岡
Kazuyoshi Noaki
一吉 野明
Nobuaki Hashimoto
伸晃 橋元
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Abstract

(57)【要約】 【構成】 メイン基板２にＣＰＵ１０、ＩＯサブシステ
ムチップ１３等の主要なモジュールを搭載し、かつメイ
ンメモリ９を第１サブ基板３に搭載すると共に、メイン
基板と第１サブ基板とをフレキシブル配線板４で接続し
た半導体装置１。ＣＰＵを搭載した第１ＴＣＰ５とＩＯ
サブシステムチップを搭載した第２ＴＣＰ６とをメイン
基板の両面に、該基板を挟んで互いに重なり合うように
実装する。フレキシブル配線板を湾曲させてメイン基板
とサブ基板とを対面させ、カード形状の薄い箱体内に収
容することによって、カード型コンピュータとして使用
する。 【効果】 半導体装置の小型化、薄型化、高密度実装化
及び高速化を図る。主要なモジュールを変更することな
くサブ基板を取り替えるだけで、容易に短期間でかつ低
コストで半導体装置の性能を最適に変更することができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プリント基板にＩＣチ
ップやＬＳＩ等の電子部品を搭載した半導体装置の構造
及び製造方法に関し、例えばＣＰＵ、周辺装置制御用Ｉ
Ｃ等を搭載したカード形状の小型コンピュータとして、
様々な産業用機器及び民生用機器に組み込んで使用する
ことができる。
【０００２】
【従来の技術】従来より、マイクロコンピュータ技術の
発達に伴い、自動工作機械、自動車、医療用・工業用の
各種制御システムや自動販売機、自動現金支払機等の様
々な産業用機器に加え、通信機器、オーディオ・ビデオ
機器等の民生用機器の分野においても、コンピュータを
用いた電子制御システムが広く採用されている。これら
の機器に内蔵されるコンピュータシステムは、一般に専
用性の高いものであり、各機器の用途、機能、デザイン
や周辺機器等の様々な使用条件に基づいて、それぞれ最
適に設計・製造して使用される。このため、システムの
開発や製造に相当の手間及び時間を要し、コストが増大
するという問題があった。一方、コンピュータシステム
のアーキテクチャは、例えばＩＢＭ社のＰＣ−ＡＴ等の
ように特定のものが実質的な標準となっており、これに
対応した周辺機器であれば、共通に利用できる場合が多
い。
【０００３】そこで、本願出願人による特願平５−２７
８６４３号明細書に記載されるように、機器に組み込む
コンピュータシステムをコンパクトなカード形状の箱体
に収容してユニット化することによって、形状・構造の
汎用化を図り、それにより機器毎にシステムを開発し、
設計・製造するのに要する手間や労力を少なくし、コス
トを低減させ得る電子装置が提案されている。このよう
な電子装置は、通例ＣＰＵ（中央処理ユニット）、メモ
リや入出力・周辺機器制御用のＩＣ等をプリント回路基
板に実装することによって構成される。そして、プリン
ト回路基板及びそれを収容するカード状箱体の寸法・形
状等を統一することによって、ハードウェア上の汎用性
を得ることができる。
【０００４】他方、各種電子機器について小型・軽量・
薄型化、高性能化が急速に進められ、特にコンピュータ
の分野では、情報量の大幅な増加に伴い情報処理の高速
化が要求されている。このため、回路規模の増大、使用
する電子部品の増加に対応して高密度化、高速化を図る
べく、プリント基板の薄板化及びファインパターン化、
多層構造の採用、電子部品の小型化等と共に、電子部品
を接続するための様々な実装技術が開発されている。例
えば、リフローはんだ付けによるＱＦＰ等のＩＣパッケ
ージの表面実装や、ＣＯＢやＴＡＢ型式によるＩＣのベ
アチップ実装が広く採用されている。
【０００５】特にＴＡＢ型式によるＴＣＰは、電極数や
リード数に無関係に一回の動作で一括接続できるので量
産性に優れ、しかもリードピッチを狭小化し、大型チッ
プで多ピンに対応し得る特徴を有することから、高密度
実装化に適している。一般にＴＣＰをプリント基板に実
装する場合、図２１に示すように、プリント基板８６の
上に接続しようとするＴＣＰ８７を載置し、その上方か
らボンディングツール８８を用いて前記ＴＣＰのアウタ
リード８９をプリント基板８６上のランド９０に加圧し
かつ場合により同時に加熱して、はんだ付けや熱圧着等
により接続する方法が行われている。このとき、ボンデ
ィングツールは約１０ｋｇｆ程度の加圧力をもって接合
部を押圧するから、プリント基板は、上面の平坦な受け
台９１の上に載せて裏面から十分に支持する必要があ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たようにユニット化された電子装置を用いてコンピュー
タシステムを設計・製造する場合、それを組み込む機器
や設備の要求する機能、使用条件に応じて、それに搭載
する半導体装置の動作速度、記憶容量等の性能を個々に
適当に設定する必要がある。また、例えば自動工作機械
の制御システム等の場合には、加工する対象や加工条件
の変更に応じて、または使用する機種の変更に対応し
て、記憶されているデータを書き換える必要が生じる。
このため、特に技術の進歩に対して記憶容量を切り換え
るだけで対応し得る場合でも、プリント回路基板を設計
し直したり基板全体を交換することになれば、ユニット
化による汎用性の利益が十分に得られなくなる。
【０００７】また、上述した従来の実装方法では、複数
のＴＣＰをプリント基板の両面に搭載しようとする場
合、先に一方の面に実装した後にプリント基板を裏返し
て他方の面を実装することになるが、プリント基板８６
９２先に接続されているＴＣＰ９２を避けて受け台９１
に載せなければならない。このため、後から裏面に接続
しようとするＴＣＰ８７は、プリント基板を平面視した
ときに表面のＴＣＰ９２と重なる位置に配置することが
できなかった。この結果、基板両面の面積を有効に利用
することができないので、半導体装置の小型化が困難に
なり、十分に高密度化を図れないという問題があった。
【０００８】特に、多層構造のプリント基板を用いる場
合には、通例スルーホールを設けてＴＣＰの電極端子を
内層回路の配線に接続するが、上述した従来の実装方法
では、動作上相互に関連する複数のＩＣを互いに近接し
た位置に配置するには限界がある。このようなＩＣが離
れた位置に搭載され、それぞれ別個に設けたスルーホー
ルを介して電源ライン、グランドラインに接続される
と、搭載される位置や配線によってＩＣ間の電源電位、
接地電位に好ましくない差異や変動が生じ、そのために
動作の安定性が損なわれる虞がある。しかも、スルーホ
ールの数が多くなると、そのために使用される基板の面
積が大きくなるから、基板及び半導体装置の小型化が一
層困難になり、電子機器の小型化に十分対応することが
できない。また、配線長が必要以上に長くなって、所望
の高速動作が期待できなくなる。
【０００９】更に、基板の高密度実装化が進められる
と、搭載された各ＩＣから発生する熱が多くなるので、
これを効率よく放散させることが、基板の耐久性確保、
動作の安定性等の観点から非常に重要である。そのため
に、従来使用されている放熱フィンやヒートシンク等の
放熱手段または液体冷却装置等を使用すれば、コストが
増大するだけでなく、基板全体の寸法が大きくなって、
半導体装置及びこれを搭載する機器の小型化が一層困難
になる。
【００１０】そこで、本発明の半導体装置は、上述した
問題点に鑑みてなされたものであり、その目的とすると
ころは、装置の基本的な構成をユニット化することによ
り十分な汎用性を確保してコストの低減を図りつつ、異
なる機能、使用条件に容易にかつ短期間で対応できる専
用性を備え、特に記憶容量を容易に切り換えることがで
きる半導体装置を提供することにある。
【００１１】これに加え、装置全体のユニット化、コン
パクト化に対応して、プリント回路基板の小型化・薄型
化が要求されている。特にベアのＩＣチップを用いて高
密度に接続した基板にＩＣチップ保護のための熱硬化性
保護樹脂を塗布した場合、その硬化後に基板に反りが生
じる等変形する虞がある。そこで、本発明の目的は、薄
型基板において変形し難い構造の半導体装置を提供する
ことにある。
【００１２】また、装置全体の小型化・薄型化に伴い、
現場での取扱いに対して十分な強度・耐久性を確保しな
ければならない。そこで、本発明の別の目的は、装置全
体のコンパクト化を実現できると共に、十分な強度・耐
久性を有する構造の半導体装置を提供することにある。
【００１３】また、コンピュータシステムとして小型化
及び高性能化が進むにつれて、基板の高密度実装化、フ
ァインパターン化が促進され、消費電力も省力化されて
少なくなる。このため、外部のノイズや回路自体の輻射
ノイズの影響を受け易くなり、特にフロッピーディスク
ドライブ、ＡＤコンバータ、ＰＬＬ等のアナログ回路部
分は、デジタル回路部分における電源電位の変動が影響
して動作が不安定になる虞がある。そこで、本発明の更
に別の目的は、特にアナログ部分において、ノイズの影
響を少なくして誤動作の虞を解消し、動作の安定性・信
頼性を確保し得る半導体装置を提供することにある。
【００１４】更に、本発明の半導体装置の製造方法は、
上述した汎用性と専用性との双方を備える半導体装置
を、従来の工程に大幅な変更を加えたりコストを増大さ
せることなく比較的容易に製造する方法を提供すること
を目的とする。
【００１５】また、本発明の半導体装置は、プリント基
板の両面に実装される複数のパッケージ型ＩＣ部品を、
該プリント基板を挟んで互いに重なり合うように配置で
きるようにし、それにより基板面積の有効な利用を可能
にして回路設計の自由度を増大させることができ、高密
度実装化、小型化に適した半導体装置を提供することを
目的とする。
【００１６】これに加え、本発明の目的は、特に動作上
関連が大きいＩＣチップ間の配線長を短縮して、動作の
高速化及び安定性・信頼性の向上を図ることができる半
導体装置を提供することにある。
【００１７】更に、本発明の半導体装置は、複数のパッ
ケージ型ＩＣ部品をプリント基板の両面に重なり合うよ
うに配置できることに加えて、ＩＣチップが発生する熱
を、高価な放熱手段や冷却装置を用いることなく、比較
的簡単な方法により効果的に放散させることができ、か
つ低コストで小型化に対応し得る放熱構造を備えた半導
体装置の提供を目的とする。
【００１８】また、本発明の半導体装置の製造方法は、
複数のパッケージ型ＩＣ部品をプリント基板の両面に重
なり合うように配置した半導体装置を、従来の実装工程
に大幅な変更を加えることなく、比較的簡単にかつ低コ
ストで実現し得る方法の提供を目的とする。
【００１９】
【課題を解決するための手段】本発明は、上述した目的
を達成するためのものであり、以下にその内容を図面に
示した実施例を用いて説明する。
【００２０】請求項１記載の半導体装置は、基板に搭載
されたＣＰＵと入出力装置とメモリとを備え、該基板が
メイン基板とそれに電気的に接続されたサブ基板とから
なり、かつメモリが、サブ基板に搭載されたメモリ素子
からなることを特徴とする。
【００２１】請求項２記載の半導体装置は、上述した請
求項１の特徴点に加え、ＣＰＵがメイン基板に搭載され
ていることを特徴とする。
【００２２】これに対し、請求項３記載の半導体装置
は、ＣＰＵがサブ基板に搭載されていることを特徴とす
る。
【００２３】請求項４記載の半導体装置は、メイン基板
とサブ基板とが、フレキシブル配線板を介して接続され
ていることを特徴とする。
【００２４】これに対し、請求項５記載の半導体装置
は、メイン基板とサブ基板とが、互いに対面するように
１対のコネクタによって着脱可能に接続されていること
を特徴とする。
【００２５】請求項６記載の半導体装置は、上述した請
求項４の特徴点に加え、フレキシブル配線板を湾曲させ
ることにより、サブ基板がメイン基板と対面するように
配置され、かつフレキシブル配線板が、メイン基板のサ
ブ基板と対面する面と反対側の面に接続されていること
を特徴とする。
【００２６】更に請求項７記載の半導体装置は、互いに
対面させたメイン基板とサブ基板とを一体的に固定する
ための手段を備えることを特徴とする。
【００２７】請求項８記載の半導体装置は、上述した請
求項１の特徴点に加え、メイン基板とサブ基板とを収容
するためのカード形状の薄い箱体を備え、箱体の少なく
とも一方の面が、絞り加工により外向きに膨出させた金
属板からなることを特徴とする。
【００２８】請求項９記載の半導体装置は、外部装置に
接続するために多数の端子を配列したコネクタを更に備
え、外部の液晶ディスプレイ装置（ＬＣＤ）に接続され
るドットクロック信号用端子が、接地端子に隣接して配
置されていることを特徴とする。
【００２９】請求項１０記載の半導体装置は、同様に外
部装置に接続するために多数の端子を複数の列に配列し
たコネクタを更に備えるが、外部のＣＲＴに接続される
Ｒ、Ｇ、Ｂ信号用各端子の列が、それぞれ対応するＲ、
Ｇ、Ｂリターン信号用各端子の列と平行をなし、かつ各
端子が互いに対向する位置に配置されていることを特徴
とする。
【００３０】請求項１１記載の半導体装置は、同じく外
部装置に接続するために多数の端子を配列したコネクタ
を更に備え、該コネクタが、端子の列をその配列方向に
みて左右非対称に分割するための手段を有することを特
徴とする。
【００３１】請求項１２記載の半導体装置は、そのアナ
ログ回路部分が、メイン基板に実装される第２のサブ基
板に搭載され、かつ第２のサブ基板の電源端子が、１個
所でメイン基板に接続されていることを特徴とする。
【００３２】本発明の別の側面によれば、請求項１３記
載の半導体装置は、複数の電子部品を実装するための基
板がメイン基板と電子部品をそれぞれ搭載した複数のサ
ブ基板とからなり、少なくともいずれか２個のサブ基板
が、メイン基板の両面に該基板を挟んで互いに重なり合
う対称位置に実装されていることを特徴とする。
【００３３】更に本発明の別の側面によれば、請求項１
４記載の半導体装置の製造方法は、電子部品をサブ基板
に実装する過程と、このサブ基板をメイン基板上の所定
位置に設置し、取外可能に仮付けした後にメイン基板に
接続する過程とからなることを特徴とする。
【００３４】また、請求項１５記載の半導体装置は、第
１ＩＣパッケージと第２ＩＣパッケージとをそれぞれプ
リント基板の第１及び第２面に実装した両面実装型であ
って、第１面上に形成されたランドと第１ＩＣパッケー
ジのリードとの接合部と、第２面上に形成されたランド
と第２ＩＣパッケージのリードとの接合部とが、互いに
プリント基板を挟んで重なるように、第１及び第２ＩＣ
パッケージをそれぞれ配置したことを特徴とする。
【００３５】請求項１６記載の半導体装置は、上述した
請求項１５の特徴点に加え、第１及び第２ＩＣパッケー
ジのリードと第１及び第２ランドとの各接合部が、互い
に各ＩＣパッケージのいずれか１辺において互いに重な
り合うようにしたことを特徴とする。
【００３６】また、請求項１７によれば、上述した請求
項１５の特徴点に加えて、第１及び第２ＩＣパッケージ
のリードと第１及び第２ランドとの各接合部が、互いに
各ＩＣパッケージの全４辺において重なり合うようにし
たことを特徴とする半導体装置が提供される。
【００３７】請求項１８記載の半導体装置は、第１及び
第２ＩＣパッケージがその動作上相互に関連するＩＣチ
ップを搭載していることを特徴とし、更に、請求項１９
記載の発明によれば、第１ＩＣパッケージがＣＰＵを搭
載し、かつ第２ＩＣパッケージがこのＣＰＵに対応して
動作するＩ／Ｏシステムを搭載した半導体装置が提供さ
れる。
【００３８】請求項２０記載の発明によれば、これらの
半導体装置において、少なくとも第１または第２ＩＣパ
ッケージがＴＣＰからなる。
【００３９】本発明の別の側面によれば、請求項２１記
載の半導体装置は、第１ＩＣパッケージ及び第２ＩＣパ
ッケージが、プリント基板の各面に互いに該プリント基
板を挟んで重なり合う位置に、それぞれダイボンディン
グによって接合され、かつプリント基板に貫設されたサ
ーマルビアを介して互いに熱伝達可能に接続されている
ことを特徴とする。
【００４０】請求項２２記載の半導体装置は、上述した
請求項２１の特徴点に加え、プリント基板の各面に接続
された第１または第２ＩＣパッケージのリードを熱伝導
性樹脂で被覆したことを特徴とする。
【００４１】本発明の更に別の側面によれば、請求項２
３記載の半導体装置の製造方法は、複数のＩＣパッケー
ジをプリント基板の両面に、該プリント基板を挟んで互
いに重なり合うように実装するための方法であって、先
ず第１ＩＣパッケージをプリント基板の第１面上に配置
して、そのリードを第１ランドに接合することにより接
続し、このプリント基板を反転させて、第１ＩＣパッケ
ージの接合部が支持されるように受け台の上に載置した
後、第２ＩＣパッケージをプリント基板の第２面上に、
そのリードと第２面のランドとの接合部が第１ＩＣパッ
ケージの接合部と互いにプリント基板を挟んで重なり合
うように配置し、受け台に対応する加圧手段を用いて第
２ＩＣパッケージのリードと第２ランドとを加圧するこ
とにより接合することを特徴とする。
【００４２】請求項２４記載の半導体装置の製造方法
は、上述した請求項２３の特徴点に加え、加圧手段によ
り加圧する際に加熱し、はんだ付けによって第２ＩＣパ
ッケージのリードを第２ランドに接合することを特徴と
する。
【００４３】また、請求項２５記載の半導体装置の製造
方法は、上述した請求項２３の特徴点に加え、加圧手段
により加圧する際に加熱し、熱圧着によって第２ＩＣパ
ッケージのリードを第２ランドに接合することを特徴と
する。
【００４４】これに対し、請求項２６記載の半導体装置
の製造方法は、加圧手段により加圧する際に加熱し、異
方性導電膜を用いて第２ＩＣパッケージのリードを第２
ランドに接合することを特徴とする。
【００４５】請求項２７記載の半導体装置の製造方法
は、加圧手段により加圧する際に光を照射し、光硬化性
樹脂を用いて第２ＩＣパッケージのリードを第２ランド
に接合することを特徴とする。
【００４６】
【作用】従って、請求項１記載の半導体装置によれば、
メイン基板に搭載された主要なモジュールはそのまま維
持しつつ、サブ基板を取り替えるだけで、組み込む機器
の機種や使用条件の変更に応じて、少なくとも記憶容量
を簡単に切り換えることができる。
【００４７】請求項２記載の半導体装置によれば、メイ
ン基板の性能を維持しつつ、サブ基板を取り替えること
で、半導体装置の記憶容量のみを必要に応じて容易に変
更することができる。
【００４８】請求項３記載の半導体装置によれば、メイ
ン基板の基本的構成を共通化し、サブ基板を取り替える
ことで、半導体装置の性能及び記憶容量を必要に応じて
容易に変更することができる。
【００４９】請求項４記載の半導体装置によれば、フレ
キシブル配線板によって安価にかつ簡単に両基板を接続
することができる。
【００５０】請求項５記載の半導体装置によれば、コネ
クタによって多数の接続端子を狭ピッチで配設すること
ができ、サブ基板に搭載されるメモリ及び／またはＣＰ
Ｕの変更により配線が増加しても、比較的容易に対応す
ることができる。
【００５１】請求項６記載の半導体装置によれば、フレ
キシブル配線板をより大きな曲率で湾曲させることがで
きる。
【００５２】請求項７記載の半導体装置によれば、使用
時に、例えば振動等により両基板が相対的に動かないよ
うに固定することができ、フレキシブル配線板やコネク
タに不要な応力が加わらないようにして電気的接続を確
保することができる。
【００５３】請求項８記載の半導体装置によれば、金属
板を外向きに膨出させることによって、カード形状をな
す薄型の箱体に、その厚さ方向に容易に変形し難い十分
な剛性を与えることができる。
【００５４】請求項９記載の半導体装置によれば、外部
のＬＣＤに出力されるドットクロック用信号が安定する
ので、ＬＣＤによる表示を安定させることができる。
【００５５】請求項１０記載の半導体装置によれば、外
部のＣＲＴに出力されるアナログ信号であるＲ、Ｇ、Ｂ
各信号を、出力側とリターン側とにおいて略同一条件に
し、外部からのノイズ等の影響を少なくして、ＣＲＴに
よる表示を安定させることができる。
【００５６】請求項１１記載の半導体装置によれば、コ
ネクタの接続に方向性を持たせることができるので、装
着しようとする機器に対してコネクタを誤った向きに接
続することがない。
【００５７】請求項１２記載の半導体装置によれば、半
導体装置のアナログ回路部分を、デジタル回路部分とは
別基板にして、その電源を１個所に統一することによっ
て、デジタル回路部分における電源電位の変動による影
響を少なくし、かつ基板のスペースを節約することがで
きる。
【００５８】請求項１３記載の半導体装置によれば、複
数のサブ基板にそれぞれ異なる電子部品を搭載し、これ
らを適当に選択してメイン基板に実装することによっ
て、寸法・形状が同一で機能の異なる半導体装置を得る
ことができる。しかも、サブ基板が薄型化によって反り
を生じても、そのような２個のサブ基板をメイン基板の
両面に対称位置に接続することによって、メイン基板の
変形を防止することができる。
【００５９】請求項１４記載の半導体装置の製造方法に
よれば、薄型化により反りを生じた場合でも、サブ基板
を確実に位置決めしてメイン基板に接続することができ
る。
【００６０】従って、請求項１５記載の半導体装置によ
れば、プリント基板の両面に実装された複数のＩＣパッ
ケージの接合部が、プリント基板を挟んで互いに重なり
合うことにより、この重なり合う部分の面積だけ基板の
実装面積を小さくし、かつ基板両面の面積を有効に利用
することができる。また、互いに重なり合う接合部同士
においては、ＩＣパッケージ間の配線距離を短くするこ
とができる。
【００６１】そして、請求項１６記載の半導体装置によ
れば、ＩＣパッケージの１辺において重なり合う接合部
の部分だけ基板の実装面積を減少させることができ、更
に、請求項１７記載の半導体装置によれば、ＩＣパッケ
ージ同士が全体的に重なり合うように配置されることに
よって、基板の実装面積を大幅に減少させることができ
る。
【００６２】また、請求項１８記載の半導体装置によれ
ば、各ＩＣパッケージの例えば電源用、接地用の対応す
るリード同士が近接した位置に配置されるので、ＩＣパ
ッケージ間の配線長を短くでき、更にスルーホールを共
通化することができる。特に、請求項１９記載の半導体
装置によれば、共有し得る信号線、アドレス線等が多い
ので、スルーホールの共通化によってその必要な数を大
幅に減少させることができる。
【００６３】更に、請求項２０記載の半導体装置によれ
ば、特にＴＣＰの場合に、そのアウタリードとＴＣＰに
搭載したＩＣ部品間のキャリアテープの領域において、
プリント基板上では、リードとの接合部から内向きに配
線を引き出し、かつスルーホールを形成することができ
る。
【００６４】また、請求項２１記載の半導体装置によれ
ば、第１ＩＣパッケージまたは第２ＩＣパッケージの一
方からより多く発生する熱の一部が、発熱のより少ない
他方のＩＣパッケージにサーマルビアを介して伝達され
かつ放散されるので、放熱面積を実質的に増大させるこ
とができる。
【００６５】更に請求項２２記載の半導体装置によれ
ば、接合部のリードを被覆する熱伝導性樹脂からも、該
リードを介して伝達されるＩＣパッケージの熱を放散さ
せることができる。
【００６６】また、請求項２３記載の半導体装置の製造
方法によれば、従来の実装工程と同様に、プリント基板
を支持する受け台と接合部を加圧する加圧手段とを用い
て、先にプリント基板の第１面に接続された第１ＩＣパ
ッケージと互いに重なり合うように、第２ＩＣパッケー
ジをプリント基板の第２面に接続することができる。
【００６７】更に、請求項２４乃至請求項２７記載の製
造方法によれば、従来より公知のはんだ付け、熱圧着、
異方性導電膜、光硬化性樹脂を用いて、比較的容易に第
２ＩＣパッケージをプリント基板の第２面に、第１面に
接続された第１ＩＣパッケージと互いに重なり合うよう
に接続することができる。
【００６８】
【実施例】図１は、本発明を適用した半導体装置の第１
実施例を概略的に示している。この半導体装置１は、所
謂ＩＣカードやメモリカード等と略同一形状をなすカー
ド型の小型コンピュータとして使用され、セラミック材
料またはガラスエポキシ材料を基材とする２枚のプリン
ト回路基板、即ち両面実装用の多層構造を有するメイン
基板２と、それより小形の第１サブ基板３とからなる。
これらの基板は、それぞれ長手方向の一辺にはんだ付け
されたフレキシブル配線板４によって電気的に接続され
ている。メイン基板２には、第１ＴＣＰ（Tape Carrier
Package）５がフレキシブル配線板４を接続した面上に
接続され、かつ反対側の面には、第２ＴＣＰ６がメイン
基板２を挟んで第１ＴＣＰ５と重なる対称位置に、互い
に全４辺の接続部が重なり合うように接続されている。
【００６９】また、メイン基板２の両面には、後述する
ように薄型配線板に電子部品を予め実装した第２サブ基
板７及び第３サブ基板（図示せず）が、それぞれ前記Ｔ
ＣＰの側方に互いにメイン基板２を挟んで重なり合う対
称位置に接続されている。これら第２、第３サブ基板
は、半導体装置１の異なる機能に対応して異なる電子部
品を搭載した複数の異なるパッケージを予め用意するこ
とができる。そして、このパッケージされたサブ基板を
適当に選択して組み合わせることによって、機能・用途
の異なる多種類の半導体装置１を簡単に短期間でかつ低
コストで設計・製造することができる。また、前記第２
または第３サブ基板を別のパッケージと取り替えること
によって、比較的容易に仕様の変更を実現することがで
きる。更に、メイン基板２には、上述した電子部品以外
に、図示されていないがコンピュータシステムとしてメ
インメモリを除く主要なモジュールを構成するために必
要な電子部品類が搭載されている。また、メイン基板２
のフレキシブル配線板４を接続した側と反対側の長辺に
沿って、外部の装置に接続するためのコネクタ８が設け
られている。
【００７０】他方、第１サブ基板３には、半導体装置１
のメインメモリを構成するメモリ素子として、２個のＲ
ＡＭ９が実装されている。このため、フレキシブル配線
板４は、メイン基板２の第１ＴＣＰ５近傍に接続すると
好都合である。本実施例では、各ＲＡＭ９がそれぞれ４
Ｍビットであって合計８Ｍビットの記憶容量を有する
が、ＲＡＭの容量を変更しまたはその個数を増減するこ
とによって、前記メインメモリの記憶容量を適当に変更
することができる。この記憶容量の変更は、第１サブ基
板３のみを取り替えることによって、メイン基板２のモ
ジュールをそのまま利用しつつ容易に短期間でかつ低コ
ストで行うことができる。
【００７１】図２に併せて示されるように、第１ＴＣＰ
５は、前記カード型コンピュータのＣＰＵ（中央処理ユ
ニット）１０をテープキャリア１１の中央開口に組み込
んでその表面を保護樹脂１２で被覆した概ね正方形の薄
形ＩＣパッケージである。他方、第２ＴＣＰ６は、前記
カード型コンピュータの入出力を取り扱うＩＯサブシス
テムチップ１３を同様にテープキャリア１４の中央開口
に組み込んで保護樹脂１５で被覆した、前記第１ＴＣＰ
と略同一寸法・形状の薄形ＩＣパッケージである。図２
に良く示されるように、第１ＴＣＰ５は、その４辺に沿
って外向きに多数のアウタリード１６が形成され、これ
をメイン基板２上面に形成された対応するランド１７に
後述するようにはんだ付けにより接合させることによっ
て、電気的に接続されている。同様に、第２ＴＣＰ６
は、その４辺に沿って形成された多数のアウタリード１
８を、メイン基板２下面の対応するランド１９にはんだ
付けにより接合させることによって、接続されている。
【００７２】ここで、メイン基板２の上下面において、
ランド１９とランド１７とが平面的に略同じ位置に形成
されているので、両ＴＣＰ５、６は、その全４辺におい
てアウタリード１６、１８とランド１７、１９との各接
合部がそれぞれ基板を挟んで略同じ位置に重なり合うよ
うに形成される。従って、第２ＴＣＰ６は、基板を平面
視したときに第１ＴＣＰ５と略完全に重なり合うように
配置される。このように第１、第２ＴＣＰ５、６が、そ
れぞれメイン基板２の上下両面に前記各接合部及び各チ
ップ１０、１３を重ね合わせて搭載されることによっ
て、基板上には、両ＴＣＰ５、６の前記各チップの周囲
と前記各接合部との間、即ちテープキャリアのみの部分
に、配線可能な領域Ａが得られる。この領域Ａでは、前
記接合部からＴＣＰ３、５の内向きに配線を引き出すこ
とができ、かつスルーホールを形成することができる。
【００７３】本実施例では、メイン基板２が６層からな
る多層構造を有し、図示されるように内層にＣＰＵ１０
及びＩＯサブシステムチップ１３に共通の電源ライン２
０及びグランドライン２１や、様々な信号ラインが設け
られている。そして、メイン基板２の領域Ａには、共通
の電源ライン２０及びグランドライン２１に接続された
共通のスルーホール２２、２３が貫設されている。ＣＰ
Ｕ１０及びＩＯサブシステムチップ１３は、それぞれ各
電源端子が、前記接合部から内向きに延びる配線２４、
２５を介して共通のスルーホール２２により共通の電源
ライン２０に接続され、かつ各接地端子が、同様に前記
接合部から内向きに延びる配線２６、２７及び共通のス
ルーホール２３を介して、共通のグランドライン２１に
接続されている。また、前記両ＴＣＰの他の端子は、同
様にスルーホールまたはビアホール（図示せず）を介し
て所定の信号ラインに適切に接続されている。
【００７４】これに対し、２個のＴＣＰが基板の上下面
において部分的にのみ重なり合う位置関係、または全く
重なり合わない互いにずれた位置関係にあるような場合
には、それぞれのＴＣＰのランドが形成された領域及び
チップが位置する領域にはスルーホールを形成すること
ができない。従って、基板全体としてスルーホールの形
成に使用できない面積が大きくなるので、基板両面の面
積を有効に利用することができず、基板全体の寸法が大
きくなる。本発明によれば、いずれの前記ＴＣＰについ
ても、その全４辺から接合部の内側に配線パターンを引
き出し、スルーホールを設けて内層回路に接続すること
ができるので、基板への電子部品の実装密度が高くなる
と共に、基板面積の有効利用が図られ、配線パターンの
設計自由度が向上する。
【００７５】また、上述したＣＰＵとＩ／Ｏシステムチ
ップの場合のように、その動作上互いに大きく関連する
２個のＩＣチップを同一基板の表裏面の略同じ位置に重
なるように配置し、かつ電源との接続及び接地を共通化
することによって、それらの電源電位及び接地電位を実
質的に同一にすることができるので、動作の安定性が向
上する。しかも、例えば電源用のスルーホール２２は前
記電源用リードとランドとの接合部近傍に、その他のス
ルーホールも対応するリードとランドとの接合部近傍に
配設できるので、ＩＣチップ間の配線長を短くすること
ができ、インダクタンス、インピーダンスを低下させて
より一層の高速動作化を図ることができる。更に、隣接
する配線間のキャパタンスが低下するので、ノイズの影
響が少なくなり、誤動作の虞が解消される。
【００７６】特に本実施例のカード型コンピュータで
は、ＣＰＵ１０として米国インテル社製８０３８６ＳＬ
を、ＩＯサブシステムチップ１３として同社製８２３６
０ＳＬをそれぞれ使用している。通常ＩＣチップの上面
には、印刷された製造者名、型番等の文字の向きを正面
として、その左手前隅部に１番ピンの位置を示す小さな
マークが付されているが、本実施例では、図１におい
て、マーク２８で示される８０３８６ＳＬの１番ピン及
び８２３６０ＳＬの１番ピンの位置が、コネクタ８側か
ら見てそれぞれ左手前にくるように、前記両チップを配
置する。本実施例のように両チップが対応する場合に
は、それぞれ対称位置に関連するリードが出ていること
があり、特に多ビット（例えば１６、３２ビット）のバ
スが出ている場合には、対応するリードが共通の位置に
くることが多い。本実施例では、上述したような配置に
よって、前記両チップの関連する多くのピンの位置をメ
イン基板２を挟んで対応させることができ、最低限必要
なスルーホールの個数をその共通化によって大幅に少な
くすることができた。これにより、スルーホールの形成
に要する基板面積を約２０％減少させることができた。
また、同時に上下チップ間の配線長の短縮によって、動
作の安定性及び信頼性の向上を図ることができた。
【００７７】図３には、上記第１実施例の変形例が断面
図示されている。この変形例では、メイン基板２の上面
及び下面に、それぞれ搭載するＣＰＵ１０及びＩＯサブ
システムチップ１３に対応する寸法のダイパッド２９、
３０が所定位置に設けられている。前記両チップは、そ
れぞれその下面全面が例えば銀ペースト等の熱伝導性樹
脂３１、３２によってダイパッド２９、３０に接合され
ている。メイン基板２には、複数のサーマルビアホール
３３が貫設されており、これによって両ダイパッド２
９、３０間が熱伝達可能に接続されている。前記カード
型コンピュータを動作させると、ＣＰＵ１０が比較的高
熱を発生するのに対し、ＩＯサブシステムチップ１３が
発生する熱は比較的低い。このため、ＣＰＵ１０が発生
した熱の一部は、熱伝導性樹脂層３１からダイパッド２
９、サーマルビアホール３３を介して反対側のダイパッ
ド３０に伝達され、ＩＯサブシステムチップ１３から放
散される。また、サーマルビアホール３３を介して伝達
される熱の一部は、メイン基板２の内層回路を介して放
散される。
【００７８】更に、図３の実施例では、第１及び第２Ｔ
ＣＰ５、６のアウタリード１６、１８とランド１７、１
９との各接合部に保護のための絶縁性樹脂３４、３５が
塗布されている。この絶縁性樹脂は熱伝導性を有するの
で、ＣＰＵ１０が発生する熱は、第１ＴＣＰのアウタリ
ード１６を通って絶縁性樹脂３４から、及び第２ＴＣＰ
のアウタリード１８を介して絶縁性樹脂３５からも放散
される。このように放熱面積を増大させることによっ
て、高価な放熱フィンや液体冷却装置等の手段を使用し
なくても、高発熱性の素子を高密度実装することが可能
となり、同時に製造コストを低減させることができる。
【００７９】図４を用いて、上記第１実施例のように２
個のＴＣＰ５、６をメイン基板２の両面に実装する工程
を説明する。先ず、第１ＴＣＰ５をメイン基板２の上面
に、図４Ａに示す従来と同様の方法によって接続する。
第１ＴＣＰ５は、その全４辺のアウタリード１６をそれ
ぞれ対応する各ランド１７と整合させて位置合せし、メ
イン基板２の所定位置に設置する。この基板を、少なく
ともランド１７の領域を含むようにして、従来と同様に
上面が平坦な受け台である第１受け台３６上に載置す
る。ランド１７の表面には、予めはんだ層が付着されて
いる。
【００８０】次に、第１ＴＣＰ５の上方からボンディン
グツール３７を下降させる。ボンディングツール３７の
底面は、その中央に矩形の凹所３８を設けることによっ
て、アウタリード１６とランド１７との接合部に対応す
る平面ロ字形の加圧部３９を形成している。加圧部３９
は、４辺の全アウタリード１６先端を一括して対応する
ランド１７上面に押圧し、かつ同時に加熱する。第１Ｔ
ＣＰ５は、メイン基板２の上面より相当突出するが、接
合するアウタリード１６先端を除く略全部が凹所３８内
に収容されるので、本加圧工程を妨げることはない。ボ
ンディングツール３７は、前記接合部が冷却した後に上
昇させてアウタリード１６から引き離され、それによっ
てアウタリード１６とランド１７とがはんだ付けにより
完全に接合される。
【００８１】次に、図４Ｂに示すように、メイン基板２
を上下反転させ、その上に第２ＴＣＰ６を設置し、同様
にその全４辺のアウタリード１８をそれぞれ対応する各
ランド１９に整合させて位置合せする。この基板を受け
台である第２受け台４０上に載置する。第２受け台４０
は、上述したボンディングツール３７の底面に略対応す
る平面ロ字形状の周辺支持部４１を有し、それによって
アウタリード１６とランド１７との前記接合部において
メイン基板２を支持する。前記接合部以外の第１ＴＣＰ
５の部分は、第２受け台４０の上面中央の矩形凹所４２
内に収容される。ランド１９の表面にも同様に、はんだ
層が予め付着されている。
【００８２】次に、ボンディングツール４３を第２ＴＣ
Ｐ６の上方から下降させる。ボンディングツール４３
は、ボンディングツール３７と同様の形状を有し、平面
ロ字形の加圧部４４と中央凹所４５とを底面に有する。
第２ＴＣＰ６の接合部の位置、形状、寸法が第１ＴＣＰ
５と同一であれば、ボンディングツール３７をそのまま
ボンディングツール４３に使用してもよい。加圧部４４
により４辺の全アウタリード１８先端を対応するランド
１９上面に押圧しかつ同時に加熱することによって、こ
れらをはんだ付けにより一括接合する。このように第２
受け台４０とボンディングツール４３とを用いて、互い
に対応する平面ロ字形の周辺支持部４１と加圧部４４と
の間でメイン基板２を支持しつつ加圧することによっ
て、先に接続されたＴＣＰが妨げとならずに、基板の両
面の略同じ位置に２個のＴＣＰを実装することが可能に
なる。
【００８３】上述した実施例では、略同一の大きさを有
する２個のＴＣＰを用いたが、大きさの異なる大小２個
のＴＣＰを重なり合う位置に搭載する場合には、当然な
がら小さい方のＴＣＰを先に基板に接続する。次に、大
きい方のＴＣＰを、その接続部をカバーし得る大きな受
け台を使用して、基板の反対側の面に接続すればよい。
【００８４】図５には、本発明を適用したプリント回路
基板の第２実施例が概略的に示されている。第２実施例
では、第１ＴＣＰ５と第２ＴＣＰ６とが、各１辺のアウ
タリード１６、１８の接合部においてのみ互いに重なり
合うようにして、それぞれメイン基板２の上下両面に実
装されている。何らかの理由により、基板のレイアウト
上、前記両ＴＣＰを第１実施例のように同じ位置に完全
に重なり合うように配置できない場合にも、一部の接合
部において部分的に重なるようにすることによって、上
記第１実施例と同様に基板両面の面積を有効に使用して
実装密度を高くすることができる。特に、互いに重なり
合う前記１辺のアウタリード１６、１８間では、双方の
近接位置に共通のスルーホールをメイン基板２に設ける
ことができるので、第１及び第２ＴＣＰ５、６にそれぞ
れ搭載されている素子間の配線長を短くでき、高速動作
化に対応することができる。同時に、この場合にも、隣
接する配線パターンによるノイズの影響を少なくして、
動作の安定性・信頼性を向上させ得ることはいうまでも
ない。
【００８５】第２実施例のプリント回路基板は、図６に
示す工程に従って、メイン基板２の両面に２個のＴＣＰ
５、６を実装することができる。先ず、図６Ａに示すよ
うに、第１ＴＣＰ５をメイン基板２の表面上に、その全
４辺のアウタリード１６をそれぞれ対応するランド１７
に位置合せして設置する。このメイン基板２を、第１受
け台４６の上に載置する。第１受け台４６は、その上面
が、メイン基板２表面のランド１７と重なり合うランド
１９に対応する段差部４７を除いて平坦に形成され、ラ
ンド１９の部分を含めてメイン基板２を裏面から有効に
支持できるようになっている。次に、第１ＴＣＰ５の上
方からボンディングツール４８を下降させる。ボンディ
ングツール４８の底面には、第１ＴＣＰ５のアウタリー
ド１６に対応する平面ロ字形の加圧部４９が形成されて
おり、これにより全４辺のアウタリード１６の先端を一
括して対応するランド１７に押圧し、かつ同時に加熱す
る。また、ランド１７表面には予めはんだ層が形成され
ており、第１ＴＣＰ５はメイン基板２表面にはんだ付け
される。そして、接合部が冷却した後、ボンディングツ
ール４８を上昇させてアウタリード１６から引き離す。
【００８６】次に、図６Ｂに示すように、上下反転させ
たメイン基板２の上に第２ＴＣＰ６を、その全４辺のア
ウタリード１８を対応するランド１９に整合させて位置
合せして設置する。このメイン基板２を第２受け台５０
上に載置する。第２受け台５０は、その上面が、メイン
基板２裏面のランド１９と重なり合う第１ＴＣＰ５の前
記接合部に対応する段部５１を除いて、平坦に形成さ
れ、メイン基板２が前記接合部を含めて確実に支持され
るようになっている。次に、図示されるようにボンディ
ングツール５２を下降させ、その底面に設けられた平面
ロ字形の加圧部５３によって、アウタリード１８先端を
一括してランド１９に押圧し、かつ同時に加熱する。ラ
ンド１９表面には、同様に予めはんだ層が形成されてい
るので、第２ＴＣＰ６はメイン基板２裏面にはんだ付け
される。このようにして、第１実施例と同様に、２個の
ＴＣＰ５、６を基板の表裏両面に互いに部分的に重なり
合うように実装することができる。
【００８７】図７には、半導体装置１を所謂ＩＣカード
と同様のカード形状をなす箱体５４内に収容したカード
型コンピュータが示されている。箱体５４は、図８に併
せて示されるように、概ねコ字形をなす亜鉛・ダイカス
ト製またはアルミニウム・ダイカスト製の枠体５５と、
金属製の上面パネル５６及び平坦な下面パネル５７とか
ら構成される。箱体５４の長手方向の一方の側辺は、コ
ネクタ８によって形成される。このようなカード形状の
箱体は、樹脂ケースの一体構造が一般的であるが、本発
明の場合、内部の基板に悪影響を及ぼす虞があるため、
また本実施例では実際上枠体５５が金属製のため、熱カ
シメできないので、両パネル５６、５７はねじ等を用い
てまたは接着剤により枠体５５に結合される。このよう
に、箱体５４の略全体が導電性材料で形成され、かつ枠
体５５、上面パネル５６及び下面パネル５７が導通した
構造によって、メイン基板２及び第１サブ基板３に対す
る静電シールドの効果が発揮され、前記基板自体の輻射
ノイズや外部のノイズの影響を遮断し、ノイズ干渉を有
効に排除することができる。また、上面パネル５６に
は、その周辺部から或一定の高さの膨出部５８が形成さ
れている。
【００８８】図８に良く示されるように、半導体装置１
は、フレキシブル配線板４を湾曲させて、第１サブ基板
３をメイン基板２に対面させるような形態で、箱体５４
内に収容されている。メイン基板２は、例えばねじ等に
よって枠体５５に固定される。メイン基板２と第１サブ
基板３とは、それらの間に介装されたスペーサ部材５９
によって、互いに一定間隔で離隔しつつ対面状態で一体
に結合されている。スペーサ部材５９としては、ポリカ
ーボネート樹脂のような或程度の可撓性を有する絶縁材
料のブロックを使用し、これを接着剤等で前記両基板の
対向面に、好ましくは基板中央付近の電子部品が接続さ
れていない部分に、接着して固定することができる。こ
のような固定方法によって、半導体装置１全体をより薄
型にすることができる。また、スペーサ部材５９が上述
したように可撓性を有するため各基板２、３に余分な応
力が作用しないので、振動や衝撃等に対してもその影響
を受けることが少ない。そして、第１サブ基板３が概ね
上面パネル５６の膨出部５８内に収まるようになってい
る。
【００８９】本実施例では、メイン基板２の第１ＴＣＰ
５即ちＣＰＵ１０を実装した面が第１サブ基板３に対面
し、かつ第１サブ基板３のＲＡＭ９を実装した面がメイ
ン基板２と対面するように配置されている。そして、上
述したように、フレキシブル配線板４がメイン基板２の
ＣＰＵ１０を実装した前記面に接続されることによっ
て、メイン基板２にスルーホールをほとんど設ける必要
がなく、ＣＰＵ５と第１サブ基板３とを接続することが
できる。このため、メイン基板の面積をより小さくで
き、基板の小型化を図り得ると共に、回路の設計・配線
の自由度が増す。
【００９０】図９に示す別の実施例では、フレキシブル
配線板４が、メイン基板２の第１サブ基板３に対面する
側と反対側の面に接続されている点において、図８の実
施例と異なる。このため、メイン基板２の側縁には、フ
レキシブル配線板４を通すための切欠部６０が形成され
ている。更に、メイン基板２には、ＣＰＵ１０がフレキ
シブル配線板４を接続した面と反対側に搭載されている
ので、これと接続するためのスルーホール６１が設けら
れている。しかし、このような構成により、フレキシブ
ル配線板４は、図３の実施例よりも大きい曲率で湾曲さ
せることができるので、メイン基板２との接続部にかか
る負担をより少なくし、該接続部における断線や破損を
防止することができる。
【００９１】また、別の実施例では、図８の構成におい
て、第１ＴＣＰ５と第２ＴＣＰ６とを逆に配置すること
ができる。この場合には、ＣＰＵ１０がメイン基板２の
フレキシブル配線板４を接続した面と反対側になるの
で、図４の実施例と同様のスルーホールをメイン基板２
に形成する必要がある。しかし、ＩＯサブシステムチッ
プ１３に比して発熱の多いＣＰＵ１０が、下面パネル５
７側にかつその近傍に配置されるので、該下面パネルか
らの放熱作用により、内部の温度上昇を抑制することが
できる。
【００９２】更に別の実施例では、図９の構成におい
て、第１ＴＣＰ５と第２ＴＣＰ６とを逆に配置すること
ができる。この場合には、ＣＰＵ１０がメイン基板２の
フレキシブル配線板４を接続した面と同じ側になるの
で、スルーホールを形成する必要がなく、かつフレキシ
ブル配線板４の曲率が大きくなって前記接続部にかかる
負担が少なくなり、しかも、ＣＰＵ５が下面パネル５７
側に配置されるので、より高い放熱効果が得られるとい
う利益がある。
【００９３】図１０及び図１１には、それぞれ上述した
図８及び図９の変形例が示されている。即ち、これらの
実施例では、第１サブ基板３が、ＲＡＭ９を実装した面
と反対側の面をメイン基板２に対面させている。このた
め、図３及び図４の実施例に比して、装置全体の厚さが
多少大きくなるが、ＲＡＭ９が上面パネル５６側にかつ
その近傍に配置されるので、該上面パネルからの放熱作
用により、ＲＡＭ９による内部の温度上昇を抑制するこ
とができる。また、フレキシブル配線板４の接続位置、
ＣＰＵ１０の配置、及びそれらの位置関係による作用効
果については、図８及び図９の場合と同一であるので、
説明を省略する。
【００９４】箱体５４の上面パネル５６は、絞り加工に
よって外向きの膨出部５８を形成した金属板からなる。
この金属板には、箱体５４全体を所望の厚さに制限しつ
つ、使用時に図１２に示すような外力による変形を防止
するという観点から、例えばビッカース硬さ１５０〜２
５０程度、厚さ約０．２mmのステンレス鋼板のような硬
い材料を使用すると好都合である。特に、かかるカード
状箱体５４を手で取り扱う場合、外力は上面パネルの略
中央に作用するが、そのために上面パネル５６が多少凹
むようなことがあっても、上述したスペーサ部材５９が
前記基板の略中央に配置されているので、変形による前
記基板への影響が少ない。
【００９５】膨出部５８は、その立上り角度ａを４５〜
９０゜に設定すると、指で押しても容易に変形しない剛
性が得られると共に、上述したように第１サブ基板３
を、その寸法が記憶容量の増大によって大きくなって
も、収容し得る十分なスペースが確保されるので好まし
い。上面パネル５６は、図示されるように膨出部５８の
立上り部を除いて全体が平坦に形成されているので、組
立時に枠体５５に対する位置決めが容易であり、組立性
が向上し、作業が容易になる。また、本実施例では、膨
出部５８とコネクタ８との間を或程度離隔することによ
って、前記カード型コンピュータを装脱する際のコネク
タ８の強度を向上させている。更に、上面パネル５６の
膨出部５８内面には、第１サブ基板３との直接接触を防
止するために、公知のレジスト材６２が前記立上り部を
含めて略全面に塗布されている。ここで、前記レジスト
材は、膨出部５８以外の上面パネル５６内面には塗布さ
れていないので、高温により変形や剥がれを生じる虞が
無い。また、レジスト材６２は、膨出部５８内面の前記
立上り部を除いた平面部分にのみ塗布することもでき
る。
【００９６】図１３には、第２サブ基板７の断面構造及
び製造工程が示されている。本実施例において、第２サ
ブ基板７は、厚さ１mm程度の４層構造の配線板６３から
なり、薄型化を図るために、電子部品を実装するための
中央領域６４が、予め約半分の厚さに削られている。配
線板６３には、厚さ０．３mm程度の更に薄いものを使用
することもできる。配線板６３の周縁には、メイン基板
２のパッドにはんだ付けにより接続するための多数の端
子６５が設けられている。
【００９７】先ず、図１３Ａに示すように、中央領域６
４の所定位置に例えばロジックＩＣ、マイクロコンピュ
ータ等の複数の電子部品６６を設置し、ワイヤボンディ
ングやはんだ付け等公知の方法により接続する。次に、
図１３Ｂに示すように、搭載した電子部品６６及び中央
領域６４全体を覆うように、熱硬化性保護樹脂６７を塗
布する。これを加熱して保護樹脂６７を硬化させた後冷
却すると、配線板６３、特にその中央領域６４が肉薄で
剛性に欠けるために、熱膨張率の差から、図１３Ｃに示
すように、その周辺部が上向きに反りを生じる。
【００９８】このような上反りの第２サブ基板７は、メ
イン基板２上の所定位置に正確に設置しても、メイン基
板２の僅かな動きで簡単に位置がずれてしまうため、正
確かつ確実に接続することが困難である。また、所定位
置に接続できたとしても、メイン基板も同様に薄型なた
めに十分な剛性を有しない場合には、第２サブ基板７の
反りに合わせて変形する虞がある。図１４には、反りを
生じたサブ基板をメイン基板の所定位置に正確に、かつ
メイン基板に変形を生じさせることなく実装し得る方法
が工程順に示されている。
【００９９】メイン基板２の表面には、第２サブ基板７
の端子６５を接続するために対応する多数のパッド６８
が予め形成されている。図１４Ａに示すように、第２サ
ブ基板７を位置合せしつつ、その下面を接着剤６９によ
ってメイン基板２上に仮付けする。接着剤６９は、前記
下面の少なくとも２個所、または３個所以上に付着させ
るのが好ましいが、位置ずれを生じない限り１個所でも
良い。従って、仮付け後に第２サブ基板７が正確に配置
されていないことが判明すれば、簡単に取り外して位置
決めし直すことができる。しかも、一旦正確に配置され
れば、メイン基板２を動かしてもその位置が容易にずれ
ることはない。次に、赤外線や温風を用いて例えば約２
３０゜Ｃの温度で約１０秒間加熱する周知のリフローは
んだ付けによって、第２サブ基板７の各端子６５を対応
するメイン基板２のパッド６８に接合する。図１４Ｂに
示すように、加熱中の前記第２サブ基板は、保護樹脂６
７が熱膨張して反りが解消し、平坦な状態になる。しか
し、常温まで冷却すると、図１４Ｃのように第２サブ基
板７の反る力によって、メイン基板２にも反りが生じ
る。
【０１００】次に、図１４Ｄに示すようにメイン基板２
を反転させ、その裏面上に第３サブ基板７０を載置す
る。第３サブ基板７０には、フロッピーディスクドライ
ブ、ＡＤコンバータ、ＰＬＬ等のアナログ回路部分が搭
載されている。第３サブ基板７０は、第２サブ基板７と
略同一の寸法・形状を有し、かつ熱硬化性保護樹脂の熱
膨張率の差により上反りを生じている。逆にメイン基板
２は、反転によって下向きに反っている。メイン基板２
の裏面には、第２サブ基板７を実装した位置と該メイン
基板を挟んで重なり合う対称位置に第３サブ基板７０が
実装されるように、予め多数のパッド７１が形成されて
いる。位置合せした第３サブ基板７０は、同様にその下
面を複数個所または位置ずれを起こさない限り１個所で
接着剤７２によりメイン基板裏面に仮付けする。この状
態で正確に位置決めされていないことが判明すれば、第
３サブ基板７０は前記メイン基板裏面から取り外して、
再度位置合せすることができる。そして、周知の手段に
より加熱して、リフローはんだ付けにより、図１４Ｅの
ように第３サブ基板周縁の端子７３を対応するパッド７
１に接合する。上述したように加熱中は第２、第３サブ
基板７、７０は反りが解消して平坦になるので、正確に
位置決めされている限り、はんだ付けは容易に行われ
る。前記両サブ基板がメイン基板２の前記対称位置に接
続されることによって、それらの反る力が均衡し、かつ
互いに逆方向に作用することによって、メイン基板２
は、常温に冷却した後も図１４Ｅの真っ直ぐに平坦な状
態に保持される。また、前記両サブ基板の大きさが異な
る場合でも、概ね対称位置に実装することによって、メ
イン基板２の反りを抑制することができる。
【０１０１】第３サブ基板７０の電源端子は、多数の端
子７３の中の１個所のみに設けられ、統一してメイン基
板２のある電源ラインに接続されている。本発明のよう
に回路基板が小型化すると、デジタル回路部分は動作が
安定してくるのに対し、アナログ回路部分はノイズの影
響を受け易くなる。特に、本実施例の第１サブ基板３の
ようなメモリ基板は、ノイズが発生し易く、電源電圧の
変動を引き起こす虞があり、アナログ回路部分への影響
も大きい。本発明によれば、アナログ回路部分をメイン
基板２とは別個の基板として電源も統一することによ
り、デジタル回路部分の電源電位の変動の影響を少なく
できるので、その動作を安定させることができる。ま
た、電源を１個所にすることによって、第３サブ基板７
０及びメイン基板２のスペースを節約することができ、
半導体装置全体を小型化できると共に、コストを低減さ
せることができる。更に、必要に応じて、第３サブ基板
７０の電源回路にフィルタを付加することによって、ノ
イズをより確実に遮断することもできる。
【０１０２】図１５Ａ及びＢには、本発明による半導体
装置の第２実施例が示されている。この半導体装置は、
図１に示す第１実施例のフレキシブル配線板４に代え
て、１対のコネクタによって互いに電気的かつ機械的に
着脱可能に接続される図１５Ａのメイン基板２′と図１
５Ｂの第１サブ基板３′とからなる。メイン基板２′
は、第１実施例における第１ＴＣＰ５即ちＣＰＵが搭載
されていない点、及びその上面に細長い雌型のコネクタ
７４が取り付けられている点を除いて、第１実施例のメ
イン基板２と全く同様の構成を有する。本実施例では、
ベアチップのＣＰＵ７５が、所謂ＣＯＢ（Chip on Boar
d）方式で第１サブ基板３′上に直接接続され、かつ保
護樹脂７６で被覆されている。
【０１０３】更に第１サブ基板３′には、図１５Ｂに示
すように、ＣＰＵ７５と同一面上に半導体装置のメイン
メモリを構成する４個のＲＡＭ９′が搭載され、かつメ
イン基板２′の雌型コネクタ７４に対応する細長い雄型
のコネクタ７７が取り付けられている。ＣＰＵ７５とＲ
ＡＭ９′とは、第１サブ基板３′に配線されたデータバ
スを介して相互接続されているので、両者間の配線長を
第１実施例の場合よりも短くできる。特に本実施例で
は、ＣＰＵに米国インテル社の８０４８６マイクロプロ
セッサ（クロック周波数３３ＭＨｚ）を使用しているた
め、その性能を十分に発揮させてより高速で処理させる
ことができるので、好都合である。
【０１０４】雌型コネクタ７４は、メイン基板２′の上
面に第２サブ基板７とは反対側の短辺に沿って配置さ
れ、かつ雄型コネクタ７７を補完する長手方向に沿って
細長い溝状の接続部７８が上向きに開設されている。接
続部７８の内部には、その左右両側に例えば１００ピン
の接続端子７９ａが長手方向に沿って０．５mmの狭ピッ
チで配設されている。これに対して、雄型コネクタ７７
は、第１サブ基板３′の一方の辺縁に沿ってＣＰＵ７５
の近傍に配置され、その外面には、同じく左右両側に前
記接続部の接続端子に対応する１００ピンの接続端子７
９ｂが、長手方向に沿って０．５mmの狭ピッチで配設さ
れている。この種のコネクタは一般に、フレキシブル配
線板よりも狭ピッチで配線できるので、３２ビットまた
はそれ以上に信号線の数が増加しても、より小さいスペ
ースで柔軟に対応することができる。
【０１０５】メイン基板２′と第１サブ基板３′とは、
図１６に良く示されるように、該第１サブ基板のＣＰＵ
実装面を下向きに互いに対面させて、雄型コネクタ７７
を前記雌型コネクタの接続部７８に強制的に嵌合させる
ことによって、一体的に抜き差し可能に結合される。こ
のとき、保護樹脂７６で被覆したＣＰＵ７５は、コネク
タ７４、７７と第２サブ基板９との間の、第１実施例で
は第１ＴＣＰ５が配設されていた空隙に、収納されるの
で、半導体装置全体の薄形化することができる。また、
メイン基板２′と第１サブ基板３′とを、第１実施例の
場合と同様に適当なスペーサ部材（図示せず）を用いる
ことによって、一定の間隔を保持しつつ固定すると、両
者間の電気的接続が確保されるので好都合である。当然
ながら、前記スペース部材を用いることなく、コネクタ
のみによって両基板を機械的に固定することも可能であ
る。また、各コネクタ７４、７７は、上記以外の様々な
型式のものを使用することができ、かつ前記各基板の形
状・寸法、配線等の設計条件によって、基板の中央部等
上記実施例以外の様々な位置に設けることができる。
【０１０６】このように本発明によれば、第１サブ基板
に搭載されるＣＰＵ及びメインメモリの記憶容量を適当
に選択することによって、要求される様々な性能、条件
等に対応した専用性を有する半導体装置を提供できるか
ら、メイン基板は、搭載される主要なモジュールを統一
して構成を共通化することができ、製造上有利である。
特に上記第２実施例の場合、第１実施例の場合とはＣＰ
Ｕのピン配列が異なり、かつＣＰＵに接続される配線が
多くなるが、このようなＣＰＵの変更に対しても容易に
対応することができる。更にメイン基板は、配線スペー
スが広くなることに加え、配線上ＣＰＵによる制限がな
いので、配線設計の自由度が高くなる利点がある。
【０１０７】図１７乃至図２０には、半導体装置１即ち
前記カード型コンピュータのコネクタ８の端子の配列が
示されている。図７に示されるように、コネクタ８は、
その長手方向に沿って１１８ピン×上下２列の配列構造
を有する。このように、半導体装置１が高性能化するに
つれてコネクタ８はより多ピン化し、かつ小型化するに
つれてピン配列がより狭ピッチ化している。このため、
コネクタ８の開口８０は、長手方向に沿って左右非対称
な位置に形設された２個の補強用リブ８１、８２によっ
て、それぞれ長さの異なる３つの開口部８３〜８５に分
割されている。これに対応して、前記端子配列も図１７
の第１領域と、図１８及び図１９に連続して示す第２領
域と、図２０に示す第３領域とに３分割されている。非
対称位置に設けたリブ８１、８２によってコネクタ８の
接続方向が一義的に決定されるので、前記カード型コン
ピュータを機器に接続して使用する場合に、その装着方
向を誤る虞が解消される。また、当然ながら、コネクタ
８が本実施例のように雌型でなく雄型の場合には、前記
リブの代わりに溝部を設けることによって、端子配列を
分割することができる。
【０１０８】図１７に示される第１領域には、ピン番号
１〜２８及び１１９〜１４６の２８ピン×２列が上下平
行に配列されている。この領域には、主に外部の周辺装
置、即ちＬＣＤ（液晶ディスプレイ）、ＣＲＴ、キーボ
ード、マウス、フロッピディスクドライブ等に接続する
ためのピンが含まれる。図１８及び図１９の第２領域に
は、ピン番号２９〜８３及び１４７〜２０１の５５ピン
×２列が配列され、例えばシリアルインタフェース、パ
ワーマネージメント、ＡＴバス等に関係するピンが含ま
れる。図２０の第３領域には、ピン番号８４〜１１８及
び２０２〜２３６の３５ピン×２列が配列され、例えば
シリアルインタフェース、パラレルインタフェース、ハ
ードディスクドライブ、パワーマネージメント等に関係
するピンが含まれている。これらのピンに割り当てられ
た信号の出力は、３．３Ｖまたは５Ｖである。このよう
に比較的低い出力では、外部のノイズや回路内の輻射ノ
イズの影響を排除して信号出力を安定させることが重要
である。
【０１０９】図１７に示されるように、ピン番号１２１
に割り当てられたＬＣＤインタフェースのフラットパネ
ル用データシフトクロック信号（ＦＰＤＯＴＣＬＫ）が
ピン番号１２０の接地ライン（ＧＮＤ）に隣接して配置
されている。このＦＰＤＯＴＣＬＫは、フラットパネル
に表示を行うための制御信号の一つで、表示用データの
シフトを行うクロック信号である。これを接地ラインに
隣接させることによって、その電位が安定するので、Ｌ
ＣＤの表示を安定させることができる。
【０１１０】また、図１７のピン番号１５〜１７には、
ＣＲＴインタフェース用信号としてＣＲＴ用ＲＧＢ信号
の青色（ＢＬＵＥ）、緑色（ＧＲＥＥＮ）、赤色（ＲＥ
Ｄ）信号がそれぞれ割り当てられている。そして、これ
らのピン番号１５〜１７に平行なピン配列の対向する位
置に設けられたピン番号１３３〜１３５に、前記各青
色、緑色、赤色信号に対するリターン信号（ＢＲＴＮ、
ＧＲＴＮ、ＲＲＴＮ）がそれぞれ割り当てられている。
このように、アナログ信号であるＣＲＴ用のＲ、Ｇ、Ｂ
各カラー信号を出力側とリターン側とで、できる限り同
一条件にすることによって、外部ノイズ等が打ち消し合
ってその影響を受け難くなるので、ＣＲＴの表示を高品
位にしかつ維持することができる。
【０１１１】以上、本発明の好適な実施例について詳細
に説明したが、当業者に明らかなように、本発明はその
技術的範囲内において上述した各実施例に様々な変形・
変更を加えて実施することができる。例えば、上記第１
実施例のメイン基板と第１サブ基板とを第２実施例のコ
ネクタによって接続することができ、逆に第２実施例の
メイン基板と第１サブ基板とをフレキシブル配線板によ
って接続することもできる。また、ＴＣＰを配線板に接
続する方法として、はんだ付け以外に熱圧着によるリー
ドとランドとの合金化や、シート状の異方性導電膜を用
いる方法、光硬化性絶縁樹脂を用いる方法等、公知の様
々な方法を用いることができる。更に、本発明は、ＴＣ
Ｐと同様にリードを有する、例えばＱＦＰのような他の
パッケージ型電子部品を実装する場合にも、同様に適用
することができる。
【０１１２】
【発明の効果】本発明は、以上のように構成されている
ので、以下に記載されるような効果を奏する。
【０１１３】本発明の半導体装置によれば、請求項１記
載のように構成することによって、サブ基板を取り替え
るだけで記憶容量を簡単に変更することができるので、
汎用性のあるメイン基板を同一にして、記憶容量の異な
る多数の機種を容易に短期間でかつ低コストで製造する
ことができる。しかも、技術の進歩や使用条件の変更等
により記憶容量を変更する必要が生じた場合にも、簡単
に切り換えができ、かつメイン基板をそのまま利用して
低コストで対応することができる。特にＣＰＵをメモリ
と共にサブ基板に搭載した場合には、メイン基板の共通
化が図られ、かつ配線設計の自由度が向上し、製造が容
易になってコストを低減化できる。更に、半導体装置の
基本的性能を維持しつつ要求される特定の性能・目的に
応じてＣＰＵ及びメモリを容易に設計変更できるから、
半導体装置の専用性を低コストで実現することができ
る。
【０１１４】これに加え、本発明によれば、対面配置さ
せたメイン基板とサブ基板とを一体的に固定することに
よって、フレキシブル配線板またはコネクタにかかる負
担を少なくして、振動や衝撃等の外力に対する耐久性を
向上させ、装置全体の小型化・薄型化を図ることがで
き、更に、これらを収容するカード状箱体の一側面を絞
り加工した金属板で形成することによって、使用時の不
測の取扱いに対して十分な剛性を持たせ、より一層の薄
型化を達成することができる。
【０１１５】更に、本発明によれば、外部のＬＣＤに接
続されるドットクロック信号用端子を接地端子に隣接さ
せ、また外部のＣＲＴに接続されるＲ、Ｇ、Ｂ信号用各
端子の配列を対応するＲ、Ｇ、Ｂリターン信号用端子の
配列と対称に配置することによって、装置全体の小型化
及び消費電力の省力化により外部から受ける電磁的な影
響を少なくして画像出力を安定させ、ＬＣＤ、ＣＲＴに
おける表示を高品質に維持して、動作の安定性・信頼性
を向上させることができる。
【０１１６】また、請求項１３記載の本発明の半導体装
置によれば、異なる電子部品を搭載したサブ基板を適当
に選択することによって、異なる機能、使用条件にそれ
ぞれ対応して多種類の半導体装置を比較的簡単に短期間
でかつ低コストで製造することができ、しかも、薄型化
した基板に生じ易い反りによる変形を有効に防止して、
基板の薄型化を可能にし、半導体装置全体をより小型化
・薄型化することができる。
【０１１７】請求項１３記載の本発明の半導体装置の製
造方法によれば、電子部品を搭載したサブ基板が、薄型
化により反りを生じた場合でも、メイン基板上に正確に
位置決めして接続できるので、歩留りが向上し、従来の
工程を大幅に変更したり手間やコストを増加させること
なく、半導体装置を製造することができる。
【０１１８】また、請求項１５記載の半導体装置によれ
ば、プリント基板の両面において、それぞれＩＣパッケ
ージのリードとプリント基板上のランドとの接合部が互
いに重なり合う部分の大きさに応じて、基板面積を小さ
くできるので、実装密度を高くすることができ、基板両
面の面積を有効に利用して回路の設計上自由度が増すと
共に、半導体装置及びこれを搭載する機器の小型化を達
成することができる。これに加え、特に動作上関連のあ
るＩＣパッケージを重なり合うように配置すれば、共通
のスルーホールを使用することにより、より一層基板面
積の有効利用が図られ、高密度実装が可能になると共
に、それらの間の配線長を短縮できるので、動作を高速
化でき、かつ誤動作を解消して動作の安定性・信頼性の
向上を図ることができる。
【０１１９】更に、請求項２１記載の半導体装置によれ
ば、プリント基板の両面に重なり合うように配置された
一方のＩＣパッケージから発生する熱が、プリント基板
に設けたサーマルビアを介して他方のＩＣパッケージに
伝達されるので、高価な放熱手段や冷却装置を用いるこ
となく比較的簡単な方法により、放熱面積を実質的に増
大させることができ、低コストで小型化に適した放熱構
造が得られる。
【０１２０】また、請求項２３記載の半導体装置の製造
方法によれば、プリント基板を支持する受け台の形状に
変更を加えるだけで、従来の実装工程に大幅な変更を加
えることなく、複数のＩＣパッケージをプリント基板の
両面に重なり合うように実装することができ、上述した
ように、高密度実装、動作の高速化、動作の安定性・信
頼性の向上に適した半導体装置を比較的簡単にかつ低コ
ストで実現することができる。
【図面の簡単な説明】
【図１】本発明を適用したカード型コンピュータ用の半
導体装置の第１実施例を概略的に示す斜視図である。
【図２】図１のII−II線に於ける断面図である。
【図３】第１実施例の変形例を示す図２と同様の断面図
である。
【図４】第１実施例の実装工程を示す断面図である。
【図５】本発明の第２実施例を示す断面図である。
【図６】第２実施例の実装工程を示す断面図である。
【図７】第１実施例の半導体装置を収容したカード形状
の箱体を示す斜視図である。
【図８】メイン基板と第１サブ基板との接続構造を示す
図７のVIII−VIII線における断面図である。
【図９】メイン基板と第１サブ基板との接続構造の別の
実施例を示す断面図である。
【図１０】メイン基板と第１サブ基板との接続構造の更
に別の実施例を示す断面図である。
【図１１】メイン基板と第１サブ基板との接続構造の更
に別の実施例を示す断面図である。
【図１２】カード形状の箱体の構造を説明するための断
面図である。
【図１３】第２サブ基板の製造工程を順に示す図Ａ乃至
図Ｃからなる断面図である。
【図１４】第２及び第３サブ基板をメイン基板の両面に
接続する工程を順に示す図Ａ乃至図Ｅからなる図であ
る。
【図１５】図Ａ及び図Ｂからなり、それぞれ本発明によ
る半導体装置の第２実施例のメイン基板と第１サブ基板
とを概略的に示す斜視図である。
【図１６】第２実施例のメイン基板と第１サブ基板とを
接続した状態を示す部分拡大図である。
【図１７】コネクタのリブで分割された第１部分の端子
配列を示す図である。
【図１８】コネクタのリブで分割された第２部分の半分
の端子配列を示す図である。
【図１９】図１８に示す第２部分の残りの半分の端子配
列を示す図である。
【図２０】コネクタのリブで分割された第３部分の端子
配列を示す図である。
【図２１】従来の半導体装置に於ける両面実装を示す断
面図である。
【符号の説明】 １ 半導体装置 ２ メイン基板 ３ 第１サブ基板 ４ フレキシブル配線板 ５ 第１ＴＣＰ ６ 第２ＴＣＰ ７ 第２サブ基板 ８ コネクタ ９ ＲＡＭ １０ ＣＰＵ １１ テープキャリア １２ 保護樹脂 １３ ＩＯサブシステムチップ１ １４ テープキャリア １５ 保護樹脂 １６ アウタリード １７ ランド １８ アウタリード １９ ランド ２０ 電源ライン ２１ グランドライン ２２、２３ スルーホール ２４〜２７ 配線 ２８ マーク ２９、３０ ダイパッド ３１、３２ 熱伝導性樹脂 ３３ サーマルビアホール ３４、３５ 絶縁性樹脂 ３６ 第１受け台 ３７ ボンディングツール ３８ 凹所 ３９ 加圧部 ４０ 第２受け台 ４１ 周辺支持部 ４２ 凹所 ４３ ボンディングツール ４４ 加圧部 ４５ 凹所 ４６ 第１受け台 ４７ 段差部 ４８ ボンディングツール ４９ 加圧部 ５０ 第２受け台 ５１ 段部 ５２ ボンディングツール ５３ 加圧部 ５４ 箱体 ５５ 枠体 ５６ 上面パネル ５７ 下面パネル ５８ 膨出部 ５９ スペーサ部材 ６０ 切欠部 ６１ スルーホール ６２ レジスト材 ６３ 配線板 ６４ 中央領域 ６５ 端子 ６６ 電子部品 ６７ 熱硬化性保護樹脂 ６８ パッド ６９ 接着剤 ７０ 第３サブ基板 ７１ パッド ７２ 接着剤 ７３ 端子 ７４ 雌型コネクタ ７５ ＣＰＵ ７６ 保護樹脂 ７７ 雄型コネクタ ７８ 接続部 ７９ 接続端子 ８０ 開口 ８１、８２ 補強用リブ ８３〜８５ 開口部 ８６ プリント基板 ８７ ＴＣＰ ８８ ボンディングツール ８９ アウタリード ９０ ランド ９１ 受け台 ９２ ＴＣＰ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 今岡 紀夫 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 野明 一吉 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 橋元 伸晃 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 基板に搭載されたＣＰＵと入出力装置と
    メモリとを備える半導体装置であって、 前記基板がメイン基板と、該メイン基板に電気的に接続
    されたサブ基板とからなり、前記メモリが、前記サブ基
    板に搭載されたメモリ素子からなることを特徴とする半
    導体装置。
  2. 【請求項２】 前記ＣＰＵが、前記メイン基板に搭載さ
    れていることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記ＣＰＵが、前記サブ基板に搭載され
    ていることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記メイン基板と前記サブ基板とが、フ
    レキシブル配線板を介して接続されていることを特徴と
    する請求項１乃至請求項３のいずれか記載の半導体装
    置。
  5. 【請求項５】 前記メイン基板と前記サブ基板とが、互
    いに対面するように１対のコネクタによって着脱可能に
    接続されていることを特徴とする請求項１乃至請求項３
    のいずれか記載の半導体装置。
  6. 【請求項６】 前記サブ基板が、前記フレキシブル配線
    板を湾曲させて前記メイン基板と対面するように配置さ
    れ、かつ前記フレキシブル配線板が、前記メイン基板の
    前記サブ基板と対面する面と反対側の面に接続されてい
    ることを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】 互いに対面させた前記メイン基板と前記
    サブ基板とを一体的に固定するための手段を更に備える
    ことを特徴とする請求項５または請求項６記載の半導体
    装置。
  8. 【請求項８】 前記メイン基板とサブ基板とを収容する
    ためのカード形状の薄い箱体を備え、前記箱体の少なく
    とも一方の面が、絞り加工により外向きに膨出させた金
    属板からなることを特徴とする請求項４または請求項５
    記載の半導体装置。
  9. 【請求項９】 外部装置に接続するために多数の端子を
    配列したコネクタを更に備え、外部の液晶ディスプレイ
    装置に接続されるドットクロック信号用端子が、接地端
    子に隣接して配置されていることを特徴とする請求項１
    記載の半導体装置。
  10. 【請求項１０】 外部装置に接続するために多数の端子
    を複数の列に配列したコネクタを更に備え、外部のＣＲ
    Ｔに接続されるＲ、Ｇ、Ｂ信号用各端子と、それらに対
    応するＲ、Ｇ、Ｂリターン信号用各端子とが、互いに平
    行な前記端子列の対向する位置にそれぞれ配置されてい
    ることを特徴とする請求項１記載の半導体装置。
  11. 【請求項１１】 外部装置に接続するために多数の端子
    を配列したコネクタを更に備え、前記コネクタが、前記
    端子の列をその配列に沿って左右非対称に分割する手段
    を有することを特徴とする請求項１記載の半導体装置。
  12. 【請求項１２】 前記メイン基板の面に実装される第２
    のサブ基板を有し、前記第２のサブ基板にはアナログ回
    路部分が搭載され、かつ前記第２のサブ基板の電源端子
    が、１個所で前記メイン基板に接続されていることを特
    徴とする請求項１記載の半導体装置。
  13. 【請求項１３】 基板に実装された複数の電子部品から
    なる半導体装置であって、 前記基板が、メイン基板とそれぞれに前記電子部品を搭
    載した複数のサブ基板とからなり、少なくともいずれか
    ２個の前記サブ基板が、前記メイン基板の両面に該メイ
    ン基板を挟んで互いに重なり合う対称位置に実装されて
    いることを特徴とする半導体装置。
  14. 【請求項１４】 複数の電子部品を基板に実装した半導
    体装置の製造方法であって、 前記電子部品をサブ基板に実装する過程と、前記サブ基
    板を前記メイン基板上の所定位置に設置し、取外可能に
    仮付けした後に前記メイン基板に接続する過程とからな
    ることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 第１ＩＣパッケージと第２ＩＣパッケ
    ージとをそれぞれプリント基板の第１面及び第２面に実
    装した半導体装置であって、 前記第１ＩＣパッケージのリードと前記第１面上に形成
    された第１ランドとの接合部と、前記第２ＩＣパッケー
    ジのリードと前記第２面上に形成された第２ランドとの
    接合部とが、互いに前記プリント基板を挟んで重なり合
    うように、前記第１及び第２ＩＣパッケージが配置され
    ていることを特徴とする半導体装置。
  16. 【請求項１６】 前記第１ＩＣパッケージの前記リード
    と前記第１ランドとの前記接合部と、前記第２ＩＣパッ
    ケージの前記リードと前記第２ランドとの前記接合部と
    が、前記各ＩＣパッケージのいずれか１辺において互い
    に重なり合うことを特徴とする請求項１５記載の半導体
    装置。
  17. 【請求項１７】 前記第１ＩＣパッケージの前記リード
    と前記第１ランドとの前記接合部と、前記第２ＩＣパッ
    ケージの前記リードと前記第２ランドとの前記接合部と
    が、前記各ＩＣパッケージの全４辺において互いに重な
    り合うことを特徴とする請求項１５記載の半導体装置。
  18. 【請求項１８】 前記第１及び第２ＩＣパッケージが、
    その動作上相互に関連ＩＣチップを搭載していることを
    特徴とする請求項１５乃至請求項１７のいずれか記載の
    半導体装置。
  19. 【請求項１９】 前記第１ＩＣパッケージがＣＰＵを搭
    載し、かつ前記第２ＩＣパッケージが前記ＣＰＵに対応
    して動作するＩ／Ｏシステムを搭載していることを特徴
    とする請求項１８記載の半導体装置。
  20. 【請求項２０】 前記第１または第２ＩＣパッケージが
    ＴＣＰ（Tape Carrier Package）であることを特徴とす
    る請求項１５乃至請求項１９のいずれか記載の半導体装
    置。
  21. 【請求項２１】 プリント基板の両面に第１ＩＣパッケ
    ージと第２ＩＣパッケージとを、前記プリント基板を挟
    んで互いに重なり合うように実装した半導体装置であっ
    て、 前記第１及び第２ＩＣパッケージが、それぞれ前記プリ
    ント基板の各面にダイボンディングにより接合され、か
    つ前記プリント基板を貫通するサーマルビアを介して互
    いに熱伝達可能に接続されていることを特徴とする半導
    体装置。
  22. 【請求項２２】 前記プリント基板の各面に接続された
    前記第１または第２ＩＣパッケージのリードを熱伝導性
    樹脂で被覆したことを特徴とする請求項２１記載の半導
    体装置。
  23. 【請求項２３】 複数のＩＣパッケージをプリント基板
    の両面に実装した半導体装置の製造方法であって、 第１ＩＣパッケージを前記プリント基板の第１面上に配
    置して、そのリードを前記第１面上のランドに接合する
    ことにより接続する過程と、前記プリント基板を反転さ
    せ、かつ前記第１ＩＣパッケージのリードと前記ランド
    との接合部が支持されるように受け台の上に載置する過
    程と、第２ＩＣパッケージを前記プリント基板の第２面
    上に、そのリードと前記第２面のランドとの接合部が前
    記第１ＩＣパッケージの前記接合部と互いに前記プリン
    ト基板を挟んで重なり合うように配置する過程と、前記
    受け台に対応する加圧手段を用いて、前記第２ＩＣパッ
    ケージのリードと前記第面のランドとを加圧することに
    より接合する過程とからなることを特徴とする半導体装
    置の製造方法。
  24. 【請求項２４】 前記加圧手段により加圧する際に加熱
    し、はんだ付けによって前記第２ＩＣパッケージのリー
    ドと前記第２面のランドとを接合することを特徴とする
    請求項２３記載の半導体装置の製造方法。
  25. 【請求項２５】 前記加圧手段により加圧する際に加熱
    し、熱圧着によって前記第２ＩＣパッケージのリードと
    前記第２面のランドとを接合することを特徴とする請求
    項２３記載の半導体装置の製造方法。
  26. 【請求項２６】 前記加圧手段により加圧する際に加熱
    し、異方性導電膜を用いて前記第２ＩＣパッケージのリ
    ードを前記第２面のランドに接合することを特徴とする
    請求項２３記載の半導体装置の製造方法。
  27. 【請求項２７】 前記加圧手段により加圧する際に光を
    照射し、光硬化性樹脂を用いて前記第２ＩＣパッケージ
    のリードを前記第２面のランドに接合することを特徴と
    する請求項２３記載の半導体装置の製造方法。
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