JP2020013904A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2020013904A
JP2020013904A JP2018135298A JP2018135298A JP2020013904A JP 2020013904 A JP2020013904 A JP 2020013904A JP 2018135298 A JP2018135298 A JP 2018135298A JP 2018135298 A JP2018135298 A JP 2018135298A JP 2020013904 A JP2020013904 A JP 2020013904A
Authority
JP
Japan
Prior art keywords
pads
rigid
board
substrate
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018135298A
Other languages
English (en)
Other versions
JP7141877B2 (ja
Inventor
和也 長澤
Kazuya Nagasawa
和也 長澤
憲弘 石井
Norihiro Ishii
憲弘 石井
清治 河原
Seiji Kawahara
清治 河原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018135298A priority Critical patent/JP7141877B2/ja
Priority to TW108104012A priority patent/TWI690027B/zh
Priority to CN201910154466.XA priority patent/CN110739297B/zh
Priority to US16/299,393 priority patent/US10833060B2/en
Publication of JP2020013904A publication Critical patent/JP2020013904A/ja
Application granted granted Critical
Publication of JP7141877B2 publication Critical patent/JP7141877B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structure Of Printed Boards (AREA)
  • Mounting Of Printed Circuit Boards And The Like (AREA)

Abstract

【課題】大容量化を図りつつ、リペア性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、筐体と、第１リジッド基板と、第２リジッド基板と、接続基板とを備えている。前記第１リジッド基板は、前記筐体に収容され、コントローラが実装されている。前記第２リジッド基板は、前記筐体に収容されて前記第１リジッド基板と少なくとも部分的に向かい合い、半導体メモリ部品が実装されている。前記接続基板は、前記第１リジッド基板の表面に固定された第１端部と、前記第２リジッド基板の表面に固定された第２端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置されている。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
複数の基板がコネクタによって接続された半導体記憶装置が知られている。
米国特許第６０８０９３６号明細書
本発明が解決しようとする課題は、大容量化を図りつつ、リペア性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、筐体と、第１リジッド基板と、第２リジッド基板と、接続基板とを備えている。前記第１リジッド基板は、前記筐体に収容され、コントローラが実装されている。前記第２リジッド基板は、前記筐体に収容されて前記第１リジッド基板と少なくとも部分的に向かい合い、前記コントローラによって制御される半導体メモリ部品が実装されている。前記接続基板は、前記第１リジッド基板の表面に固定された第１端部と、前記第２リジッド基板の表面に固定された第２端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置されている。
第１の実施形態の半導体記憶装置を示す斜視図。 図１に示された半導体記憶装置のＦ２−Ｆ２線に沿う断面図。 第１の実施形態の半導体記憶装置の一部構成を示す断面図。 第１の実施形態の第１リジッド基板、第２リジッド基板、および第１フレキシブル基板を示す平面図。 第１の実施形態の第１リジッド基板および第２リジッド基板の接続部を拡大して示す平面図。 図５に示された第１リジッド基板のＦ６−Ｆ６線に沿う断面図。 第１の実施形態の第１リジッド基板、第２リジッド基板、および第１フレキシブル基板を示す断面図。 第１実施形態の第１フレキシブル基板の第２層を示す断面図。 第１実施形態の第１フレキシブル基板の第１層を示す断面図。 第１実施形態の第１フレキシブル基板の第１層および第２層を重ねて示す断面図。 図４に示された第１リジッド基板、第２リジッド基板、第１フレキシブル基板のＦ１１−Ｆ１１線に沿う断面図。 図２に示された半導体記憶装置の一部構成のＦ１２−Ｆ１２線に沿う断面図。 第２の実施形態の第１リジッド基板および第２リジッド基板の接続部を拡大して示す平面図。 第３の実施形態の第１リジッド基板および第２リジッド基板の接続部を拡大して示す平面図。 第４の実施形態の半導体記憶装置の一部構成を示す断面図。 第５の実施形態の半導体記憶装置の一部構成を示す断面図。 第６の実施形態の第１リジッド基板、第２リジッド基板、および複数のフレキシブル基板を示す断面図。 第７の実施形態の半導体記憶装置の一部構成を示す斜視図。 第８の実施形態の半導体記憶装置の一部構成を示す斜視図。 第９の実施形態の半導体記憶装置の一部構成を示す平面図。 第１０の実施形態の半導体記憶装置を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。なお以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書において「面する」とは、２つの対象物の間に介在物が存在しない場合に加えて、２つの対象物の間に介在物（例えば半田）が存在し、２つの対象物が前記介在物を間に挟んで向かい合う場合も含む。本明細書において「接続」とは、電気的な接続を意味する場合も含む。本明細書において「可撓性」とは、外力が作用した場合に曲がる性質を有することを広く意味し、弾性を有する場合と、弾性を有しない場合の両方を含む。本明細書において「表面」とは、オモテメン（front face）を意味するものではなく、ヒョウメン（surface）を意味する。また、いくつかの図では、基板上に実装された部品（コントローラやＮＡＮＤなど）の図示が省略されている。
また先に、図１および図２を参照し、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、後述する第１リジッド基板１１の第１主面Ｓ１に沿う方向である。＋Ｘ方向は、例えば、第１リジッド基板１１のなかで第１フレキシブル基板２１が取り付けられる端部から、第２フレキシブル基板２２が取り付けられる端部に向かう方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。＋Ｙ方向は、例えば、コントローラ１４から半導体記憶装置１の外部接続コネクタ（不図示）に向かう方向である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。以下に説明する実施形態では、半導体記憶装置１は、直方体状に形成されている。この場合、Ｙ方向は、例えば半導体記憶装置１の長手方向である。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向は、第２リジッド基板１２から第１リジッド基板１１に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｚ方向は、第１から第３のリジッド基板１１，１２，１３の厚さ方向である。
（第１の実施形態）
＜１．全体構成＞
図１から図１２を参照し、第１の実施形態の半導体記憶装置１について説明する。半導体記憶装置１は、例えばＳＳＤ（Solid State Drive）のような記憶装置である。半導体記憶装置１は、例えば、サーバ装置やパーソナルコンピュータなどの情報処理装置（ホスト装置）に取り付けられ、情報処理装置の記憶領域として利用される。
図１は、半導体記憶装置１を示す斜視図である。図２は、図１に示された半導体記憶装置１のＦ２−Ｆ２線に沿う断面図である。半導体記憶装置１は、例えば、筐体１０と、第１から第３のリジッド基板１１，１２，１３と、コントローラ１４と、ＤＲＡＭ（Dynamic Random Access Memory）１５と、複数のＮＡＮＤ型フラッシュメモリ１６（以下「ＮＡＮＤ１６」と称する）と、第１および第２のスペーサ１７，１８と、第１および第２のフレキシブル基板２１，２２とを有する。
筐体１０は、箱状に形成されている。筐体１０は、第１から第３のリジッド基板１１，１２，１３と、コントローラ１４と、ＤＲＡＭ１５と、複数のＮＡＮＤ１６と、第１および第２のスペーサ１７，１８と、第１および第２のフレキシブル基板２１，２２とを収容している。筐体１０は、＋Ｙ方向側に位置した第１端部１０ａと、−Ｙ方向側に位置した第２端部１０ｂを有する（図１参照）。第１端部１０ａおよび第２端部１０ｂには、Ｙ方向に開口した通気孔ｈが設けられている。これにより、筐体１０内には、Ｙ方向に沿う風の流路が形成されている。
第１から第３のリジッド基板１１，１２，１３の各々は、硬質の絶縁体と、この絶縁体に設けられた導体パターンとを有する。第１から第３のリジッド基板１１，１２，１３は、互いに略平行に配置されている。第２リジッド基板１２は、Ｚ方向で第１リジッド基板１１と向かい合う。第３リジッド基板１３は、第２リジッド基板１２に対して第１リジッド基板１１とは反対側に位置し、Ｚ方向で第２リジッド基板１２に向かい合う。
第１リジッド基板（マザー基板）１１は、第１主面Ｓ１と、第２主面Ｓ２とを有する。第１主面Ｓ１は、筐体１０の内面に面する。例えば、第１主面Ｓ１には、コントローラ１４およびＤＲＡＭ１５が実装されている。第２主面Ｓ２は、第１主面Ｓ１とは反対側に位置し、第２リジッド基板１２に面する。第２主面Ｓ２は、「第１面」の一例である。第２主面Ｓ２は、第１フレキシブル基板２１が接続される接続部１１ａと、第２フレキシブル基板２２が接続される接続部１１ｂとを有する。接続部１１ａは、例えば、第１リジッド基板１１の−Ｘ方向側の端部に設けられている。接続部１１ｂは、例えば、第１リジッド基板１１の＋Ｘ方向側の端部に設けられている。
第２リジッド基板（第１子基板）１２は、第３主面Ｓ３と、第４主面Ｓ４とを有する。第３主面Ｓ３は、第１リジッド基板１１の第２主面Ｓ２に面する。第３主面Ｓ３は、「第２面」の一例である。第３主面Ｓ３は、第１フレキシブル基板２１が接続される接続部１２ａを有する。接続部１２ａは、例えば、第２リジッド基板１２の−Ｘ方向側の端部に設けられている。第４主面Ｓ４は、第３主面Ｓ３とは反対側に位置する。例えば、第４主面Ｓ４には、１つ以上のＮＡＮＤ１６が実装されている。
第３リジッド基板（第２子基板）１３は、第５主面Ｓ５と、第６主面Ｓ６とを有する。第５主面Ｓ５は、第２リジッド基板１２の第４主面Ｓ４に面する。第５主面Ｓ５は、第２フレキシブル基板２２が接続される接続部１３ａを有する。接続部１３ａは、例えば、第３リジッド基板１３の＋Ｘ方向側の端部に設けられている。第６主面Ｓ６は、第５主面Ｓ５とは反対側に位置し、筐体１０の内面に面する。例えば、第５主面Ｓ５および第６主面Ｓ６の各々には、１つ以上のＮＡＮＤ１６が実装されている。
コントローラ１４は、半導体記憶装置１の全体を統括的に制御する。例えば、コントローラ１４は、ホスト装置に対するホストインターフェース回路、ＤＲＡＭ１５を制御する制御回路、および複数のＮＡＮＤ１６を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（System on a Chip）として構成されている。
ＤＲＡＭ１５は、揮発性の半導体メモリチップの一例である。ＤＲＡＭ１５は、ホスト装置から受信した書き込み対象データ、およびＮＡＮＤ１６から読み出された読み出し対象データが一時的に格納されるデータバッファである。ただし、半導体記憶装置１は、ＤＲＡＭ１５が設けられていなくてもよい。
ＮＡＮＤ１６は、不揮発性の半導体メモリチップの一例であり、「半導体メモリ部品」の一例である。なお、「半導体メモリ部品」は、上記例に限定されず、磁気抵抗メモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）や、抵抗変化型メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）などでもよい。
第１スペーサ１７は、第１リジッド基板１１と第２リジッド基板１２との間に配置され、第１リジッド基板１１と第２リジッド基板１２との間の距離を規定している。第２スペーサ１８は、第２リジッド基板１２と第３リジッド基板１３との間に配置され、第２リジッド基板１２と第３リジッド基板１３との間の距離を規定している。第１スペーサ１７は、「第１支持体」の一例である。第２スペーサ１８は、「第２支持体」の一例である。第１および第２のスペーサ１７，１８については後述する。
本実施形態では、筐体１０は、例えば、複数の受け部１０ｒを有する。各受け部１０ｒは、ねじのような固定部材２５が係合可能な係合穴１０ｒａを有する。第１から第３のリジッド基板１１，１２，１３の各々および第１および第２のスペーサ１７，１８の各々は、固定部材２５が通される挿通穴ｉｈが設けられている。第１から第３のリジッド基板１１，１２，１３および第１および第２のスペーサ１７，１８は、これら部材１１，１２，１３，１７，１８の挿通穴ｉｈを通された固定部材２５によって筐体１０に一括して固定されている。なお、受け部１０ｒの位置は、図２中に示す位置に限らず、筐体１０の隅部などに設けられてもよい。また、第１から第３のリジッド基板１１，１２，１３および第１および第２のスペーサ１７，１８の固定構造は、上記例に限定されず、これら部材１１，１２，１３，１７，１８を連結する構造と、これら部材１１，１２，１３，１７，１８を筐体１０に固定する構造とが別々に設けられてもよい。なお、以下で説明するいくつかの図面では、挿通穴ｉｈの図示を省略している場合がある。
図３は、半導体記憶装置１の一部構成を示す断面図である。第１および第２のフレキシブル基板２１，２２の各々は、いわゆるＦＰＣ（Flexible Printed Circuit）であり、例えば、可撓性の絶縁フィルムと、この絶縁フィルムに覆われた導体パターンとを有する。
第１フレキシブル基板２１は、第１端部２１ａと、第２端部２１ｂとを有する。第１端部２１ａは、第１リジッド基板１１の第２主面Ｓ２（第１リジッド基板１１の表面）の接続部１１ａに固定されている。第２端部２１ｂは、第２リジッド基板１２の第３主面Ｓ３（第２リジッド基板１２の表面）の接続部１２ａに固定されている。第１フレキシブル基板２１は、可撓性を有して曲げられた姿勢で筐体１０内に配置されている。第１リジッド基板１１と第２リジッド基板１２とは、第１フレキシブル基板２１を介して互いに電気的に接続されている。第１フレキシブル基板２１は、「第１接続基板」の一例である。なお、第１および第２のリジッド基板１１，１２に対する第１フレキシブル基板２１の固定構造については後述する。
第２フレキシブル基板２２は、第１端部２２ａと、第２端部２２ｂとを有する。第１端部２２ａは、第１リジッド基板１１の第２主面Ｓ２（第１リジッド基板１１の表面）の接続部１１ｂに固定されている。第２端部２２ｂは、第３リジッド基板１３の第５主面Ｓ５（第３リジッド基板１３の表面）の接続部１３ａに固定されている。第２フレキシブル基板２２は、可撓性を有して曲げられた姿勢で筐体１０内に配置されている。第１リジッド基板１１と第３リジッド基板１３とは、第２フレキシブル基板２２を介して互いに電気的に接続されている。第２フレキシブル基板２２は、「第２接続基板」の一例である。なお、第１および第３のリジッド基板１１，１３に対する第２フレキシブル基板２２の固定構造は、第１および第２のリジッド基板１１，１２に対する第１フレキシブル基板２１の固定構造と同様である。
本実施形態では、第１および第２のフレキシブル基板２１，２２は、Ｙ方向と略平行に配置されている（図２、図４参照）。このため、第１および第２のフレキシブル基板２１，２２は、筐体１０内をＹ方向に流れる風の流れを阻害しにくい。これにより、筐体１０内の熱流動性が高められ、半導体記憶装置１の放熱性能の向上が図られている。
＜２．第１フレキシブル基板の固定構造＞
＜２．１ リジッド基板の構成＞
図４は、第１リジッド基板１１、第２リジッド基板１２、および第１フレキシブル基板２１を示す平面図である。図４は、第１フレキシブル基板２１が平らに伸ばされた状態を示す。第１リジッド基板１１は、第１フレキシブル基板２１が平らに伸ばされた状態で、第２リジッド基板１２と隣り合う基板縁１１ｅを有する。同様に、第２リジッド基板１２は、第１フレキシブル基板２１が平らに伸ばされた状態で、第１リジッド基板１１と隣り合う基板縁１２ｅを有する。基板縁１１ｅ，１２ｅは、Ｙ方向と略平行である。
ここで、＋Ｘ１方向、−Ｘ１方向、＋Ｘ２方向、および−Ｘ２方向を定義する。＋Ｘ１方向、−Ｘ１方向、＋Ｘ２方向、および−Ｘ２方向は、Ｘ方向と略平行な方向である。＋Ｘ１方向は、第１リジッド基板１１の基板縁１１ｅから第１リジッド基板１１の内側に向かう方向である。−Ｘ１方向は、＋Ｘ１方向とは反対方向である。＋Ｘ２方向は、第２リジッド基板１２の基板縁１２ｅから第２リジッド基板１２の内側に向かう方向である。−Ｘ２方向は、＋Ｘ２方向とは反対方向である。
図５は、第１リジッド基板１１および第２リジッド基板１２の接続部１１ａ，１２ａを拡大して示す平面図である。第１リジッド基板１１の接続部１１ａは、第１リジッド基板１１の表面に設けられた複数のパッド３０を有する。本実施形態では、複数のパッド３０は、第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａに分かれて配置されている。第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａは、この順に＋Ｘ１方向に並び、それぞれ基板縁１１ｅと略平行である。例えば、第１列Ｒ１ａは、第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのなかで、基板縁１１ｅに対して最も近くに位置する。第２列Ｒ２ａは、基板縁１１ｅに対して第１列Ｒ１ａよりも離れている。同様に、第３列Ｒ３ａ、第４列Ｒ４ａ、第５列Ｒ５ａ、第６列Ｒ６ａは、基板縁１１ｅに対して、第２列Ｒ２ａ、第３列Ｒ３ａ、第４列Ｒ４ａ、第５列Ｒ５ａよりもそれぞれ離れている。
複数のパッド３０は、第１列Ｒ１ａに配置された複数の第１パッド３１、第２列Ｒ２ａに配置された複数の第２パッド３２、第３列Ｒ３ａに配置された複数の第３パッド３３、第４列Ｒ４ａに配置された複数の第４パッド３４、第５列Ｒ５ａに配置された複数の第５パッド３５、および第６列Ｒ６ａに配置された複数の第６パッド３６を含む。複数の第１パッド３１、複数の第２パッド３２、複数の第３パッド３３、複数の第４パッド３４、複数の第５パッド３５、および複数の第６パッド３６は、それぞれ各列において、互いに間隔を空けてＹ方向に並べられている。
本実施形態では、複数のパッド３０は、千鳥状に配置されている。すなわち、複数の第２パッド３２は、複数の第１パッド３１に対して、Ｙ方向にずれた位置（例えばＹ方向で交互となる位置）に配置されている。複数の第３パッド３３は、複数の第２パッド３２に対して、Ｙ方向にずれた位置（例えばＹ方向で交互となる位置）に配置されている。同様に、複数の第４パッド３４、複数の第５パッド３５、複数の第６パッド３６は、−Ｘ１方向で隣り合う列の複数のパッド３０に対して、Ｙ方向にずれた位置（例えばＹ方向で交互となる位置）にそれぞれ配置されている。
第２リジッド基板１２の接続部１２ａは、第２リジッド基板１２の表面に設けられた複数のパッド３０を有する。第２リジッド基板１２の複数のパッド３０のレイアウトは、第１リジッド基板１１の複数のパッド３０のレイアウトと同様である。このため、第２リジッド基板１２のパッド３０に関する説明は、第１リジッド基板１１のパッド３０に関する説明において「第１リジッド基板１１」を「第２リジッド基板１２」、「基板縁１１ｅ」を「基板縁１２ｅ」、「＋Ｘ１方向」を「＋Ｘ２方向」、「−Ｘ１方向」を「−Ｘ２方向」とそれぞれ読み替えればよい。
図６は、図５に示された第１リジッド基板１１のＦ６−Ｆ６線に沿う断面図である。複数のパッド３０の各々は、いわゆるパッドオンビアである。すなわち、第１リジッド基板１１は、Ｚ方向でパッド３０に接続されたビア４１を有する。パッド３０は、ビア４１と一体に形成され、ビア４１を介して第１リジッド基板１１の内層パターン４２に接続されている。ビア４１は、凹部を有したビアでもよく、導体材が充填されたビアでもよい。本実施形態では、第１リジッド基板１１の表面には、パッド３０に接続される配線パターンは設けられていない。第２リジッド基板１２のパッド３０も、第１リジッド基板１１のパッド３０と同様に形成されている。
＜２．２ フレキシブル基板の構成＞
図７は、第１リジッド基板１１、第２リジッド基板１２、および第１フレキシブル基板２１を示す断面図である。図７では、第１および第２のリジッド基板１１，１２に対する第１フレキシブル基板２１の固定構造の図示は省略している。
第１フレキシブル基板２１は、多層構造を有する。第１フレキシブル基板２１は、例えば、第１層（第１導電層）５１と、第２層（第２導電層）５２と、中間絶縁層５３、第１外装絶縁層５４、および第２外装絶縁層５５を有する。
中間絶縁層５３は、第１層５１と第２層５２との間に設けられ、第１層５１と第２層５２との間を絶縁している。第１外装絶縁層５４は、第１層５１に対して中間絶縁層５３とは反対側に位置し、第１層５１を覆っている。第２外装絶縁層５５は、第２層５２に対して中間絶縁層５３とは反対側に位置し、第２層５２を覆っている。中間絶縁層５３、第１外装絶縁層５４、および第２外装絶縁層５５は、例えば、透光性を有した絶縁部材（絶縁フィルムなど）で形成されている。本実施形態では、中間絶縁層５３、第１外装絶縁層５４、および第２外装絶縁層５５は、透明部材または色付きの透明部材で形成され、向こう側が透けて見える程度に透明度が高い。
第１層５１は、後述する複数の信号線６１および電源パターン６２（図９参照）を含む。第２層５２は、後述するグラウンド層６３（図８参照）を含む。第２層５２（グラウンド層６３）は、第１リジッド基板１１と第２リジッド基板１２とが互いに向かい合うように第１フレキシブル基板２１が曲げられた姿勢で、第１層５１（複数の信号線６１および電源パターン６２）よりも第１フレキシブル基板２１の外周側に位置する。グラウンド層６３は、面状に形成されており、複数の信号線６１のそれぞれ少なくとも一部および電源パターン６２の少なくとも一部を、第１フレキシブル基板２１の外周側から覆う。
図８は、第１フレキシブル基板２１の第２層５２を示す断面図である。図８では、説明の便宜上、第１フレキシブル基板２１に設けられたビアの図示、および絶縁部分に対するハッチングは省略している。ここで、＋Ｘ３方向および−Ｘ３方向を定義する。＋Ｘ３方向および−Ｘ３方向は、Ｘ方向と略平行な方向であり、平らに伸ばされた第１フレキシブル基板２１の表面に沿う方向である。＋Ｘ３方向は、第１フレキシブル基板２１の第２端部２１ｂから第１端部２１ａに向かう方向である。−Ｘ３方向は、＋Ｘ３方向とは反対方向である。＋Ｘ３方向と−Ｘ３方向とを区別しない場合は、単に「Ｘ３方向」と称する。
第１フレキシブル基板２１は、第１パッド群Ｇ１と、第２パッド群Ｇ２とを有する。第１パッド群Ｇ１は、第１フレキシブル基板２１の第１端部２１ａに設けられている。第１パッド群Ｇ１は、複数のパッド７０を含む。第１パッド群Ｇ１の複数のパッド７０は、第１リジッド基板１１の接続部１１ａの複数のパッド３０に対応して配置され、第１リジッド基板１１の複数のパッド３０に面する。第１パッド群Ｇ１のパッド７０のレイアウトは、第１リジッド基板１１の接続部１１ａのパッド３０のレイアウトと同様である。
詳しく述べると、複数のパッド７０は、第１から第６の列Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂに分かれて配置されている。第１から第６の列Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂは、この順に＋Ｘ３方向に並んでいる。例えば、第１列Ｒ１ｂは、第１から第６の列Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂのなかで、第１フレキシブル基板２１の第２端部２１ｂに対して最も近くに位置する。第２列Ｒ２ｂは、第１フレキシブル基板２１の第２端部２１ｂに対して第１列Ｒ１ｂよりも離れている。同様に、第３列Ｒ３ｂ、第４列Ｒ４ｂ、第５列Ｒ５ｂ、第６列Ｒ６ｂは、第１フレキシブル基板２１の第２端部２１ｂに対して、第２列Ｒ２ｂ、第３列Ｒ３ｂ、第４列Ｒ４ｂ、第５列Ｒ５ｂよりもそれぞれ離れている。
複数のパッド７０は、第１列Ｒ１ｂに配置された複数の第１パッド７１、第２列Ｒ２ｂに配置された複数の第２パッド７２、第３列Ｒ３ｂに配置された複数の第３パッド７３、第４列Ｒ４ｂに配置された複数の第４パッド７４、第５列Ｒ５ｂに配置された複数の第５パッド７５、および第６列Ｒ６ｂに配置された複数の第６パッド７６を含む。複数の第１パッド７１、複数の第２パッド７２、複数の第３パッド７３、複数の第４パッド７４、複数の第５パッド７５、および複数の第６パッド７６は、それぞれ各列において、互いに間隔を空けてＹ方向に並べられている。第１から第６のパッド７１，７２，７３，７４，７５，７６は、第１リジッド基板１１の第１から第６のパッド３１，３２，３３，３４，３５，３６にそれぞれ面する。
本実施形態では、第１パッド群Ｇ１の複数のパッド７０の各々は、第１リジッド基板１１の複数のパッド３０の各々よりも小さい。第１パッド群Ｇ１の複数のパッド７０は、第１リジッド基板１１に面する側とは反対側において透光性を有した絶縁部材（第１外装絶縁層５４など）によって覆われている。ただし、パッド７０の大きさは、上記例に限定されず、パッド３０と同じでもよく、パッド３０よりも大きくてもよい。また、第１フレキシブル基板２１の絶縁部材は、透光性を有しなくてもよい。
一方で、第２パッド群Ｇ２は、第１フレキシブル基板２１の第２端部２１ｂに設けられている。第２パッド群Ｇ２は、複数のパッド７０を含む。第２パッド群Ｇ２の複数のパッド７０は、第２リジッド基板１２の接続部１２ａの複数のパッド３０に対応して配置され、第２リジッド基板１２の複数のパッド３０に面する。第２パッド群Ｇ２のパッド７０のレイアウトは、第２リジッド基板１２の接続部１２ａのパッド３０のレイアウトと同様である。第２パッド群Ｇ２のパッド７０に関する説明は、第１パッド群Ｇ１のパッド７０に関する説明において、「第１パッド群Ｇ１」を「第２パッド群Ｇ２」、「第２端部２１ｂ」を「第１端部２１ａ」、「第１リジッド基板１１」を「第２リジッド基板１２」、「＋Ｘ３方向」を「−Ｘ３方向」、「−Ｘ３方向」を「＋Ｘ３方向」と読み替えればよい。
本実施形態では、第２パッド群Ｇ２の複数のパッド７０の各々は、第２リジッド基板１２の複数のパッド３０の各々よりも小さい。第２パッド群Ｇ２の複数のパッド７０は、第２リジッド基板１２に面する側とは反対側において透光性を有した絶縁部材（第１外装絶縁層５４など）によって覆われている。ただし、パッド７０の大きさは、上記例に限定されず、パッド３０と同じでもよく、パッド３０よりも大きくてもよい。また上述したように、第１フレキシブル基板２１の絶縁部材は、透光性を有しなくてもよい。
ここで、第１パッド群Ｇ１および第２パッド群Ｇ２の各々は、複数の信号パッド７０Ｓ（図９参照）、複数の電源パッド７０Ｐ（図９参照）、および複数のグラウンドパッド７０Ｇを含む。信号パッド７０Ｓは、信号線６１が接続されるパッドである。本実施形態では、信号パッド７０Ｓは、第１パッド群Ｇ１および第２パッド群Ｇ２の各々において、第１から第６列Ｒ１ｂ，Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂにそれぞれ配置されている。電源パッド７０Ｐは、電源パターン６２が接続されるパッドである。本実施形態では、電源パッド７０Ｐは、第１パッド群Ｇ１および第２パッド群Ｇ２の各々において、第２から第６列Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂにそれぞれ配置されている。グラウンドパッド７０Ｇは、グラウンド層６３が接続されるパッドである。本実施形態では、グラウンドパッド７０Ｇは、第１パッド群Ｇ１および第２パッド群Ｇ２の各々において、第１列Ｒ１ｂに配置されている。例えば、第１列Ｒ１ｂでは、グラウンドパッド７０Ｇと信号パッド７０ＳとがＹ方向で交互に配置されている。
グラウンド層６３は、第１パッド群Ｇ１と、第２パッド群Ｇ２との間に設けられ、Ｘ３方向およびＹ方向に沿う面状に広がっている。グラウンド層６３は、第２層５２に含まれる複数のグラウンド接続線７８によって、第１パッド群Ｇ１の複数のグラウンドパッド７０Ｇおよび第２パッド群Ｇ２の複数のグラウンドパッド７０Ｇに接続されている。グラウンド接続線７８は、信号線６１に比べてＹ方向の幅が太い。
図９は、第１フレキシブル基板２１の第１層５１を示す断面図である。図９では、説明の便宜上、第１フレキシブル基板２１に設けられたビアの図示、および絶縁部分に対するハッチングは省略している。
複数の信号線６１は、第１パッド群Ｇ１と第２パッド群Ｇ２との間に延びている。複数の信号線６１は、第１パッド群Ｇ１に含まれる複数の信号パッド７０Ｓと、第２パッド群Ｇ２に含まれる複数の信号パッド７０Ｓとを、例えば１対１の関係で接続している。
電源パターン６２は、第１パッド群Ｇ１と第２パッド群Ｇ２との間に延びている。電源パターン６２は、第１パッド群Ｇ１に含まれる複数の電源パッド７０Ｐと、第２パッド群Ｇ２に含まれる複数の電源パッド７０Ｐとを接続している。
図１０は、第１フレキシブル基板２１の第１層５１および第２層５２を重ねて示す断面図である。複数の信号線６１は、第１パッド群Ｇ１または第２パッド群Ｇ２において、第２から第６列Ｒ２ｂ，Ｒ３ｂ，Ｒ４ｂ，Ｒ５ｂ，Ｒ６ｂのいずれかに配置された信号パッド７０Ｓに接続された複数の信号線６１Ａを含む。この複数の信号線６１Ａに含まれる１つ以上（例えば複数）の信号線６１Ａは、第１フレキシブル基板２１の厚さ方向でグラウンドパッド７０Ｇと重なる位置を通ってＸ３方向に延びている。本実施形態では、１つ以上（例えば複数）の信号線６１Ａは、第１フレキシブル基板２１の厚さ方向でグラウンド接続線７８と重なる領域を通ってＸ３方向に延びている。
＜２．３ 半田接合部の構成＞
図１１は、図４に示された第１リジッド基板１１、第２リジッド基板１２、第１フレキシブル基板２１のＦ１１−Ｆ１１線に沿う断面図である。第１フレキシブル基板２１の第１端部２１ａは、複数の第１半田部８１によって第１リジッド基板１１の接続部１１ａに固定されている。すなわち、第１半田部８１は、第１フレキシブル基板２１の第１端部２１ａのパッド７０と、第１リジッド基板１１の接続部１１ａのパッド３０との間に設けられ、第１フレキシブル基板２１のパッド７０と第１リジッド基板１１のパッド３０とを接合している。第１半田部８１は、例えば、半田ボールまたは半田ペーストである。
同様に、第１フレキシブル基板２１の第２端部２１ｂは、複数の第２半田部８２によって第２リジッド基板１２に固定されている。すなわち、第２半田部８２は、第１フレキシブル基板２１の第２端部２１ｂのパッド７０と、第２リジッド基板１２の接続部１２ａのパッド３０との間に設けられ、第１フレキシブル基板２１のパッド７０と第２リジッド基板１２のパッド３０とを接合している。第２半田部８２は、例えば、半田ボールまたは半田ペーストである。
本実施形態では、第１半田部８１および第２半田部８２は、それぞれ半田ボールである。ここで、第１リジッド基板１１、第２リジッド基板１２、および第１フレキシブル基板２１のうち１つ以上は、例えばリフロー時の熱膨張やその他の理由で反る場合がある。
第１半田部８１は、第１リジッド基板１１および第１フレキシブル基板２１に予想される最大の反り量を吸収可能な高さを有する。複数の第１半田部８１は、各位置における第１リジッド基板１１と第１フレキシブル基板２１との間の隙間の大きさに追従して変形（伸びたり潰れたり）することで、第１リジッド基板１１および第１フレキシブル基板２１の反りを吸収する。
同様に、第２半田部８２は、第２リジッド基板１２および第１フレキシブル基板２１に予想される最大の反り量を吸収可能な高さを有する。複数の第２半田部８２は、各位置における第２リジッド基板１２と第１フレキシブル基板２１との間の隙間の大きさに追従して変形（伸びたり潰れたり）することで、第２リジッド基板１２および第１フレキシブル基板２１の反りを吸収する。
＜３．スペーサの構成＞
図２に戻り、第１および第２のスペーサ１７，１８について説明する。
第１および第２のスペーサ１７，１８は、それぞれ例えば枠状に形成されている。第１スペーサ１７は、第１リジッド基板１１と、第２リジッド基板１２との間に配置され、第１フレキシブル基板２１の第１端部２１ａと、第１フレキシブル基板２１の第２端部２１ｂとの間に挟まれている。また、第１スペーサ１７は、第２フレキシブル基板２２の第１端部２２ａと、第２リジッド基板１２との間にも挟まれている。
第１スペーサ１７は、第１リジッド基板１１とは反対側から第１フレキシブル基板２１の第１端部２１ａに接し、第１フレキシブル基板２１の第１端部２１ａを支持する。第１スペーサ１７は、第２リジッド基板１２とは反対側から第１フレキシブル基板２１の第２端部２１ｂに接し、第１フレキシブル基板２１の第２端部２１ｂを支持する。さらに、第１スペーサ１７は、第１リジッド基板１１とは反対側から第２フレキシブル基板２２の第１端部２２ａに接し、第２フレキシブル基板２２の第１端部２２ａを支持する。
一方で、第２スペーサ１８は、第２リジッド基板１２と、第３リジッド基板１３との間に配置され、第２リジッド基板と、第１フレキシブル基板２１の第２端部２１ｂとの間に挟まれている。第２スペーサ１８は、第３リジッド基板１３とは反対側から第１フレキシブル基板２１の第２端部２１ｂに接し、第１フレキシブル基板２１の第２端部２１ｂを支持する。
図１２は、図２に示された半導体記憶装置１の一部構成のＦ１２−Ｆ１２線に沿う断面図である。図１１では、第１および第のフレキシブル基板２１，２２は、平らに伸ばされた姿勢で示している。
本実施形態では、第１スペーサ１７は、Ｚ方向で第１リジッド基板１１の接続部１１ａの第１から第６列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのパッド３０に面する。すなわち、第１スペーサ１７は、第１フレキシブル基板２１の第１端部２１ａを接合する複数の第１半田部８１を、第１リジッド基板１１とは反対側から覆う。第１スペーサ１７は、第１フレキシブル基板２１の第１端部２１ａが複数の第１半田部８１から離れないように（第１リジッド基板１１の接続部１１ａから離れてないように）、第１フレキシブル基板２１の第１端部２１ａを支持する。
同様に、第１スペーサ１７は、Ｚ方向で第１リジッド基板１１の接続部１１ｂの第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのパッド３０に面する。すなわち、第１スペーサ１７は、第２フレキシブル基板２２の第１端部２２ａを接合する複数の第１半田部８１を、第１リジッド基板１１とは反対側から覆う。第１スペーサ１７は、第２フレキシブル基板２２の第１端部２２ａが第１半田部８１から離れないように（第１リジッド基板１１の接続部１１ｂから離れてないように）、第２フレキシブル基板２２の第１端部２２ａを支持する。
また図示しないが、第１スペーサ１７は、Ｚ方向で第２リジッド基板１２の接続部１２ａの第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのパッド３０に面する。すなわち、第１スペーサ１７は、第１フレキシブル基板２１の第２端部２１ｂを接合する複数の第２半田部８２を、第２リジッド基板１２とは反対側から覆う。第１スペーサ１７は、第１フレキシブル基板２１の第２端部２１ｂが第２半田部８２から離れないように（第２リジッド基板１２の接続部１２ａから離れてないように）、第１フレキシブル基板２１の第２端部２１ｂを支持する。
同様に、第２スペーサ１８は、Ｚ方向で第３リジッド基板１３の接続部１３ａの第１から第６の列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのパッド３０に面する。すなわち、第２スペーサ１８は、第２フレキシブル基板２２の第２端部２２ｂを接合する複数の第２半田部８２を、第３リジッド基板１３とは反対側から覆う。第２スペーサ１８は、第２フレキシブル基板２２の第２端部２２ｂが第２半田部８２から離れないように（第３リジッド基板１３の接続部１３ａから離れてないように）、第２フレキシブル基板２２の第２端部２２ｂを支持する。
このような構成によれば、大容量化を図りつつ、例えば異方性導電フィルム（Anisotropic Conductive Film：ＡＣＦ）が用いられる場合と比べてリペア性の向上を図ることができる半導体記憶装置を提供することができる。すなわち半導体記憶装置１は、第１リジッド基板１１と第２リジッド基板１２とを接続する第１フレキシブル基板２１を有する。第１フレキシブル基板２１は、第１リジッド基板１１の表面に固定された第１端部２１ａと、第２リジッド基板１２の表面に固定された第２端部２１ｂとを有し、少なくとも一部が可撓性を有して曲げられた姿勢で筐体１０内に配置されている。このような構成によれば、例えば、いわゆるボードtoボード（B to B）コネクタを用いる場合に比べて、複数のリジッド基板を高密度に配置することができ、筐体１０に収容される基板枚数を増やすことができる。筐体１０に収容可能な基板枚数を増やすことができると、より多くの半導体メモリ部品を実装することができ、記憶容量の大容量化を図ることができる。
一方で、第１フレキシブル基板２１が第１および第２のリジッド基板１１，１２の表面に固定されていると、第１および第２のリジッド基板１１，１２のうち少なくとも一方から第１フレキシブル基板２１を取り外すことで、第１および第２のリジッド基板１１，１２を分解することができる。このため、例えば第１および第２のリジッド基板１１，１２のうちいずれか一方に不具合が生じた場合に、その基板を取り外して交換または修理を行うことができる。このため、例えばＡＣＦが用いられる場合と比べて半導体記憶装置１のリペア性を向上させることができる。なお本明細書でいう「リペア性」とは、部品交換や修理のやり易さを広く意味する。
本実施形態では、第１フレキシブル基板２１の第１端部２１ａは、複数の第１半田部８１によって第１リジッド基板１１に固定されている。このような構成によれば、第１半田部８１を溶融させることで、第１リジッド基板１１から第１フレキシブル基板２１を容易に取り外すことができる。これにより、半導体記憶装置１のリペア性をより向上させることができる。
本実施形態では、半導体記憶装置１は、第３リジッド基板１３と、第２フレキシブル基板２２とをさらに有する。第２フレキシブル基板２２は、第１リジッド基板１１の表面に固定された第１端部２２ａと、第３リジッド基板１３の表面に固定された第２端部２２ｂとを有し、少なくとも一部に可撓性を有して曲げられた姿勢で筐体１０内に配置されている。このような構成によれば、マザー基板である第１リジッド基板１１と、第２子基板である第３リジッド基板１３とを第２フレキシブル基板２２で直接に接続することができるので、例えば第２リジッド基板１２を経由して第１リジッド基板１１と第３リジッド基板１３とが接続される場合に比べて、信号の配線長を短くすることができる。これにより、半導体記憶装置１の性能（例えば信号品質）をさらに向上させることができる。
本実施形態では、第１リジッド基板１１は、第２リジッド基板１２に面した第１主面Ｓ１を有する。第１フレキシブル基板２１の第１端部２１ａは、第１リジッド基板１１の第２主面Ｓ２に固定されている。このような構成によれば、第１フレキシブル基板２１が弾性を持つ場合であっても、その弾性によって第１フレキシブル基板２１の第１端部２１ａが第１リジッド基板１１から外れてしまうことを抑制することができる。
本実施形態では、半導体記憶装置１は、第１リジッド基板１１と第２リジッド基板１２との間に配置され、第１リジッド基板１１とは反対側から第１フレキシブル基板２１の第１端部２１ａに接する第１スペーサ１７を有する。このような構成によれば、第１スペーサ１７によって第１フレキシブル基板２１の第１端部２１ａを支持することができるので、第１フレキシブル基板２１の第１端部２１ａが第１リジッド基板１１から外れてしまうことをより確実に抑制することができる。
本実施形態では、第１フレキシブル基板２１は、複数の信号線６１と、第１フレキシブル基板２１が曲げられた姿勢で複数の信号線６１よりも第１フレキシブル基板２１の外周側に位置し、複数の信号線６１のそれぞれ少なくとも一部を覆う面状のグラウンド層６３とを有する。このような構成によれば、信号線６１に対する外部からの電磁妨害（Electromagnetic Interference：ＥＭＩ）の影響を小さくすることができる。また、複数の信号線６１の裏側にグラウンド層６３が設けられていると、高周波の信号を扱う場合に、信号線６１のインピーダンスの計算が容易になる。
本実施形態では、第１フレキシブル基板２１の第１端部２１ａは、それぞれ半田ボールである複数の第１半田部８１によって第１リジッド基板１１に固定されている。このような構成によれば、第１半田部８１によって第１リジッド基板１１および第１フレキシブル基板２１の反りを吸収しやすく、第１リジッド基板１１と第１フレキシブル基板２１との間にオープン不良が生じることを抑制することができる。
本実施形態では、複数のパッド３０は、第１列Ｒ１ａに配置された複数の第１パッド３１と、基板縁１１ｅに対して第１列Ｒ１ａよりも離れた第２列Ｒ２ａに配置された複数の第２パッド３２とを含む。このような構成によれば、基板のサイズ（基板端の長さ）が予め決まっている場合においても、第１リジッド基板１１と第２リジッド基板１２とを接続する配線数を増やすことができる。
本実施形態では、複数の第２パッド３２は、複数の第１パッド３１が並ぶ方向において、複数の第１パッド３１に対してずれた位置に配置されている。このような構成によれば、複数のパッド３０の間の間隔を大きく確保することができる。これにより、複数のパッド３０の間に半田ブリッジが生じることを抑制することができる。
本実施形態では、第１フレキシブル基板２１は、第１リジッド基板１１のパッド３０に面する複数のパッド７０と、この複数のパッド７０を覆う透光性の絶縁部材とを有する。第１フレキシブル基板２１の複数のパッド７０の各々は、第１リジッド基板１１の複数のパッド３０の各々よりも小さい。このような構成によれば、第１フレキシブル基板２１の第１端部２１ａを第１リジッド基板１１に接合した後、第１フレキシブル基板２１の上から接合不良の有無を目視で確認することができる。これにより、半導体記憶装置１の製造性を高めることができる。
本実施形態では、複数の信号線６１に含まれる少なくとも１つの信号線６１Ａは、第１フレキシブル基板２１の厚さ方向でグラウンドパッド７０Ｇと重なる位置を通って延びている。ここで、グラウンド層６３は、複数のグラウンド接続線７８を介して複数のグラウンドパッド７０Ｇに接続されている。このため、仮に１つのグラウンドパッド７０Ｇで接合不良があっても、全体における影響は限定的である。一方で、信号パッド７０Ｓで接合不良が生じた場合、影響が相対的に大きい。そこで本実施形態では、いくつかの信号線６１をグラウンドパッド７０Ｇと重なる位置に配置している。このような構成によれば、信号線６１のレイアウトに自由度が増加する。その結果、第１フレキシブル基板２１の上から信号パッド７０Ｓの接合不良の有無を目視でより確認しやすくなる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、第１列Ｒ１ａに配置された第１パッド３１の大きさが第２列Ｒ２ａに配置された第２パッド３２よりも大きく形成された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１３は、第２の実施形態の第１リジッド基板１１および第２リジッド基板１２の接続部１１ａ，１２ａを拡大して示す平面図である。本実施形態では、第１パッド３１は、第２パッド３２に比べて大きい。また、第１パッド３１に接合される半田部８１，８２（例えば半田ボール）は、第２パッド３２に接合される半田部８１，８２（例えば半田ボール）よりも大きい。また、第１フレキシブル基板２１において、第１パッド７１は、第２パッド７２と比べて大きくてもよい。
このような構成によれば、半導体記憶装置１における不具合の発生をより確実に抑制することができる。すなわち、第１から第６列Ｒ１ａ，Ｒ２ａ，Ｒ３ａ，Ｒ４ａ，Ｒ５ａ，Ｒ６ａのパッド３０のなかで、第１列Ｒ１ａに位置する第１パッド３１と、第１パッド３１に設けられる半田部８１には、外力による大きな負荷が作用しやすい。そこで本実施形態では、第１パッド３１は、第２パッド３２に比べて大きく形成されている。これにより、第１パッド３１と第１パッド３１に設けられる半田部８１，８２との間の接合強度を他の列に配置されたパッド３２，３３，３４，３５，３６に比べて高めている。これにより、第１パッド３１でオープン不良が生じることをより確実に抑制することができる。
なお、本実施形態では、第１列Ｒ１ａに配置された複数の第１パッド３１の全てが、第２パッド３２に比べて大きい例について説明した。これに代えて、複数の第１パッド３１のうち、＋Ｙ方向および−Ｙ方向の両端部に位置する２つのパッド３１Ａ，３１Ｂのみが、第２パッド３２に比べて大きくてもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第２から第６のパッド３２，３３，３４，３５，３６に含まれるいくつかのパッド３０が他のパッド３０に比べて大きく形成された点で、第２の実施形態とは異なる。なお以下に説明する以外の構成は、第２の実施形態の構成と同様である。
図１４は、第３の実施形態の第１リジッド基板１１および第２リジッド基板１２の接続部１１ａ，１２ａを拡大して示す平面図である。本実施形態では、第２から第６のパッド３２，３３，３４，３５，３６は、これら第２から第６のパッド３２，３３，３４，３５，３６のなかで、最も＋Ｙ方向側に位置した複数のパッド３２Ａ，３４Ａ，３６Ａと、最も−Ｙ方向側に位置した複数のパッド３３Ｂ，３５Ｂとを含む。３２Ａ，３４Ａ，３６Ａは、同じ列に含まれる隣のパッド３２，３４，３６から離れる方向（＋Ｙ方向）に延びた長方形状または楕円状に形成され、同じ列に含まれる隣のパッド３２，３４，３６と比べて面積が大きい。同様に、パッド３３Ｂ，３５Ｂは、同じ列に含まれる隣のパッド３３，３５から離れる方向（−Ｙ方向）に延びた長方形状または楕円状に形成され、同じ列に含まれる隣のパッド３３，３５と比べて面積が大きい。
このような構成によれば、外力による負荷が作用しやすいパッド３２Ａ，３４Ａ，３６Ａ，３３Ｂ，３５Ｂを大きく形成することで、パッド３２Ａ，３４Ａ，３６Ａ，３３Ｂ，３５Ｂとこれらパッド３２Ａ，３４Ａ，３６Ａ，３３Ｂ，３５Ｂに設けられる半田部８１，８２との間の接合強度を他の列に配置されたパッド３２，３３，３４，３５，３６に比べて高めている。これにより、パッド３２Ａ，３４Ａ，３６Ａ，３３Ｂ，３５Ｂでオープン不良が生じることをより確実に抑制している。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、第１スペーサ１７の形状が第１の実施形態の第１スペーサ１７の形状とは異なる点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１５は、第４の実施形態の半導体記憶装置１の一部構成を示す断面図である。本実施形態では、第１スペーサ１７は、Ｚ方向で、第１フレキシブル基板２１の第１端部２１ａおよび第２フレキシブル基板２２の第１端部２２ａにそれぞれ面する押さえ部９１を有する。押さえ部９１は、固定部材２５が通される穴９１ａを有する。固定部材２５は、例えば穴９１ａに挿通されて筐体１０、またはリジッド基板（例えば第１リジッド基板１１または第２リジッド基板）に固定される。その結果、押さえ部９１は、第１フレキシブル基板２１の第１端部２１ａおよび第２フレキシブル基板２２の第１端部２２ａを第１リジッド基板１１に向けて押圧する。
このような構成によれば、第１フレキシブル基板２１の第１端部２１ａおよび第２フレキシブル基板２２の第１端部２２ａが第１リジッド基板１１から外れてしまうことをより確実に抑制することができる。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、第１スペーサ１７の形状が第１の実施形態の第１スペーサ１７の形状とは異なる点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１６は、第５の実施形態の半導体記憶装置１の一部構成を示す断面図である。本実施形態では、第１スペーサ１７は、第１フレキシブル基板２１の第１端部２１ａを避ける第１凹部９５と、第２フレキシブル基板２２の第１端部２２ａを避ける第２凹部９６とを有する。第１スペーサ１７は、Ｚ方向で、第１フレキシブル基板２１の第１端部２１ａおよび第２フレキシブル基板２２の第１端部２２ａと重ならない。第１スペーサ１７は、第１リジッド基板１１と第２リジッド基板１２との間に挟まれている。
また図示しないが、第２スペーサ１８は、第２フレキシブル基板２２の第２端部２２ｂを避ける凹部を有し、Ｚ方向で第２フレキシブル基板２２の第２端部２２ｂと重ならない。第２スペーサ１８は、第２リジッド基板１２と第３リジッド基板１３との間に挟まれている。
このような構成によれば、フレキシブル基板２１，２２とリジッド基板１１，１２，１３との接合部の外力に対する耐性が大きくない場合に、フレキシブル基板２１，２２とリジッド基板１１，１２，１３との接合部に大きな外力が作用することを避けることができる。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、一対のリジッド基板１１，１２の間に複数のフレキシブル基板１０１，１０２が設けられた点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１７は、第６の実施形態の第１リジッド基板１１、第２リジッド基板１２、および複数のフレキシブル基板１０１，１０２を示す断面図である。本実施形態では、半導体記憶装置１は、第１リジッド基板１１と第２リジッド基板１２とをそれぞれ接続する複数のフレキシブル基板１０１，１０２（第１および第２のフレキシブル基板１０１，１０２）を有する。複数のフレキシブル基板１０１，１０２の各々は、第１の実施形態のフレキシブル基板２１と略同じ構成を有する。
例えば、第１フレキシブル基板１０１の第１端部２１ａは、第１リジッド基板１１の第２主面Ｓ２に固定されている。第１フレキシブル基板１０２の第２端部２１ｂは、第２リジッド基板１２の第３主面Ｓ３に固定されている。
一方で、第２フレキシブル基板１０２の第１端部２１ａは、第１フレキシブル基板１０１の第１端部２１ａよりも−Ｘ方向側の位置で、第１リジッド基板１１の第２主面Ｓ２に固定されている。第２フレキシブル基板１０２の第２端部２１ｂは、第１フレキシブル基板１０１の第２端部２１ｂよりも−Ｘ方向側の位置で、第２リジッド基板１２の第３主面Ｓ３に固定されている。
このような構成によれば、複数のフレキシブル基板１０１，１０２によって、第１リジッド基板１１と第２リジッド基板１２との間の配線数をさらに増加させることができる。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、厚さが異なる複数のリジッド基板１１１，１１２がフレキシブル基板１１３によって接続された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１８は、第７の実施形態の半導体記憶装置１の一部構成を示す斜視図である。本実施形態では、第１の実施形態の第１リジッド基板１１に代えて、インターフェース基板（第１基板）１１１と、コントローラ実装基板（第２基板）１１２とが設けられている。
インターフェース基板１１１は、このインターフェース基板１１１の表面に設けられた複数の金属端子１１１ａによってホスト装置接続用のコネクタが形成されている。インターフェース基板１１１は、例えば、PCI Express（登録商標）のHHHL（Half Height and Half Length）の規格に準拠している。インターフェース基板１１１は、例えば、１．５７ｍｍといった比較的大きな厚さを有する。
一方で、コントローラ実装基板１１２は、コントローラ１４およびＤＲＡＭ１５が実装されている。コントローラ実装基板１１２は、インターフェース基板１１１よりも薄く形成されている。コントローラ実装基板１１２は、フレキシブル基板１１３を介してインターフェース基板１１１と接続されている。また、コントローラ実装基板１１２は、第１および第２のフレキシブル基板２１，２２を介して、第２および第３のリジッド基板１２，１３に接続されている。例えば、第２および第３のリジッド基板１２，１３は、コントローラ実装基板１１２に対してＺ方向で重ねられている。
このような構成によれば、例えば、第１の実施形態の第１リジッド基板１１の全体が比較的大きな厚さ（例えばPCI ExpressのHHHL規格に準拠する厚さ）を有する場合に比べて、半導体記憶装置１の薄型化を図ることができる。別の観点でみると、PCI ExpressのHHHL規格に準拠したコネクタを有するとともに、大容量化を図ることができる半導体記憶装置１を提供することができる。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、第３リジッド基板１３に代えて複数のリジッド基板１２１，１２２が設けられた点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図１９は、第８の実施形態の半導体記憶装置１の一部構成を示す斜視図である。本実施形態では、半導体記憶装置１は、第１の実施形態の第３リジッド基板１３に代えて、第３リジッド基板１２１と、第４リジッド基板１２２とを有する。第３リジッド基板１２１と第４リジッド基板１２２とは、Ｚ方向で略同じ位置に配置されている。第３リジッド基板１２１および第４リジッド基板１２２の各々には、複数のＮＡＮＤ１６が実装されている。また、半導体記憶装置１は、第１リジッド基板１１と第３リジッド基板１２１とを接続する第２フレキシブル基板２２に加えて、第１リジッド基板１１と第４リジッド基板１２２とを接続する第３フレキシブル基板１２５を備える。
本実施形態では、第３リジッド基板１２１のＹ方向の長さＬ１ｙは、第４リジッド基板１２２のＹ方向の長さＬ２ｙよりも大きい。また、第３リジッド基板１２１のＹ方向の長さＬ１ｙは、第３リジッド基板１２１のＸ方向の長さＬ１ｘよりも大きい。第３リジッド基板１２１は、第２フレキシブル基板２２が接続される接続部１２１ａを有する。接続部１２１ａは、第１の実施形態の第１リジッド基板１１の接続部１１ａと同様に、複数のパッド３０を有する。接続部１２１ａは、第３リジッド基板１２１のＹ方向に沿う端部に設けられている。これにより、接続部１２１ａが第３リジッド基板１２１のＸ方向に沿う端部に設けられる場合と比べて、第２フレキシブル基板２２および接続部１２１ａの幅を大きく確保することができる。
一方で、第４リジッド基板１２２のＸ方向の長さＬ２ｘは、第４リジッド基板１２２のＹ方向の長さＬ２ｙよりも大きい。第４リジッド基板１２２は、第３フレキシブル基板１２５が接続される接続部１２２ａを有する。接続部１２２ａは、第１の実施形態の第１リジッド基板１１の接続部１１ａと同様に、複数のパッド３０を有する。接続部１２２ａは、第４リジッド基板１２２のＸ方向に沿う端部に設けられている。これにより、接続部１２２ａが第４リジッド基板１２２のＹ方向に沿う端部に設けられる場合と比べて、第３フレキシブル基板１２５および接続部１２２ａの幅を大きく確保することができる。
このような構成によれば、第１の実施形態のように第３リジッド基板１３の一辺に沿って接続部１３ａが設けられる場合と比べて、第１リジッド基板１１と、第３および第４のリジッド基板１２１，１２２との間の配線数を増やすことができる。これにより、第３および第４のリジッド基板１２１，１２２に実装されるＮＡＮＤ１６の数を増やすことができ、半導体記憶装置１のさらなる大容量化を図ることができる。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、第１フレキシブル基板２１に通気孔１３１が設けられた点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図２０は、第９の実施形態の半導体記憶装置１を示す平面図である。図２０は、第１および第２のフレキシブル基板２１，２２が平らに伸ばされた状態を示す。本実施形態では、第１フレキシブル基板２１は、第１リジッド基板１１のＹ方向の一端部と、第２リジッド基板１２のＹ方向の一端部とを接続している。第１フレキシブル基板２１は、曲げられて筐体１０内に配置された状態で、Ｙ方向で筐体１０の通気孔ｈに面する。
そこで本実施形態では、第１フレキシブル基板２１には、複数の通気孔１３１が設けられている。複数の通気孔１３１は、第１フレキシブル基板２１が筐体１０内で曲げられた状態で、Ｙ方向に開口する。複数の通気孔１３１は、筐体１０の通気孔ｈに連通する。
このような構成によれば、第１フレキシブル基板２１が筐体１０の通気孔ｈに面する場合であっても、筐体１０内の熱流動性の低下を抑制することができる。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、第１および第２のフレキシブル基板２１，２２に代えて、第１および第２のリジッドフレキシブル基板１４１，１４２が設けられた点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。
図２１は、第１０の実施形態の半導体記憶装置１を示す断面図である。第１および第２のリジッドフレキシブル基板１４１，１４２の各々は、第１および第２のリジッド部１５１，１５２と、第１および第２のリジッド部１５１，１５２の間を接続したフレキシブル部１５３とを有する。第１および第２のリジッド部１５１，１５２の各々は、硬質の絶縁体と、この絶縁体に設けられた導体パターンとを有する。フレキシブル部１５３は、可撓性の絶縁フィルムと、この絶縁フィルムに覆われた導体パターンとを有する。
第１リジッドフレキシブル基板１４１は、第１リジッド部１５１により形成された第１端部２１ａと、第２リジッド部１５２により形成された第２端部２１ｂとを有する。第１端部２１ａは、第１リジッド基板１１の第２主面Ｓ２に固定されている。第２端部２１ｂは、第２リジッド基板１２の第３主面Ｓ３に固定されている。第１リジッドフレキシブル基板１４１は、「第１接続基板」の別の一例である。
同様に、第２リジッドフレキシブル基板１４２は、第１リジッド部１５１により形成された第１端部２２ａと、第２リジッド部１５２により形成された第２端部２２ｂとを有する。第１端部２２ａは、第１リジッド基板１１の第２主面Ｓ２に固定されている。第２端部２２ｂは、第３リジッド基板１３の第３主面Ｓ３に固定されている。第２リジッドフレキシブル基板１４２は、「第２接続基板」の別の一例である。
このような構成によっても、第１の実施形態と同様に、大容量化を図りつつ、リペア性の向上を図ることができる半導体記憶装置１を提供することができる。
以上、いくつかの実施形態について説明したが、実施形態は、上記例に限定されない。例えば、フレキシブル基板２１，２２は、半田部に代えて、ＡＣＦなどを用いて、リジッド基板１１，１２，１３に固定されてもよい。
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１リジッド基板の表面に固定された第１端部と、第２リジッド基板の表面に固定された第２端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で筐体内に配置された接続基板を備える。このような構成によれば、大容量化を図りつつ、リペア性の向上を図ることができる半導体記憶装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１０…筐体、１１…第１リジッド基板、１２…第２リジッド基板、１３…第３リジッド基板、１４…コントローラ、１６…ＮＡＮＤ（半導体メモリチップ）、１７…第１スペーサ（第１支持体）、１８…第２スペーサ（第２支持体）、２１…第１フレキシブル基板、２２…第２フレキシブル基板、３０…パッド、３１…第１パッド、３２…第２パッド、３３…第３パッド、６１…信号線、６２…電源パターン、６３…グラウンド層、７０…パッド、７０Ｓ…信号パッド、７０Ｐ…電源パッド、７０Ｇ…グラウンドパッド、８１…第１半田部、８２…第２半田部。

Claims (16)

  1. 筐体と、
    前記筐体に収容され、コントローラが実装された第１リジッド基板と、
    前記筐体に収容されて前記第１リジッド基板と少なくとも部分的に向かい合い、前記コントローラによって制御される第１半導体メモリ部品が実装された第２リジッド基板と、
    前記第１リジッド基板の表面に固定された第１端部と、前記第２リジッド基板の表面に固定された第２端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置された第１接続基板と、
    を備えた半導体記憶装置。
  2. 前記第１接続基板の第１端部は、複数の第１半田部によって前記第１リジッド基板に固定され、
    前記第１接続基板の第２端部は、複数の第２半田部によって前記第２リジッド基板に固定されている、
    請求項１に記載の半導体記憶装置。
  3. 前記筐体に収容され、前記第２リジッド基板に対して前記第１リジッド基板とは反対側に位置し、前記コントローラによって制御される第２半導体メモリ部品が実装された第３リジッド基板と、
    前記第１リジッド基板の表面に固定された第１端部と、前記第３リジッド基板の表面に固定された第２端部とを有し、少なくとも一部に可撓性を有して曲げられた姿勢で前記筐体内に配置された第２接続基板と、
    をさらに備えた、
    請求項１に記載の半導体記憶装置。
  4. 前記第１リジッド基板は、前記第２リジッド基板に面した第１面を有し、
    前記第１接続基板の第１端部は、前記第１リジッド基板の第１面に固定されている、
    請求項１に記載の半導体記憶装置。
  5. 前記第２リジッド基板は、前記第１リジッド基板に面した第２面を有し、
    前記第１接続基板の第２端部は、前記第２リジッド基板の第２面に固定されている、
    請求項４に記載の半導体記憶装置。
  6. 前記第１リジッド基板と前記第２リジッド基板との間に配置され、前記第１リジッド基板とは反対側から前記第１接続基板の第１端部に接した支持体をさらに備えた、
    請求項４に記載の半導体記憶装置。
  7. 前記第１接続基板は、複数の信号線と、前記第１接続基板が曲げられた姿勢で前記複数の信号線よりも前記第１接続基板の外周側に位置し、前記複数の信号線のそれぞれ少なくとも一部を覆う面状のグラウンド層とを有した、
    請求項１に記載の半導体記憶装置。
  8. 前記第１接続基板の第１端部は、複数の半田ボールによって前記第１リジッド基板に固定されている、
    請求項１に記載の半導体記憶装置。
  9. 前記第１リジッド基板は、前記複数の半田ボールが接続される複数のパッドを有し、
    前記複数のパッドは、第１列に配置された複数の第１パッドと、前記第１リジッド基板の縁に対して前記第１列よりも離れた第２列に配置された複数の第２パッドとを含み、
    前記第１接続基板の第１端部は、前記複数の半田ボールを介して前記複数の第１パッドおよび前記複数の第２パッドに接続されている、
    請求項８に記載の半導体記憶装置。
  10. 前記複数のパッドは、前記第１リジッド基板の縁に対して前記第２列よりも離れた第３列に配置された複数の第３パッドをさらに含み、
    前記第１接続基板の第１端部は、前記複数の半田ボールを介して前記複数の第１パッド、前記複数の第２パッド、および前記複数の第３パッドに接続されている、
    請求項９に記載の半導体記憶装置。
  11. 前記複数の第１パッドに含まれる１つ以上の第１パッドは、前記複数の第２パッドの各々に比べて大きい、
    請求項９に記載の半導体記憶装置。
  12. 前記複数の第１パッドの各々は、前記複数の第２パッドの各々に比べて大きい、
    請求項９に記載の半導体記憶装置。
  13. 前記複数の第２パッドは、前記複数の第１パッドが並ぶ方向において、前記複数の第１パッドに対してずれた位置に配置されている、
    請求項９に記載の半導体記憶装置。
  14. 前記複数の第２パッドは、前記複数の第１パッドが並ぶ方向において、前記複数の第１パッドと交互になる位置に配置されている、
    請求項９に記載の半導体記憶装置。
  15. 前記第１接続基板は、前記第１リジッド基板のパッドに面する複数のパッドと、この複数のパッドを覆う透光性の絶縁部材とを有し、
    前記第１接続基板の複数のパッドの各々は、前記第１リジッド基板の複数のパッドの各々よりも小さい、
    請求項９に記載の半導体記憶装置。
  16. 前記第１接続基板は、複数の信号線と、前記第１接続基板が曲げられた姿勢で前記複数の信号線よりも前記第１接続基板の外周側に位置し、前記複数の信号線のそれぞれ少なくとも一部を覆う面状のグラウンド層とを有し、
    前記第１接続基板の複数のパッドは、前記複数の第２パッドに面するとともに前記複数の信号線が電気的に接続された複数の信号パッドと、前記複数の第１パッドに面するとともに前記グラウンド層が電気的に接続された複数のグラウンドパッドとを有し、
    前記複数の信号線に含まれる少なくとも１つの信号線は、前記第１接続基板の厚さ方向で前記複数のグラウンドパッドに含まれる１つのグラウンドパッドと重なる位置を通って延びている、
    請求項１５に記載の半導体記憶装置。
JP2018135298A 2018-07-18 2018-07-18 半導体記憶装置 Active JP7141877B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018135298A JP7141877B2 (ja) 2018-07-18 2018-07-18 半導体記憶装置
TW108104012A TWI690027B (zh) 2018-07-18 2019-02-01 半導體記憶裝置
CN201910154466.XA CN110739297B (zh) 2018-07-18 2019-03-01 半导体存储装置
US16/299,393 US10833060B2 (en) 2018-07-18 2019-03-12 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018135298A JP7141877B2 (ja) 2018-07-18 2018-07-18 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2020013904A true JP2020013904A (ja) 2020-01-23
JP7141877B2 JP7141877B2 (ja) 2022-09-26

Family

ID=69161177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018135298A Active JP7141877B2 (ja) 2018-07-18 2018-07-18 半導体記憶装置

Country Status (4)

Country Link
US (1) US10833060B2 (ja)
JP (1) JP7141877B2 (ja)
CN (1) CN110739297B (ja)
TW (1) TWI690027B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7158163B2 (ja) * 2018-03-27 2022-10-21 京セラ株式会社 電子機器、撮像装置、および移動体
JP2021012993A (ja) * 2019-07-09 2021-02-04 キオクシア株式会社 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823149A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
JPH11186686A (ja) * 1997-12-22 1999-07-09 Mitsubishi Electric Corp 電気回路装置
JPH11289141A (ja) * 1998-04-02 1999-10-19 Toshiba Corp 回路基板及びその製造方法
JP2005294639A (ja) * 2004-04-01 2005-10-20 Ibiden Co Ltd フレックスリジッド配線板
JP2006179529A (ja) * 2004-12-20 2006-07-06 Sony Corp フレキシブル基板の接続方法
JP2007123744A (ja) * 2005-10-31 2007-05-17 Sony Corp 光送受信モジュール

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0723267A (ja) * 1993-06-30 1995-01-24 Sony Corp 電子機器及び撮像装置
US5448511A (en) * 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
JPH08330683A (ja) 1995-06-01 1996-12-13 Matsushita Electric Ind Co Ltd プリント配線基板
JP3116273B2 (ja) 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
JP2001119114A (ja) 1999-10-21 2001-04-27 Ricoh Co Ltd 実装構造及び実装方法
TW524030B (en) * 2000-10-02 2003-03-11 Matsushita Electric Ind Co Ltd Card-type recording medium and its manufacture method
WO2004025699A2 (en) * 2002-09-11 2004-03-25 Tessera, Inc. Assemblies having stacked semiconductor chips
JP2008235556A (ja) 2007-03-20 2008-10-02 Sumitomo Electric Ind Ltd 配線板モジュール及び該配線板モジュールの製造方法
JP4962217B2 (ja) 2007-08-28 2012-06-27 富士通株式会社 プリント配線基板及び電子装置製造方法
EP2129194B1 (en) * 2008-05-27 2013-08-07 VIA Technologies, Inc. Electronic apparatus
TWM364254U (en) * 2009-03-24 2009-09-01 Walton Advanced Eng Inc Bendable assembly structure of memory module packages
US20120293470A1 (en) 2010-02-23 2012-11-22 Hideki Nakata Image display device
US9402303B2 (en) 2013-06-03 2016-07-26 Apple Inc. Flexible printed circuit cables with slits
US10852784B2 (en) * 2018-04-11 2020-12-01 Dell Products, Lp Relative height adjustable connector system for motherboard to graphics board transition in information handling systems

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823149A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
JPH11186686A (ja) * 1997-12-22 1999-07-09 Mitsubishi Electric Corp 電気回路装置
JPH11289141A (ja) * 1998-04-02 1999-10-19 Toshiba Corp 回路基板及びその製造方法
JP2005294639A (ja) * 2004-04-01 2005-10-20 Ibiden Co Ltd フレックスリジッド配線板
JP2006179529A (ja) * 2004-12-20 2006-07-06 Sony Corp フレキシブル基板の接続方法
JP2007123744A (ja) * 2005-10-31 2007-05-17 Sony Corp 光送受信モジュール

Also Published As

Publication number Publication date
CN110739297B (zh) 2023-12-08
TWI690027B (zh) 2020-04-01
TW202006894A (zh) 2020-02-01
JP7141877B2 (ja) 2022-09-26
CN110739297A (zh) 2020-01-31
US20200027866A1 (en) 2020-01-23
US10833060B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
US8864500B1 (en) Electronic module with flexible portion
TWI660485B (zh) Semiconductor device
JP6056017B2 (ja) フレキシブル表示装置
US20070126125A1 (en) Memory Module System and Method
US20110199747A1 (en) Storage device and electronic apparatus
JP7141877B2 (ja) 半導体記憶装置
JP2006324326A (ja) 半導体装置
TW201929196A (zh) 半導體記憶裝置
US20150280104A1 (en) Piezoelectric transformer device
TWI533766B (zh) 具有堆疊式撓性互連之可撓性電路組件及其連接器組件
JP2018157098A (ja) 半導体装置
JP6672522B2 (ja) 半導体記憶装置
WO2021002241A1 (ja) 電子機器
WO2017113797A1 (zh) 柔性电路板及移动终端
JP6490412B2 (ja) 電子機器
US20080030943A1 (en) Memory module having improved arrangement of discrete devices
WO2019196569A1 (zh) 电路基板、芯片、串联电路、电路板以及电子设备
US20220229587A1 (en) Memory system
JP7425847B2 (ja) 半導体装置
JP6511123B2 (ja) 半導体装置
JP2022063281A (ja) システム
JP2020096194A (ja) システム
JP2023087455A (ja) 電子モジュール及び電子機器
JP2020151895A (ja) 部品接続機構および液体吐出ヘッド
JP2019125806A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180912

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220413

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220912

R150 Certificate of patent or registration of utility model

Ref document number: 7141877

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150