TWI660485B - Semiconductor device - Google Patents

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TWI660485B
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木村直樹
松本學
森本豐太
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日商東芝記憶體股份有限公司
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Abstract

根據實施形態，提供一種半導體記憶體系統，其包含基板、複數個元件、及接著部。基板為形成有配線圖案之多層構造，在俯視下呈大致長方形形狀。元件沿長度方向並列設置於基板之表面層側。接著部一方面使元件之表面露出，並填充於元件彼此之空隙、及元件與基板之空隙中。

Description

半導體裝置
本實施形態係一般性地關於一種半導體記憶體系統者。
先前，使用於形成連接器之基板上搭載NAND快閃記憶體等之非揮發性半導體記憶元件之半導體記憶體系統。又，於半導體記憶體系統中，除了非揮發性半導體記憶元件之外，搭載揮發性半導體記憶元件、或控制非揮發性半導體記憶元件及揮發性半導體記憶元件之控制器。
如此之半導體記憶體系統，配合其使用環境或規格等，有基板之形狀或大小受制約之情形，例如，有使用在俯視下呈長方形形狀之基板之情形。又，基於近年來之向半導體記憶體系統之小型化之要求，有基板薄型化之傾向。如此之使用薄型化之長方形形狀之基板之情形時，追求抑制基板之彎曲。
本發明之實施形態提供一種使用俯視下長方形形狀之基板之情形時，可抑制基板之彎曲之半導體裝置。
根據實施形態，提供一種具備基板、非揮發性半導體記憶元件、及接著部之半導體記憶體系統。基板為形成有配線圖案之多層構造，在俯視下呈大致長方形形狀。非揮發性半導體記憶元件沿長度方向並列設置於基板之表面層側。接著部一方面使非揮發性半導體記憶元件之表面露出，並填充於非揮發性半導體記憶元件彼此之空隙、及非揮發性半導體記憶元件與 基板之空隙中。
根據本發明之實施形態，可提供一種在使用俯視下為長方形形狀之基板之情形時，可抑制基板之彎曲之半導體裝置。
1‧‧‧主機裝置
2‧‧‧ATA I/F
3‧‧‧RS232C I/F
4‧‧‧驅動器控制電路
5‧‧‧電源電路
6‧‧‧LED
7‧‧‧溫度感測器
8‧‧‧基板
8a‧‧‧絕緣膜
8b‧‧‧配線層
8c‧‧‧阻焊劑
9‧‧‧連接器
9a‧‧‧狹縫
10‧‧‧NAND記憶體
20‧‧‧DRAM
30‧‧‧中心線
31‧‧‧接著部
32‧‧‧狹縫
34‧‧‧抗流線圈
50‧‧‧保持構件
51‧‧‧夾持部
51a‧‧‧固定部
51b‧‧‧可動部
52‧‧‧連結部
53‧‧‧間隔保持部
55‧‧‧關閉部
100‧‧‧半導體記憶體系統
200‧‧‧偵錯用機器
L‧‧‧線寬
S‧‧‧線間隔
W‧‧‧開口寬度
X‧‧‧箭頭
圖1係顯示第1實施形態之半導體記憶體系統之構成例之圖。
圖2A係顯示半導體記憶體系統之概略構成之俯視圖。
圖2B係顯示作為另一例之半導體記憶體系統之概略構成之俯視圖。
圖3A係圖2A中顯示之半導體記憶體系統之側視圖。
圖3B係圖2B中顯示之半導體記憶體系統之側視圖。
圖4係顯示基板之層構成之圖。
圖5係顯示基板之各層之配線密度之圖。
圖6係顯示形成於基板之背面層(第8層)上之配線圖案之圖。
圖7係顯示作為比較例之基板之各層之配線密度之圖。
圖8係用以說明形成於基板之背面層(第8層)上之配線圖案之線寬與間隔之圖。
圖9係顯示填充於NAND記憶體之空隙中之接著部之圖。
圖10係顯示形成於基板之第7層上之狹縫之圖。
圖11係顯示具備第2實施形態之半導體記憶體系統之基板之層構成之圖。
圖12係使用於第3實施形態之半導體記憶體系統之搬運方法之保持構件之外觀立體圖。
圖13係顯示圖12中顯示之保持構件被收納於箱中之狀態之剖面圖。
圖14係第3實施形態之變化例中之保持構件之前視圖。
圖15係顯示打開圖14中顯示之保持構件之可動部之狀態之圖。
圖16係顯示SATA介面之構成例之圖。
[相關申請案]
本申請案享有先前於2011年3月16日提出申請之日本專利申請案第2011-058140號之優先權之利益，該案之全部內容以引用之方式併入本申請案中。
以下，參照附加圖式，詳細說明實施形態之半導體記憶體系統。另，本發明並非限定於該等實施形態者。
圖1係顯示第1實施形態之半導體記憶體系統之構成例之方塊圖。半導體記憶體系統100經由SATA介面(ATA I/F)2等之記憶體連接介面與個人電腦或CPU核心等之主機裝置(以下，簡稱主機)1連接，作為主機1之外部記憶體發揮功能。作為主機1，可舉出個人電腦之CPU、靜態相機、及視訊攝像機等之攝像裝置之CPU等。又，半導體記憶體系統100經由RS232C介面(RS232C I/F)等之通信介面3，可在與偵錯用機器200之間傳送接收資料。
半導體記憶體系統100具備作為非揮發性半導體記憶元件(元件)之NAND型快閃記憶體(以下，簡稱NAND記憶體)10、作為控制器之驅動器控制電路(元件)4、相較於NAND記憶體10可進行更高速記憶動作之揮發性半導體記憶元件(元件)即DRAM20、電源電路5、狀態顯示用之LED6、及檢測驅動器內部之溫度之溫度感測器7。溫度感測器7直接或間接地測定例如NAND記憶體10之溫度。驅動器控制電路4在溫度感測器7之測定結果為特定之溫度以上之情形時，限制向NAND記憶體10之資訊之寫入等，而 抑制其以上之溫度上升。
另，作為非揮發性半導體記憶元件，可使用積層型NAND型快閃記憶體或ReRAM(可變電阻式記憶體)。又，作為揮發性半導體記憶元件，可使用MRAM(磁阻記憶體)。MRAM為抑制磁性侵入內部，亦可具有磁性遮斷部。又，MRAM自身不具有磁性遮斷部之情形時，可設置覆蓋MRAM與NAND記憶體10之周圍而抑制磁性之侵入之外圍器(未圖示)。
電源電路5自從主機1側之電源電路供給之外部直流電源產生複數個不同之內部直流電源電壓，並將該等內部直流電源電壓供給至半導體記憶體系統100內之各電路。又，電源電路5檢測外部電源之上升，產生通電重設信號，並供給至驅動器控制電路4。
圖2A係顯示半導體記憶體系統100之概略構成之俯視圖。圖3A係圖2A中顯示之半導體記憶體系統100之側視圖。電源電路5、DRAM20、驅動器控制電路4、及NAND記憶體10搭載於形成有配線圖案之基板8上。基板8在俯視下呈大致長方形形狀。於呈大致長方形形狀之基板8之一方之短邊側設置有可連接於主機1之連接器9。連接器9作為上述之SATA介面2、及通信介面3發揮功能。連接器9作為將自主機1輸入之電源供給至電源電路5之電源輸入部發揮功能。連接器9為例如LIF連接器。另，於連接器9中，於自沿著基板8之短邊方向之中心位置偏離之位置形成有狹縫9a，以與設置於主機1側之突起(未圖示)等嵌合。藉此，可防止上下顛倒地安裝半導體記憶體系統100。
基板8為重疊合成樹脂而形成之多層構造，例如8層構造。另，基板8之層數並非限於8層。圖4係顯示基板8之層構成之圖。於基板8上，於以合成樹脂構成之各層(絕緣膜8a)之表面或內層上，以各種形狀形成有配線 圖案作為配線層8b。配線圖案係以例如銅而形成。經由形成於基板8上之配線圖案，搭載於基板8上之電源電路5、DRAM20、驅動器控制電路4、NAND記憶體10彼此電性連接。又，基板之表面(第1層側)與背面(第8層側)作為保護膜被阻焊劑8c覆蓋。
圖5係顯示基板8之各層之配線密度之圖。此處，將相較於基板8之層構造之中心線30(亦參照圖4)形成於更靠表面層側之第1層至第4層稱為上層，相較於中心線30形成於更靠背面層側之第5層至第8層稱為下層。
如圖5所示，形成於基板8之各層之配線層8b作為傳送接收信號之信號層、及成為接地或電源線之平板層發揮功能。且，形成於各層上之配線圖案之配線密度、即、相對基板8之表面面積之配線層所占比例係如圖5所示。
在本實施形態中，將作為接地發揮功能之第8層並非作為平板層而是作為網狀配線層，藉此將其配線密度抑制在30~60%。此處，在基板8之上層整體之配線密度約為60%。因此，藉由使第8層之配線密度約為30%而形成配線圖案，可使在下層整體之配線密度約為60%，從而可使上層整體之配線密度與下層整體之配線密度大致相等。另，藉由在約30~60%之範圍內調整第8層之配線密度，可使與上層整體之配線密度大致相等。
圖6係顯示形成於基板8之背面層(第8層)上之配線圖案之圖。如圖6所示，於基板8之背面層(第8層)上網狀地形成配線圖案。如此般，藉由使基板8之第8層為網狀配線層，相較於作為平板層形成，更低地抑制配線密度。
對於形成於背面層上之配線層，亦追求作為減輕自半導體記憶體系統100洩漏而向其他裝置賦與之雜訊之影響之屏蔽層之功能。圖8係用以說 明形成於基板之背面層(第8層)上之配線圖案之線寬與間隔之圖。如圖8所示，於基板8之第8層上形成線寬L為0.3mm、線間隔S為0.9mm之網狀配線。在以如此之方式形成之網狀配線中，開口寬度W為0.9×2=1.27mm。
例如，相對如3GHz之SATA基波之高頻即雜訊之屏蔽效果係如以下。首先，自C=f×λ×ε，算出SATA基波之2次高諧波之1/2波長(λ/2)。此處，C為光速、3.0×108m/s。f為2次高諧波之頻率、6.0×109Hz。ε為介電常數、4.6。
根據上述條件，λ為23.3mm，1/2波長(λ/2)為11.7mm。即，1/2波長(λ/2)為開口寬度W(1.27mm)之約10倍。又，由於在λ/20=1.2mm上與開口開度W大致相等，故屏蔽效果約為-20dB。
圖9係顯示填充於NAND記憶體10之空隙中之接著部之圖。如圖9所示，於NAND記憶體10與基板8之空隙中填充有以合成樹脂材料構成之接著部31，而使NAND記憶體10與基板8接著。又，接著部31，其一部分自NAND記憶體10與基板8之空隙突出。該突出之部分被填充於沿基板8之長度方向並列之NAND記憶體10彼此之空隙中。因此，接著部31使NAND記憶體10彼此在其側面接著。另，接著部31在不超過NAND記憶體10之高度之程度上突出，從而使NAND記憶體10之表面露出。又，在圖9中，雖將接著部31加以填充，直到NAND記憶體10之高度之中間部左右為止，但可較其更低，使接著部31接觸於鄰接之NAND記憶體10彼此。當然，可以使高於圖9所示之高度之方式，於NAND記憶體10間填充接著部31。又，於控制器4與NANDA記憶體10之間、及控制器4與DRAM20之間，亦填充有接著部31。
圖2B係顯示作為另一例之半導體記憶體系統100之概略構成之俯視圖。圖3B係圖2B中顯示之半導體記憶體系統100之側視圖。如此般，可於NAND記憶體10與DRAM20之間填充接著部31。
圖10係顯示形成於基板8之第7層之狹縫之圖。在圖10中顯示自背面層側觀察基板8之狀態，且省略顯示第8層。又，以虛線表示安裝於表面層側之NAND記憶體10。於基板8之第7層上形成平板層作為配線層。如圖10所示，一方面，於基板8之第7層，作為平板層，於第7層之大致全域上形成配線圖案，並於其一部分上設置有狹縫32(未形成配線層之部分)。狹縫32設置於形成於第7層之大致全域上之配線圖案之中、對向於NAND記憶體10之空隙之部分。
圖7係顯示作為比較例之基板之各層之配線密度之圖。如圖7之比較例所示，在先前之基板中，藉由使第8層為平板層，配線密度成為約90%。因此，下層之配線密度成為約75%，與上層之配線密度(約60%)之差變大。藉由配線密度不同，基板8之上層整體中所占絕緣膜8a(合成樹脂)與配線部分(銅)之比率與基板8之下層整體中所占合成樹脂與銅之比率不同。藉此，在基板8之上層與下層，熱膨脹係數亦不同。基於該熱膨脹係數之差異，隨著基板8之溫度變化，易發生如沿基板8之長度方向而於表面層側成為凸形狀(圖3中上部之凸形狀)之彎曲。如此之溫度變化在半導體記憶體系統100之製造過程中較易發生。又，基於近年來之向半導體記憶體系統之小型化之要求，基板8亦有薄型化之傾向，從而較易產生如此之彎曲。
另一方面，在本實施形態中，由於在約30~60%之範圍內調整第8層之配線密度，使上層整體之配線密度與下層整體之配線密度大致相等，故熱 膨脹係數亦大致相等。因此，可抑制於基板8上產生彎曲。又，由於在自中心線30(亦參照圖4)最遠離之第8層調整配線密度，故可使用以抑制彎曲之矩量更大地產生。
又，由於在基板8之第8層調整配線密度，故與以信號層之方式在針對配線佈局有所限制之層進行配線密度調整之情形相比，配線設計較容易，從而可謀求抑制成本。
又，由於於鄰接之NAND記憶體10彼此之空隙中填充接著部31，故基於接著部31之結合力，產生如圖9之箭頭X所示之吸引NAND記憶體10彼此之力。由於該吸引NAND記憶體10彼此之力成為以使第1層側成為凸形狀之方式對抗於使基板8彎曲之力，故可抑制基板8之彎曲之產生。若填充有接著部31，則在控制器4與NAND記憶體10之間、控制器4與DRAM20之間、或NAND記憶體10與DRAM20之間產生如此之力。
又，由於設置於形成於基板8之第7層之大致全域上之配線圖案之中、對向於NAND記憶體10之空隙之部分，故在狹縫32部分，配線圖案之結合力較弱。因此，對抗於藉由於NAND記憶體10彼此之空隙中填充接著部31而產生之力(亦參照圖9之箭頭X)之力較弱，從而可進一步有效抑制基板8之彎曲之產生。
另，在本實施形態中，為調整基板8之下層整體之配線密度，雖使第8層之配線層為網狀配線層，但並非限於其，例如可於線上形成配線層。又，可調整下層之中第8層以外之層、即自第5層直到第7層為止之配線層之配線密度，而調整作為下層整體之配線密度。當然，可在自第5層直到第8層為止之所有層中調整配線密度，而調整作為下層整體之配線密度。
又，形成狹縫32之層並非限於第7層。可於下層之中第7層以外之 層、即第5層至第6層及第8層中形成狹縫。
圖11係顯示具備第2實施形態之半導體記憶體系統之基板之層構成之圖。在本實施形態中，於基板8之第8層之外側，設置有最外層作為第9層之層。且，將最外層之全域以銅箔覆蓋而作為屏蔽層。以如此之方式，藉由以銅箔覆蓋最外層之全域，可進一步確實防止來自半導體記憶體系統之雜訊之洩漏。另，亦可將較第9層更內側之層之全域以銅箔覆蓋而作為屏蔽層。
圖16係顯示SATA介面2之構成例之圖。在上述實施形態中例示之半導體記憶體系統中，有需要高速信號之傳送之情形。於傳送高速信號之情形時為維持信號品質，有需要傳送線之特性阻抗之匹配、差動模式插入損耗特性之切斷頻率之最佳化、及將適當之抗流線圈插入傳送線之情形。圖16中顯示於SATA介面2之輸入端及輸出端插入抗流線圈34之例。另，抗流線圈34之插入位置雖較好為SATA介面2之輸出入端，但亦可為裝置(驅動器控制電路4等)之附近。
圖12係於第3實施形態之半導體記憶體系統之搬運方法中使用之保持構件之外觀立體圖。圖13係顯示圖12中顯示之保持構件被收納於箱中之狀態之剖面圖。在本實施形態中，將半導體記憶體系統100以保持構件50捆包而搬運。保持構件50係抑制由歷時變化所致之基板8之彎曲。
保持構件50具備夾持部51與連結部52。對一個保持構件50設置兩個夾持部51。夾持部51夾入並保持沿著基板8之長度方向之部分。為自兩側保持基板8，對一個保持構件50設置兩個夾持部51。夾持部51以剖面U字狀形成，於其空隙中夾入沿著基板8之長度方向之部分。夾持部51對抗隨著歷時變化而使沿著基板8之長度方向產生彎曲之力，而抑制基板8之彎 曲。因此，夾持部51以可對抗欲使基板8彎曲之力之強度而形成。
又，為抑制基板8之彎曲，較好的是，在保持基板8之狀態下，夾持部51密著於基板8。亦可將形成於夾持部51之空隙以相較於例如基板8之厚度略窄地形成，而以一面壓開該空隙、一面將基板8插進夾持部51中之方式構成。又，亦可以與基板8大致相等之寬度或略寬之寬度形成，而將基板8簡單地扎進該空隙中之方式構成。
連結部52連結兩個夾持部51。藉此，可將保持構件50一體化。如圖13所示，將複數個半導體記憶體系統100收納於箱內時，連結部52亦作為緩衝材料發揮功能，以保持半導體記憶體系統100彼此之間隔而緩和搬運時對半導體記憶體系統100施加之衝擊。
另，於夾持部51分別形成有間隔保持部53。間隔保持部53係以相對於夾持部51而於設置連結部52之側之相反側延伸之方式形成。如圖13所示，將複數個半導體記憶體系統100收納於箱內時，間隔保持部53亦作為保持半導體記憶體系統100彼此之間隔，從而緩和搬運時對半導體記憶體系統100造成之衝擊之緩衝材料發揮功能。
另，在本實施形態中，雖說明由夾持部51夾入基板8，但於基板8上會安裝例如電阻或電容器等之電子零件(未圖示)、及NAND記憶體10等。因此，於基板8之周圍部分安裝有電子零件等之情形時，只要以可一併夾入基板8與電子零件等之寬度形成夾持部51即可。
圖14係第3實施形態之變化例之上述保持構件50之前視圖。在本變化例中，夾持部51具有固定部51a與可動部51b而構成。固定部51a與可動部51b在相當於形成於夾持部51之空隙之底之部分可迴轉地連結，而可將可動部51b開閉。
於可動部51b之各者上形成有關閉部55。如圖14所示，關閉部55於閉合可動部51b時互相卡住，而保持可動部51b閉合之狀態。又，藉由可動部51b為閉合之狀態，使形成於夾持部51之空隙之寬度保持一定。
圖15係顯示打開圖14中顯示之保持構件50之可動部51b之狀態之圖。如圖15所示，藉由打開可動部51b，可擴大夾持部51之空隙。在擴大夾持部51之空隙之狀態下，於固定部51a之上載置半導體記憶體系統100，若閉合可動部51b，則與一方面擴張空隙並使半導體記憶體系統100扎進夾持部51之情形相比，可較容易使半導體記憶體系統100保持於保持構件50中。
進一步之效果或變化例，可由本領域技術人員容易地導出。藉此，本發明之更廣泛之態樣，並非限定於如以上般表示且記述之特定之細節及代表性之實施形態。因此，不脫離藉由附加之申請專利範圍及其均等物而定義之總括性之發明之概念之精神或範圍，可進行各種變更。

Claims (12)

  1. 一種半導體裝置，其包括：基板；複數個非揮發性半導體記憶體；及控制器，其用於控制上述非揮發性半導體記憶體，其中上述基板包含：佈線層堆疊，其具有堆疊於複數個下部佈線層(lower wiring layer)上之複數個上部佈線層(upper wiring layer)，其中上述上部佈線層之數目等於上述下部佈線層之數目，及絕緣膜，其設置於上述佈線層中之每兩個相鄰者之間，上述上部佈線層中之最上層者具有第一佈線圖案，上述控制器及上述非揮發性半導體記憶體能夠安裝於上述第一佈線圖案上，所有上述下部佈線層之第一平均佈線密度即第一佈線密度與所有上述上部佈線層之第二平均佈線密度即第二佈線密度之間的差係約7.5%或更小，上述複數個上部佈線層中之具有最高佈線密度的上部佈線層中之一者並非上述上部佈線層中之最下層者，且上述複數個下部佈線層中之具有最低佈線密度的下部佈線層中之一者並非上述下部佈線層中之最下層者。
  2. 如請求項1之半導體裝置，其中上部佈線層之數目係四個；且下部佈線層之數目係四個。
  3. 如請求項1之半導體裝置，其中上述第二佈線密度小於上述第一佈線密度。
  4. 如請求項1之半導體裝置，其中具有在上述上部佈線層中為最高的佈線密度之上述上部佈線層之一者係直接位於上述上部佈線層中之上述最上層者的下方之上部佈線層。
  5. 如請求項1之半導體裝置，其中具有在上述下部佈線層中為最低的佈線密度之上述下部佈線層之一者係直接位於上述下部佈線層中之最上層者的下方之下部佈線層。
  6. 如請求項1之半導體裝置，其中上述上部佈線層，其具有第一佈線層至第四佈線層，上述第一佈線層至上述第四佈線層以上述第一佈線層係上述上部佈線層中之上述最上層者且上述第四佈線層係上述上部佈線層中之上述最下層者之次序堆疊；且上述第二佈線層具有在上述上部佈線層中為最高的佈線密度。
  7. 如請求項6之半導體裝置，其中上述下部佈線層，其具有第五佈線層至第八佈線層，上述第五佈線層至上述第八佈線層係以上述第五佈線層係上述下部佈線層中之最上層者且上述第八佈線層係上述下部佈線層中之上述最下層者之次序堆疊；且上述第六佈線層具有在上述下部佈線層中為最低的佈線密度。
  8. 如請求項1之半導體裝置，其中上述下部佈線層包含第一佈線層，該第一佈線層具有信號佈線圖案，位於第二佈線層與第三佈線層之間，上述第二佈線層及上述第三佈線層之各者係包括電源供應平板(power supply plane)及接地平板(ground plane)之至少一者。
  9. 如請求項1之半導體裝置，其中上述上部佈線層及上述下部佈線層包含至少三個層，該至少三個層之各者包含電源供應圖案及接地圖案之一者。
  10. 如請求項9之半導體裝置，其中此三個層中之兩者分別直接位於具有信號圖案之佈線層上方及下方。
  11. 如請求項9之半導體裝置，其中：此三個層中之兩者之間具有兩個佈線層，該兩個佈線層中之各者具有信號圖案。
  12. 如請求項9之半導體裝置，其中：此三個層中之各者具有等於或大於80%之佈線密度。
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