JP7425847B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体記憶素子および揮発性半導体素子を制御するコントローラが搭載される。

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合があり、例えば、平面視において長方形形状を呈する基板を用いる場合がある。また、近年の半導体装置への小型化の要求により、基板が薄型化する傾向にある。このような、薄型化された長方形形状の基板を用いる場合に、基板の反りを抑えることが求められている。

特開２０１０－７９４４５号公報

本発明は、基板の反りを抑えることができる半導体装置を提供することを目的とする。

実施形態に係る半導体装置は、基板と、第１から第３の不揮発性半導体メモリと、揮発性半導体メモリと、を備える。前記基板は、第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する。前記第１から第３の不揮発性半導体メモリは、前記基板の前記第１の主面に搭載されている。前記揮発性半導体メモリは、前記基板の前記第１の主面に搭載されている。前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備える。前記内層として形成される複数の前記配線層のうち第３から第５の配線層はプレーン層である。前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成され、絶縁層を隔てて前記第１の配線層と対向する。前記第４の配線層及び前記第５の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成される。前記第５の配線層は絶縁層を隔てて前記第２の配線層と対向する。前記第５の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリの隙間に対向する部分の一部に第１のスリットが形成され、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリの隙間に対向する部分の一部に第２のスリットが形成される。前記内層として形成される複数の前記配線層のうち信号を送受信するための信号層である第６の配線層が、前記第４の配線層及び前記第５の配線層と絶縁層を隔ててそれぞれ対向する。前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の配線層と対向する第７の配線層及び前記第１の配線層は、信号を送受信するための信号層である。前記第１の配線層の表面は、ソルダーレジストに覆われている。

図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。 図２は、半導体装置の概略構成を示す平面図である。 図３は、半導体装置の側面図である。 図４は、基板の層構成を示す図である。 図５は、基板の各層の配線密度を示す図である。 図６は、基板の裏面層（第８層）に形成された配線パターンを示す図である。 図７は、比較例としての基板の各層の配線密度を示す図である。 図８は、基板の裏面層（第８層）に形成された配線パターンのライン幅と間隔について説明するための図である。 図９は、ＮＡＮＤメモリの隙間に充填された接着部を示す図である。 図１０は、基板の第７層に形成されたスリットを示す図である。 図１１は、第２の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。 図１２は、第３の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。 図１３は、図１２に示す保持部材が箱に収納された状態を示す断面図である。 図１４は、第３の実施の形態の変形例にかかる保持部材の正面図である。 図１５は、図１４に示す保持部材の可動部を開いた状態を示す図である。

以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。

半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。

図２は、半導体装置１００の概略構成を示す平面図である。図３は、半導体装置１００の側面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８上に搭載される。基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。なお、コネクタ９には、基板８の短手方向に沿った中心位置からずれた位置にスリット９ａが形成されており、ホスト１側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１００が表裏逆に取り付けられることを防ぐことができる。

基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。図４は、基板８の層構成を示す図である。基板８には、合成樹脂で構成された各層（絶縁膜８ａ）の表面あるいは内層に様々な形状で配線層８ｂとして配線パターンが形成されている。配線パターンは、例えば銅で形成される。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。また、基板の表面（第１層側）と裏面（第８層側）は、保護膜としてソルダーレジスト８ｃに覆われている。

図５は、基板８の各層の配線密度を示す図である。ここで、基板８の層構造の中心線３０（図４も参照）よりも表面層側に形成された第１層から第４層までを上層といい、中心線３０よりも裏面層側に形成された第５層から第８層までを下層という。

基板８の各層に形成された配線層８ｂは、図５に示すように、信号を送受信する信号層、グランドや電源線となるプレーン層として機能する。そして、各層に形成された配線パターンの配線密度、すなわち、基板８の表面面積に対する配線層が占める割合を、図５に示すように構成している。

本実施の形態では、グランドとして機能する第８層をプレーン層ではなく網状配線層とすることで、その配線密度を３０～６０％に抑えている。ここで、基板８の上層全体での配線密度は約６０％となっている。そこで、第８層の配線密度を約３０％として配線パターンを形成することで、下層全体での配線密度を約６０％とすることができ、上層全体の配線密度と下層全体の配線密度とを略等しくすることができる。なお、第８層の配線密度は、約３０～６０％の範囲で調整することで、上層全体の配線密度と略等しくなるようにすればよい。

図６は、基板８の裏面層（第８層）に形成された配線パターンを示す図である。図６に示すように、基板８の裏面層（第８層）には配線パターンが網状に形成される。このように、基板８の第８層を網状配線層とすることで、プレーン層として形成するよりも配線密度を低く抑えている。

裏面層に形成される配線層には、半導体装置１００から漏れて他の装置へ与えるノイズの影響を軽減するシールド層としての機能も求められる。図８は、基板の裏面層（第８層）に形成された配線パターンのライン幅と間隔について説明するための図である。図８に示すように、ライン幅Ｌが０．３ｍｍ、ライン間隔Ｓが０．９ｍｍとなる網状配線が基板８の第８層に形成される。このように形成された網状配線では、開口幅Ｗが０．９×√２＝１．２７ｍｍとなる。

例えば、３ＧＨｚのＳＡＴＡ基本波のような高周波であるノイズに対するシールド効果は、以下のようになる。まず、Ｃ＝ｆ×λ×√εから、ＳＡＴＡ基本波の２次高調波の１／２波長（λ／２）を算出する。ここで、Ｃは光速であり、３．０×１０^８ｍ／ｓである。ｆは２次高調波の周波数であり、６．０×１０^９Ｈｚである。εは比誘電率であり、４．６である。

上記条件によれば、λは２３．３ｍｍとなり、１／２波長（λ／２）は１１．７ｍｍとなる。すなわち、１／２波長（λ／２）は、開口幅Ｗ（１．２７ｍｍ）の約１０倍となる。また、λ／２０＝１．２ｍｍで開口幅Ｗと略等しくなるため、シールド効果は約－２０ｄＢとなる。

図９は、ＮＡＮＤメモリ１０の隙間に充填された接着部を示す図である。図９に示すように、ＮＡＮＤメモリ１０と基板８との隙間には、合成樹脂材料で構成された接着部３１が充填されて、ＮＡＮＤメモリ１０と基板８とを接着させている。また、接着部３１は、その一部がＮＡＮＤメモリ１０と基板８との隙間からはみ出している。そのはみ出した部分は、基板８の長手方向に沿って並べられたＮＡＮＤメモリ１０同士の隙間に充填される。したがって、接着部３１は、ＮＡＮＤメモリ１０同士をその側面で接着させている。なお、接着部３１は、ＮＡＮＤメモリ１０の高さを超えない程度にはみ出しており、ＮＡＮＤメモリ１０の表面は露出している。また、図９では、ＮＡＮＤメモリ１０の高さの中間部程度まで接着部３１を充填させているが、これより低くてもよく、隣接するＮＡＮＤメモリ１０同士に接着部３１が接触していればよい。もちろん、図９に示す高さよりも高くなるようにＮＡＮＤメモリ１０間に接着部３１を充填してもよい。

図１０は、基板８の第７層に形成されたスリットを示す図である。図１０では、基板８を裏面層側から見た状態を示し、第８層を省略して示している。また、表面層側に実装されたＮＡＮＤメモリ１０を破線で示している。基板８の第７層には、配線層としてプレーン層が形成される。図１０に示すように、基板８の第７層にはプレーン層として第７層の略全域に配線パターンを形成しつつ、その一部にスリット３２（配線層が形成されていない部分）を設けている。スリット３２は、第７層の略全域に形成された配線パターンのうち、ＮＡＮＤメモリ１０の隙間に対向する部分に設けられている。

図７は、比較例としての基板の各層の配線密度を示す図である。図７の比較例に示すように、従来の基板では、第８層をプレーン層とすることで、配線密度が約９０％となっていた。そのため、下層の配線密度が約７５％となり、上層の配線密度（約６０％）との差が大きくなっている。配線密度が異なることで、基板８の上層全体に占める絶縁膜８ａ（合成樹脂）と配線部分（銅）との比率が、基板８の下層全体に占める合成樹脂と銅との比率と異なることとなる。これにより、基板８の上層と下層とで熱膨張係数も異なることとなる。この熱膨張係数の違いにより、基板８の温度変化に伴って、基板８の長手方向に沿って表面層側に凸形状（図３における上に凸形状）となるような反りが発生しやすくなる。このような温度変化は、半導体装置１００の製造過程で生じやすい。また、近年の半導体装置への小型化の要求により、基板８も薄型化する傾向にあり、このような反りが発生しやすくなっている。

一方、本実施の形態では、第８層の配線密度は、約３０～６０％の範囲で調整し、上層全体の配線密度と下層全体の配線密度とを略等しくしているので、熱膨張係数も略等しくなる。そのため、基板８に反りが発生するのを抑制することができる。また、中心線３０（図４も参照）から最も離れた第８層で配線密度を調整しているので、反りを抑制するためのモーメントをより大きく発生させることができる。

また、基板８の第８層で配線密度を調整しているので、信号層のように配線レイアウトに制限のある層で配線密度の調整をする場合に比べて、配線設計が容易になり、コストの抑制を図ることができる。

また、隣接するＮＡＮＤメモリ１０同士の隙間に接着部３１が充填されるので、接着部３１の結合力により、矢印Ｘに示すようなＮＡＮＤメモリ１０同士を引き寄せる力が発生する。このＮＡＮＤメモリ１０同士を引き寄せる力は、凸形状となるように基板８を反らせる力に対抗する力となるので、基板８の反りの発生を抑制することができる。

また、基板８の第７層の略全域に形成された配線パターンのうち、ＮＡＮＤメモリ１０の隙間に対向する部分に設けられているため、スリット３２部分で配線パターンの結合力が弱まる。そのため、ＮＡＮＤメモリ１０同士の隙間に接着部３１が充填されることによって生じる力（図９の矢印Ｘも参照）に対抗する力が弱まり、基板８の反りの発生をより一層効果的に抑制することができる。

なお、本実施の形態では、基板８の下層全体の配線密度を調整するために、第８層の配線層を網状配線層にしているが、これに限られず、例えばライン上に配線層を形成してもよい。また、下層のうち第８層以外の層、すなわち第５層から第７層までの配線層の配線密度を調整して、下層全体としての配線密度を調整してもよい。もちろん、第５層から第８層までのすべての層で配線密度を調整して、下層全体としての配線密度を調整してもよい。

また、スリット３２が形成される層は第７層に限らない。下層のうち第７層以外の層、すなわち第５層から第６層および第８層にスリットが形成されてもよい。

（第２の実施の形態）
図１１は、第２の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。本実施の形態では、基板８の第８層の外側に、９層目の層として最外層を設けている。そして、最外層の全域を銅箔で覆ってシールド層としている。このように、最外層の全域を銅箔で覆うことで、半導体装置からのノイズの漏れをより確実に防ぐことができる。なお、９層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。

（第３の実施の形態）
図１２は、第３の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。図１３は、図１２に示す保持部材が箱に収納された状態を示す断面図である。本実施の形態では、半導体装置１００を保持部材５０で梱包して搬送する。保持部材５０は、経時変化による基板８の反りを抑制する。

保持部材５０は、挟持部５１と連結部５２とを備える。１つの保持部材５０に対して２つの挟持部５１が設けられる。挟持部５１は、基板８の長手方向に沿った部分を挟み込んで保持する。基板８を両側から保持するために、１つの保持部材５０に対して２つの挟持部５１が設けられる。挟持部５１は、断面Ｕ字状に形成されて、その隙間に基板８の長手方向に沿った部分を挟み込む。挟持部５１は、経時変化に伴って基板８の長手方向に沿った反りを生じさせる力に対抗して、基板８の反りを抑制する。したがって、挟持部５１は、基板８を反らせようとする力に対抗できる強度で形成される。

また、基板８の反りを抑制するために、基板８を保持している状態で、基板８に挟持部５１が密着していることが好ましい。挟持部５１に形成される隙間を、例えば、基板８の厚さよりも僅かに狭く形成し、その隙間を押し広げながら基板８を挟持部５１に差し込むように構成してもよい。また、基板８と略等しい幅や僅かに広い幅で形成し、その隙間に簡単に基板８を差し込めるように構成してもよい。

連結部５２は、２つの挟持部５１を連結する。これにより、保持部材５０を一体化することができる。連結部５２は、図１３に示すように、複数の半導体装置１００を箱内に収納した際に、半導体装置１００同士の間隔を保持し、搬送時に半導体装置１００に加わる衝撃を緩和する緩衝材としても機能する。

なお、挟持部５１には、それぞれに間隔保持部５３が形成されている。間隔保持部５３は、挟持部５１に対して連結部５２が設けられた側の反対側に延びるように形成される。間隔保持部５３は、図１３に示すように、複数の半導体装置１００を箱内に収納した際に、半導体装置１００同士の間隔を保持し、搬送時に半導体装置１００に加わる衝撃を緩和する緩衝材として機能する。

なお、本実施の形態では、挟持部５１が基板８を挟み込むとして説明しているが、基板８には、例えば抵抗やコンデンサなどの電子部品（図示せず）、ＮＡＮＤメモリ１０などが実装される。したがって、基板８の周囲部分に電子部品などが実装されている場合には、基板８と電子部品などを合わせて挟み込むことができる幅で挟持部５１を形成すればよい。

図１４は、第３の実施の形態の変形例にかかる保持部材５０の正面図である。本変形例では、挟持部５１が固定部５１ａと可動部５１ｂを有して構成される。固定部５１ａと可動部５１ｂは、挟持部５１に形成される隙間の底にあたる部分で回転可能に連結されており、可動部５１ｂを開閉することができる。

可動部５１ｂのそれぞれには、閉止部５５が形成されている。閉止部５５は、図１４に示すように、可動部５１ｂを閉じた際に互いに引っ掛かりあって、可動部５１ｂが閉じた状態を保持している。また、可動部５１ｂが閉じた状態であることで、挟持部５１に形成される隙間の幅が一定に保たれる。

図１５は、図１４に示す保持部材５０の可動部５１ｂを開いた状態を示す図である。図１５に示すように、可動部５１ｂを開くことで、挟持部５１の隙間を広げることができる。挟持部５１の隙間を広げた状態で、固定部５１ａの上に半導体装置１００を載置し、可動部５１ｂを閉じれば、隙間を押し広げながら半導体装置１００を挟持部５１に差し込む場合に比べて容易に半導体装置１００を保持部材５０に保持させることができる。

１ ホスト、２ ＳＡＴＡインタフェース（ＡＴＡ ／ＩＦ）、３ 通信インタフェース、４ ドライブ制御回路（コントローラ）、５ 電源回路、７ 温度センサ、８ 基板、８ａ 絶縁膜、８ｂ 配線層、９ コネクタ、９ａ スリット、１０ ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ，不揮発性半導体記憶素子）、２０ ＤＲＡＭ（揮発性半導体記憶素子）、３０ 中心線、３１ 接着部、３２ スリット、５０ 保持部材、５１ 挟持部、５２ 連結部、５３ 間隔保持部、５５ 閉止部、１００ 半導体装置、２００ デバッグ用機器。

Claims (5)

1. 第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する基板と、
   前記基板の前記第１の主面に搭載された第１から第３の不揮発性半導体メモリと、
   前記基板の前記第１の主面に搭載された揮発性半導体メモリと、を備え、
   前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備え、
   前記内層として形成される複数の前記配線層のうち第３から第５の配線層はプレーン層であり、
   前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成され、絶縁層を隔てて前記第１の配線層と対向し、
   前記第４の配線層及び前記第５の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成され、
   前記第５の配線層は絶縁層を隔てて前記第２の配線層と対向し、
   前記第５の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリの隙間に対向する部分の一部に第１のスリットが形成され、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリの隙間に対向する部分の一部に第２のスリットが形成され、
   前記内層として形成される複数の前記配線層のうち信号を送受信するための信号層である第６の配線層が、前記第４の配線層及び前記第５の配線層と絶縁層を隔ててそれぞれ対向し、
   前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の配線層と対向する第７の配線層及び前記第１の配線層は、信号を送受信するための信号層であり、
   前記第１の配線層の表面は、ソルダーレジストに覆われている半導体装置。
2. 前記第１の不揮発性半導体メモリおよび前記第２の不揮発性半導体メモリの表面を露出させつつ、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの隙間に充填される第１の接着部と、
   前記第２の不揮発性半導体メモリおよび前記第３の不揮発性半導体メモリの表面を露出させつつ、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリとの隙間に充填される第２の接着部と、
   をさらに備える請求項１に記載の半導体装置。
3. 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第７の配線層と対向する第８の配線層は信号を送受信するための信号層であり、前記第４の配線層は絶縁層を隔てて前記第８の配線層と対向し、前記第３から第５の配線層のうち１層はグランドを備える配線層であり、別の１層は電源線を備える配線層である請求項１または請求項２に記載の半導体装置。
4. 前記基板は、平面視において略長方形形状を呈し、
   前記基板の短手方向に沿った辺に設けられ外部機器と接続するためのコネクタと、前記コネクタと電気的に接続され前記第１から第３の不揮発性半導体メモリと前記揮発性半導体メモリとを制御し前記基板の前記第１の主面に搭載されたコントローラと、をさらに備え、
   前記第１から第３の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられ、
   前記第２の不揮発性半導体メモリは、平面視において、前記第１の不揮発性半導体メモリの位置から見て前記コントローラと反対側に設けられ、
   前記第３の不揮発性半導体メモリは、平面視において、前記第２の不揮発性半導体メモリの位置から見て前記第１の不揮発性半導体メモリと反対側に設けられ、
   前記揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと同じ側に設けられる請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記第１のスリットは、前記基板の長手方向に沿った第１の辺から前記短手方向に沿って延び、
   前記第２のスリットは、前記基板の長手方向に沿った辺であって前記第１の辺とは別の第２の辺から前記短手方向に沿って延び、
   前記第１のスリットは前記第２の辺へ到達せず、前記第２のスリットは前記第１の辺へ到達しない請求項４に記載の半導体装置。

Images