JP5583262B2 - 半導体装置およびシステム - Google Patents
半導体装置およびシステム Download PDFInfo
- Publication number
- JP5583262B2 JP5583262B2 JP2013243076A JP2013243076A JP5583262B2 JP 5583262 B2 JP5583262 B2 JP 5583262B2 JP 2013243076 A JP2013243076 A JP 2013243076A JP 2013243076 A JP2013243076 A JP 2013243076A JP 5583262 B2 JP5583262 B2 JP 5583262B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- substrate
- semiconductor device
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置(以下、ホストと略す)1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。
図11は、第2の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。本実施の形態では、基板8の第8層の外側に、9層目の層として最外層を設けている。そして、最外層の全域を銅箔で覆ってシールド層としている。このように、最外層の全域を銅箔で覆うことで、半導体装置からのノイズの漏れをより確実に防ぐことができる。なお、9層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。
図12は、第3の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。図13は、図12に示す保持部材が箱に収納された状態を示す断面図である。本実施の形態では、半導体装置100を保持部材50で梱包して搬送する。保持部材50は、経時変化による基板8の反りを抑制する。
Claims (23)
- 基板と、この基板に搭載される複数の不揮発性半導体メモリと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられ、前記複数の不揮発性半導体メモリが搭載される第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記基板の層構造の中心線よりも前記第2の主面側に形成された前記配線層および前記第2の配線層の配線密度の平均値は、前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値と等しいかそれよりも大きく、その差が7.5%以下であり、
かつ、
少なくとも1の前記配線層は、配線密度が80%以上である半導体装置。 - 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第1の配線層と対向する第3の配線層は配線密度が80%以上である請求項1に記載の半導体装置。
- 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第3の配線層と対向する第4の配線層及び前記第1の配線層は、信号を送受信するための信号層である請求項2に記載の半導体装置。
- 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第2の配線層と対向する第5の配線層は配線密度が80%以上である請求項1に記載の半導体装置。
- 前記内層として形成される複数の配線層のうち少なくとも1の前記配線層は、信号を送受信するための信号層であり、
前記信号層は、前記配線層のうち配線密度が80%以上である第6の配線層及び第7の配線層と絶縁層を隔ててそれぞれ対向する請求項1に記載の半導体装置。 - 前記第1の配線層の表面は、ソルダーレジストに覆われている請求項1に記載の半導体装置。
- 前記第2の配線層の表面は、ソルダーレジストに覆われている請求項1に記載の半導体装置。
- 前記不揮発性半導体メモリは、NAND型フラッシュメモリである請求項1に記載の半導体装置。
- 前記基板の前記第1の配線層側には、4個のNAND型フラッシュメモリが搭載されている請求項8に記載の半導体装置。
- 前記基板は、平面視において略長方形形状を呈する請求項1に記載の半導体装置。
- 前記第1の配線層、前記第2の配線層、及び前記内層として形成される複数の配線層は、8層の配線層から構成され、前記8層の配線層のうち4層は信号を送受信するための信号層であり、残りの4層はグランド又は電源線を備える配線層である請求項1に記載の半導体装置。
- コネクタを備える基板と、前記基板に搭載される複数の不揮発性半導体メモリと、前記コネクタと接続されるコンピュータと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられ、前記複数の不揮発性半導体メモリが搭載される第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記基板の層構造の中心線よりも前記第2の主面側に形成された前記配線層および前記第2の配線層の配線密度の平均値は、前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値と等しいかそれよりも大きく、その差が7.5%以下であり、
かつ、
少なくとも1の前記配線層は、配線密度が80%以上であるシステム。 - 前記不揮発性半導体メモリは、NAND型フラッシュメモリである請求項12に記載のシステム。
- 前記不揮発性半導体メモリと電気的に接続される揮発性メモリをさらに備える請求項13に記載のシステム。
- 前記基板に搭載される電源回路をさらに備え、
前記コンピュータは、前記コネクタへ電源を入力し、
前記コネクタは、前記入力された電源を前記電源回路に供給し、
前記電源回路は、前記入力された電源から内部電圧を生成し、前記不揮発性半導体メモリへ供給するように構成されている請求項12に記載のシステム。 - コンピュータに接続可能なコネクタを備える基板と、前記基板に搭載され前記コネクタと電気的に接続されるドライブ制御回路と、このドライブ制御回路により制御される複数の不揮発性半導体メモリと、を備え、
前記基板は、
第1の主面と、前記第1の主面とは反対側を向いた第2の主面と、を有し、
前記第1の主面に設けられた第1の配線層と、
前記第2の主面に設けられた第2の配線層と、
内層として形成される複数の配線層と、
これら配線層間にそれぞれ設けられる複数の絶縁層と、
を備え、
前記基板の層構造の中心線よりも前記第2面側に形成された前記配線層および前記第2の配線層の配線密度の平均値は、前記基板の層構造の中心線よりも前記第1の主面側に形成された前記配線層および前記第1の配線層の配線密度の平均値と等しいかそれよりも大きく、その差が7.5%以下であり、
かつ、
少なくとも1の前記配線層は、配線密度が80%以上であり、
前記ドライブ制御回路は、前記基板の前記第1の主面に搭載される半導体装置。 - 前記コネクタは、前記基板の短辺に設けられ、
前記複数の不揮発性半導体メモリは、平面視において、前記ドライブ制御回路の位置から見て前記コネクタとは反対側に設けられる請求項16に記載の半導体装置。 - 前記複数の不揮発性半導体メモリは、NAND型フラッシュメモリである請求項16または17に記載の半導体装置。
- 前記不揮発性半導体メモリと電気的に接続される揮発性メモリをさらに備える請求項16から18のいずれか1つに記載の半導体装置。
- 前記コネクタは、前記基板の短辺に設けられ、
前記揮発性半導体メモリは、平面視において、前記複数の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられる請求項19に記載の半導体装置。 - 前記半導体装置の状態を表示するLEDをさらに備える請求項16から20のいずれか1つに記載の半導体装置。
- 前記基板の前記第1の主面に搭載される揮発性メモリをさらに備え、
前記基板は、平面視において略長方形形状を呈し、
前記複数の不揮発性半導体メモリは、4個のNAND型フラッシュメモリであって、前記基板の前記第1の主面であって、平面視において、前記ドライブ制御回路の位置から見て前記揮発性メモリとは反対側に搭載され、
前記揮発性メモリと、前記ドライブ制御回路と、前記4個のNAND型フラッシュメモリと、が前記基板の長辺方向に配置される請求項16に記載の半導体装置。 - 前記コネクタは、前記基板の短辺であって、平面視において、前記揮発性メモリの位置から見て前記ドライブ制御回路とは反対側に設けられ、
前記コネクタと、前記揮発性メモリと、前記ドライブ制御回路と、前記4個のNAND型フラッシュメモリと、が前記基板の長辺方向に配置される請求項22に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013243076A JP5583262B2 (ja) | 2013-11-25 | 2013-11-25 | 半導体装置およびシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013243076A JP5583262B2 (ja) | 2013-11-25 | 2013-11-25 | 半導体装置およびシステム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013146692A Division JP5458206B2 (ja) | 2013-07-12 | 2013-07-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014090182A JP2014090182A (ja) | 2014-05-15 |
JP5583262B2 true JP5583262B2 (ja) | 2014-09-03 |
Family
ID=50791822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013243076A Active JP5583262B2 (ja) | 2013-11-25 | 2013-11-25 | 半導体装置およびシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5583262B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5579108B2 (ja) * | 2011-03-16 | 2014-08-27 | 株式会社東芝 | 半導体装置 |
-
2013
- 2013-11-25 JP JP2013243076A patent/JP5583262B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014090182A (ja) | 2014-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5579108B2 (ja) | 半導体装置 | |
JP5869058B2 (ja) | 半導体装置およびシステム | |
JP5583262B2 (ja) | 半導体装置およびシステム | |
JP6270805B2 (ja) | 半導体装置およびシステム | |
JP6511123B2 (ja) | 半導体装置 | |
JP5458206B2 (ja) | 半導体装置 | |
JP6942227B2 (ja) | 半導体装置 | |
JP7163464B2 (ja) | 半導体装置 | |
JP2019125806A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140530 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140617 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140715 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5583262 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |