JPH1032388A - 多層プリント基板 - Google Patents
多層プリント基板Info
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- JPH1032388A JPH1032388A JP8187109A JP18710996A JPH1032388A JP H1032388 A JPH1032388 A JP H1032388A JP 8187109 A JP8187109 A JP 8187109A JP 18710996 A JP18710996 A JP 18710996A JP H1032388 A JPH1032388 A JP H1032388A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【課題】 高周波回路用の多層プリント基板に関し、シ
ールド効果を維持しながら、容量成分の発生を低減でき
るようにする。 【解決手段】 グランドパターン１２，１４，１６の他
のパターン層１１，１３，１５のパターン１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１３ａと対向す
る部分には、格子状のパターン１２ａ，１２ｂ，１２
ｅ，１２ｆ，１２ｇ，１４ａが形成されている。これに
より、シールド効果を維持しながら、格子状のパターン
１２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，１４ａと他
の層１１，１３，１５のパターン１１ａ，１１ｂ，１１
ｃ，１１ｄ，１１ｅ，１１ｆ，１３ａとの間の容量成分
の発生が低減される。
ールド効果を維持しながら、容量成分の発生を低減でき
るようにする。 【解決手段】 グランドパターン１２，１４，１６の他
のパターン層１１，１３，１５のパターン１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１３ａと対向す
る部分には、格子状のパターン１２ａ，１２ｂ，１２
ｅ，１２ｆ，１２ｇ，１４ａが形成されている。これに
より、シールド効果を維持しながら、格子状のパターン
１２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，１４ａと他
の層１１，１３，１５のパターン１１ａ，１１ｂ，１１
ｃ，１１ｄ，１１ｅ，１１ｆ，１３ａとの間の容量成分
の発生が低減される。
Description
【０００１】
【発明の属する技術分野】本発明はパターン層と絶縁層
とが交互に積層される多層プリント基板に関し、特に高
周波回路用の多層プリント基板に関する。
とが交互に積層される多層プリント基板に関し、特に高
周波回路用の多層プリント基板に関する。
【０００２】従来、高周波回路を小型化する手段とし
て、パターン層と絶縁層とが交互に積層される多層基板
が使用されている。
て、パターン層と絶縁層とが交互に積層される多層基板
が使用されている。
【０００３】
【従来の技術】図７は従来の高周波回路用の多層プリン
ト基板の外観を示す斜視図である。この多層プリント基
板７０は、銅を材料とする４枚のパターン層７１，７
２，７３，７４から構成されている。また、パターン層
７１とパターン層７２との間にはプリプレグ７５が、パ
ターン層７２とパターン層７３との間にはガラスエポキ
シ７６が、さらに、パターン層７３とパターン層７４と
の間にはプリプレグ７７が、それぞれ誘電体として設け
られている。
ト基板の外観を示す斜視図である。この多層プリント基
板７０は、銅を材料とする４枚のパターン層７１，７
２，７３，７４から構成されている。また、パターン層
７１とパターン層７２との間にはプリプレグ７５が、パ
ターン層７２とパターン層７３との間にはガラスエポキ
シ７６が、さらに、パターン層７３とパターン層７４と
の間にはプリプレグ７７が、それぞれ誘電体として設け
られている。
【０００４】最上部のパターン層７１には、ランドパタ
ーン７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆ，７１ｇ等が形成されている。各ランドパターン７１
ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ
等には、図示されていないチップ部品やトラジンスタ等
の回路部品が半田付けされる。一方、上から２番目のパ
ターン層７２と４番目のパターン層７４は、全面がグラ
ンドパターンとなっている。
ーン７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆ，７１ｇ等が形成されている。各ランドパターン７１
ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ
等には、図示されていないチップ部品やトラジンスタ等
の回路部品が半田付けされる。一方、上から２番目のパ
ターン層７２と４番目のパターン層７４は、全面がグラ
ンドパターンとなっている。
【０００５】また、３番目のパターン層７３には、イン
ダクタ７３ａ等のパターン部品が形成されている。この
インダクタ素子７３ａの端子は、パターン層７１のラン
ドパターン７１ａ，７１ｃにそれぞれスルーホール７８
ａ，７８ｂを介して接続されている。パターン層７３に
は、インダクタ素子７３ａ以外にも、リアクタンス素子
や共振器等のパターン部品が形成される。各パターン部
品は、上下のパターン層７２およびパターン層７４のグ
ランドパターンによって、シールドされている。
ダクタ７３ａ等のパターン部品が形成されている。この
インダクタ素子７３ａの端子は、パターン層７１のラン
ドパターン７１ａ，７１ｃにそれぞれスルーホール７８
ａ，７８ｂを介して接続されている。パターン層７３に
は、インダクタ素子７３ａ以外にも、リアクタンス素子
や共振器等のパターン部品が形成される。各パターン部
品は、上下のパターン層７２およびパターン層７４のグ
ランドパターンによって、シールドされている。
【０００６】このように、内側のパターン層７３にパタ
ーン部品を形成することにより、実装部品を削減でき、
多層プリント基板７０全体を小型化することができる。
ーン部品を形成することにより、実装部品を削減でき、
多層プリント基板７０全体を小型化することができる。
【０００７】
【発明が解決しようとする課題】ところで、このような
多層プリント基板７０は、基板厚を維持しながらもさら
に機能を上げるために、多層化する傾向が強まってい
る。このためには、当然、パターン層間の間隔を狭くす
る必要が生じる。
多層プリント基板７０は、基板厚を維持しながらもさら
に機能を上げるために、多層化する傾向が強まってい
る。このためには、当然、パターン層間の間隔を狭くす
る必要が生じる。
【０００８】しかし、パターン層間の間隔を狭くする
と、部品を実装するランドパターン７１ａ等とパターン
層７２のグランドパターンとの間や、インダクタ素子７
３ａとパターン層７２またはパターン層７４の各グラン
ドパターンとの間に、容量成分が発生してしまう。この
ため、設計通りの回路特性が得られないという問題があ
った。
と、部品を実装するランドパターン７１ａ等とパターン
層７２のグランドパターンとの間や、インダクタ素子７
３ａとパターン層７２またはパターン層７４の各グラン
ドパターンとの間に、容量成分が発生してしまう。この
ため、設計通りの回路特性が得られないという問題があ
った。
【０００９】この容量成分を取り除くため、パターン層
７２上のランドパターン７１ａやインダクタ素子７３ａ
と対向する部分を削除する方法があるが、シールド効果
が大きく減少するという問題があった。
７２上のランドパターン７１ａやインダクタ素子７３ａ
と対向する部分を削除する方法があるが、シールド効果
が大きく減少するという問題があった。
【００１０】本発明はこのような点に鑑みてなされたも
のであり、シールド効果を維持しながら、容量成分の発
生を低減することのできる多層プリント基板を提供する
ことを目的とする。
のであり、シールド効果を維持しながら、容量成分の発
生を低減することのできる多層プリント基板を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明では上記目的を達
成するため、図１に示すように、パターン層と絶縁層と
が交互に積層される多層プリント基板において、グラン
ドパターン１２，１４，１６の少なくとも他の層１１，
１３，１５のパターン１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆ，１３ａと対向する部分が、格子状
のパターン１２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，
１４ａに形成されるようにした。
成するため、図１に示すように、パターン層と絶縁層と
が交互に積層される多層プリント基板において、グラン
ドパターン１２，１４，１６の少なくとも他の層１１，
１３，１５のパターン１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆ，１３ａと対向する部分が、格子状
のパターン１２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，
１４ａに形成されるようにした。
【００１２】これにより、シールド効果を維持しなが
ら、格子状のパターン１２ａ，１２ｂ，１２ｅ，１２
ｆ，１２ｇ，１４ａと他の層１１，１３，１５のパター
ン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，
１３ａとの間の容量成分の発生が低減される。
ら、格子状のパターン１２ａ，１２ｂ，１２ｅ，１２
ｆ，１２ｇ，１４ａと他の層１１，１３，１５のパター
ン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，
１３ａとの間の容量成分の発生が低減される。
【００１３】
【発明の実施の形態】以下、本発明の一形態を図面に基
づいて説明する。図２は本形態の多層プリント基板の概
略構造を示す図である。多層プリント基板１０は、厚さ
１８μｍの６枚のパターン層１１，１２，１３，１４，
１５，１６を有している。パターン層１１とパターン層
１２の間、パターン層１３とパターン層１４の間、およ
びパターン層１５とパターン層１６の間には、それぞれ
厚さ６０μｍのプリプレグ２１，２３，２５が設けられ
ている。また、パターン層１２とパターン層１３の間、
およびパターン層１４とパターン層１５の間には、それ
ぞれ厚さ１５０μｍのガラスエポキシ２２，２４が設け
られている。
づいて説明する。図２は本形態の多層プリント基板の概
略構造を示す図である。多層プリント基板１０は、厚さ
１８μｍの６枚のパターン層１１，１２，１３，１４，
１５，１６を有している。パターン層１１とパターン層
１２の間、パターン層１３とパターン層１４の間、およ
びパターン層１５とパターン層１６の間には、それぞれ
厚さ６０μｍのプリプレグ２１，２３，２５が設けられ
ている。また、パターン層１２とパターン層１３の間、
およびパターン層１４とパターン層１５の間には、それ
ぞれ厚さ１５０μｍのガラスエポキシ２２，２４が設け
られている。
【００１４】このような多層構造により、多層プリント
基板１０は、全体の厚みが５８８μｍ、すなわち約０．
６ｍｍとなるように形成されている。図１は多層プリン
ト基板１０の各パターン層の具体的な構造の第１の形態
を示す分解斜視図である。多層プリント基板１０では、
最上部のパターン層１１、３番目のパターン層１３、お
よび５番目のパターン層１５は、配線パターン層であ
る。一方、２番目のパターン層１２、４番目のパターン
層１４、および６番目のパターン層１６は、グランドパ
ターン層である。
基板１０は、全体の厚みが５８８μｍ、すなわち約０．
６ｍｍとなるように形成されている。図１は多層プリン
ト基板１０の各パターン層の具体的な構造の第１の形態
を示す分解斜視図である。多層プリント基板１０では、
最上部のパターン層１１、３番目のパターン層１３、お
よび５番目のパターン層１５は、配線パターン層であ
る。一方、２番目のパターン層１２、４番目のパターン
層１４、および６番目のパターン層１６は、グランドパ
ターン層である。
【００１５】最上部のパターン層１１には、ランドパタ
ーン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ
や、多数の導線パターンが形成されている。各ランドパ
ターン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１
ｆには、図示されていないチップ部品やトラジンスタ等
の回路部品が半田付けされる。３番目のパターン１３に
は、インダクタ素子１３ａ等のパターン部品が形成され
ている。このインダクタ素子１３ａの端子１３ｂ，１３
ｃは、それぞれ図示されていないスルーホールを介し
て、パターン層１１のランドパターン１１ｂ，１１ｃに
接続されている。パターン層１３には、インダクタ素子
１３ａ以外にも、リアクタンス素子や共振器等のパター
ン部品が形成される。
ーン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ
や、多数の導線パターンが形成されている。各ランドパ
ターン１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１
ｆには、図示されていないチップ部品やトラジンスタ等
の回路部品が半田付けされる。３番目のパターン１３に
は、インダクタ素子１３ａ等のパターン部品が形成され
ている。このインダクタ素子１３ａの端子１３ｂ，１３
ｃは、それぞれ図示されていないスルーホールを介し
て、パターン層１１のランドパターン１１ｂ，１１ｃに
接続されている。パターン層１３には、インダクタ素子
１３ａ以外にも、リアクタンス素子や共振器等のパター
ン部品が形成される。
【００１６】パターン層１３と同様に、パターン層１５
にも、図示されていないパターン部品が形成され、これ
らのパターン部品はスルーホールによって他のパターン
層と接続されている。パターン層１３およびパターン１
５は、上下のパターン層１２，１４，１６によって、シ
ールドされている。
にも、図示されていないパターン部品が形成され、これ
らのパターン部品はスルーホールによって他のパターン
層と接続されている。パターン層１３およびパターン１
５は、上下のパターン層１２，１４，１６によって、シ
ールドされている。
【００１７】パターン層１２には、上側のパターン層１
１の各ランドパターン１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆと対向する部分に、それぞれランド
パターンとほぼ同じ領域の網目状パターン１２ａ，１２
ｂ，１２ｅ，１２ｆ，１２ｇ等が形成されている。ただ
し、網目状パターン１２ｂは、下側のパターン層１３に
形成されたインダクタ素子１３ａとも対向しているの
で、ランドパターン１１ｂ，１１ｃよりも大きいインダ
クタ素子１３ａの幅および長さとほぼ同じ寸法に形成さ
れている。また、網目状パターン１２ｂには、スルーホ
ール用の孔１２ｃ，１２ｄが形成されている。他の網目
状パターン１２ａ，１２ｅ，１２ｆ，１２ｇにも、必要
に応じて図示されていないスルーホール用の孔が形成さ
れている。
１の各ランドパターン１１ａ，１１ｂ，１１ｃ，１１
ｄ，１１ｅ，１１ｆと対向する部分に、それぞれランド
パターンとほぼ同じ領域の網目状パターン１２ａ，１２
ｂ，１２ｅ，１２ｆ，１２ｇ等が形成されている。ただ
し、網目状パターン１２ｂは、下側のパターン層１３に
形成されたインダクタ素子１３ａとも対向しているの
で、ランドパターン１１ｂ，１１ｃよりも大きいインダ
クタ素子１３ａの幅および長さとほぼ同じ寸法に形成さ
れている。また、網目状パターン１２ｂには、スルーホ
ール用の孔１２ｃ，１２ｄが形成されている。他の網目
状パターン１２ａ，１２ｅ，１２ｆ，１２ｇにも、必要
に応じて図示されていないスルーホール用の孔が形成さ
れている。
【００１８】網目状パターン１２ａ，１２ｂ，１２ｅ，
１２ｆ，１２ｇの各網目ラインは、その隙間の幅がほぼ
同じ寸法になるように形成されている。パターン層１２
では、これらの網目状パターン１２ａ，１２ｂ，１２
ｅ，１２ｆ，１２ｇ等以外の部分は、全面がグランドパ
ターンとなっている。
１２ｆ，１２ｇの各網目ラインは、その隙間の幅がほぼ
同じ寸法になるように形成されている。パターン層１２
では、これらの網目状パターン１２ａ，１２ｂ，１２
ｅ，１２ｆ，１２ｇ等以外の部分は、全面がグランドパ
ターンとなっている。
【００１９】一方、パターン層１４には、上側のパター
ン層１３のインダクタ素子１３ａの幅および長さとほぼ
同じ寸法の網目状パターン１４ａ等が形成されている。
網目状パターン１４ａの各網目ラインは、その隙間の幅
がほぼ同じ寸法になるように形成されている。このパタ
ーン層１４では、網目状パターン１４ａ等以外の部分
は、グランドパターンとして全面に銅材が印刷されてい
る。
ン層１３のインダクタ素子１３ａの幅および長さとほぼ
同じ寸法の網目状パターン１４ａ等が形成されている。
網目状パターン１４ａの各網目ラインは、その隙間の幅
がほぼ同じ寸法になるように形成されている。このパタ
ーン層１４では、網目状パターン１４ａ等以外の部分
は、グランドパターンとして全面に銅材が印刷されてい
る。
【００２０】次に、このような構成の多層プリント基板
１０の作用について説明する。ここでは、パターン層１
１のランドパターン１１ａ，１１ｂと、その下側のパタ
ーン層１２との間で生じる容量成分について考察する。
例えば、ランドパターン１１ａ，１１ｂの間に部品素子
を半田付けした場合、この部品素子は、ランドパターン
１１ａ，１１ｂとパターン層１２との間で生じる容量成
分の影響を受ける。
１０の作用について説明する。ここでは、パターン層１
１のランドパターン１１ａ，１１ｂと、その下側のパタ
ーン層１２との間で生じる容量成分について考察する。
例えば、ランドパターン１１ａ，１１ｂの間に部品素子
を半田付けした場合、この部品素子は、ランドパターン
１１ａ，１１ｂとパターン層１２との間で生じる容量成
分の影響を受ける。
【００２１】図３は部品素子と容量成分との関係を示す
等価回路である。高周波成分に対して、部品素子３１に
は、インダクタンスＬ31が存在する。また、ランドパタ
ーン１１ａ，１１ｂとパターン層１２との間には、それ
ぞれ容量Ｃ32，Ｃ33が発生する。一般に、２つの導体間
の容量Ｃは、次式（１）によって示される。 Ｃ＝ε0 ×εr ×Ｓ／ｄ・・・（１） ここで、ε0 は、真空の誘電率、εr は図２で示したプ
リプレグ２１の比誘電率、Ｓはランドパターン１１ａ等
の導体の面積、ｄは導体間の距離である。今、ランドパ
ターン１１ａ，１１ｂをともに１ｍｍ×１ｍｍの正方形
と見なし、従来の多層プリント基板における容量Ｃ32，
Ｃ33を式（１）に基づいて求めると、 Ｃ32＝Ｃ33＝０．０９×５×０．０１（ｃｍ2 ）／０．
００６（ｃｍ）＝０．７５ｐＦ となる。したがって、従来のパターン形成では、部品素
子３１には合計で１．５ｐＦの容量がかかることにな
る。これに対し、本形態の多層プリント基板１０では、
パターン層１２上のランドパターン１１ａ，１１ｂと対
向する部分には、網目状パターン１２ｅ，１２ｆが形成
されている。網目状パターン１２ｅ，１２ｆの各領域内
の導体の占める割合を２分の１とすると、Ｃ32＝Ｃ
33０．３７５ｐＦ、すなわち、部品素子３１にかかる容
量は０．７５ｐＦで済む。
等価回路である。高周波成分に対して、部品素子３１に
は、インダクタンスＬ31が存在する。また、ランドパタ
ーン１１ａ，１１ｂとパターン層１２との間には、それ
ぞれ容量Ｃ32，Ｃ33が発生する。一般に、２つの導体間
の容量Ｃは、次式（１）によって示される。 Ｃ＝ε0 ×εr ×Ｓ／ｄ・・・（１） ここで、ε0 は、真空の誘電率、εr は図２で示したプ
リプレグ２１の比誘電率、Ｓはランドパターン１１ａ等
の導体の面積、ｄは導体間の距離である。今、ランドパ
ターン１１ａ，１１ｂをともに１ｍｍ×１ｍｍの正方形
と見なし、従来の多層プリント基板における容量Ｃ32，
Ｃ33を式（１）に基づいて求めると、 Ｃ32＝Ｃ33＝０．０９×５×０．０１（ｃｍ2 ）／０．
００６（ｃｍ）＝０．７５ｐＦ となる。したがって、従来のパターン形成では、部品素
子３１には合計で１．５ｐＦの容量がかかることにな
る。これに対し、本形態の多層プリント基板１０では、
パターン層１２上のランドパターン１１ａ，１１ｂと対
向する部分には、網目状パターン１２ｅ，１２ｆが形成
されている。網目状パターン１２ｅ，１２ｆの各領域内
の導体の占める割合を２分の１とすると、Ｃ32＝Ｃ
33０．３７５ｐＦ、すなわち、部品素子３１にかかる容
量は０．７５ｐＦで済む。
【００２２】同様に、他のランドパターンやパターン素
子についても、容量成分の発生を低減することができ
る。このように、本形態では、グランドパターン層であ
るパターン層１２等の、ランドパターン１１ａ等に対向
する部分に、網目状パターン１２ａ等を形成するように
したので、シールド効果を維持しながら、容量成分の発
生を低減することができる。
子についても、容量成分の発生を低減することができ
る。このように、本形態では、グランドパターン層であ
るパターン層１２等の、ランドパターン１１ａ等に対向
する部分に、網目状パターン１２ａ等を形成するように
したので、シールド効果を維持しながら、容量成分の発
生を低減することができる。
【００２３】なお、網目状パターン１２ａ等は、その網
目ラインの幅や間隔を適度に調整すれば、容量成分量
や、シールド効果等を微調整することができる。図４は
多層プリント基板１０の各パターン層の具体的な構造の
第２の形態を示す分解斜視図である。この第２の形態で
は、使用する周波数が比較的低い周波数、例えば数ＭＨ
ｚ〜数十ＭＨｚのときに適用される。グランドパターン
層であるパターン層１２，１４，１６には、全面にそれ
ぞれ網目状パターン１２０，１４０，１６０が形成され
ている。
目ラインの幅や間隔を適度に調整すれば、容量成分量
や、シールド効果等を微調整することができる。図４は
多層プリント基板１０の各パターン層の具体的な構造の
第２の形態を示す分解斜視図である。この第２の形態で
は、使用する周波数が比較的低い周波数、例えば数ＭＨ
ｚ〜数十ＭＨｚのときに適用される。グランドパターン
層であるパターン層１２，１４，１６には、全面にそれ
ぞれ網目状パターン１２０，１４０，１６０が形成され
ている。
【００２４】このように、全面を網目状に形成すること
により、軽量化を図ることができる。なお、各網目状パ
ターン１２０，１４０，１６０の網目ラインの幅や間隔
は、適度に変更できる。
により、軽量化を図ることができる。なお、各網目状パ
ターン１２０，１４０，１６０の網目ラインの幅や間隔
は、適度に変更できる。
【００２５】図５は多層プリント基板１０の各パターン
層の具体的な構造の第３の形態を示す分解斜視図であ
る。この第３の形態では、内側のパターン層１３に、ス
トリップライン型の共振器１３１が形成されている例を
示す。ストリップライン型の共振器１３１は、その幅と
長さの寸法によって共振器として作用するパターン回路
である。この共振器１３１の寸法は、目的とするインダ
クタンスＬ131 に応じて決定される。
層の具体的な構造の第３の形態を示す分解斜視図であ
る。この第３の形態では、内側のパターン層１３に、ス
トリップライン型の共振器１３１が形成されている例を
示す。ストリップライン型の共振器１３１は、その幅と
長さの寸法によって共振器として作用するパターン回路
である。この共振器１３１の寸法は、目的とするインダ
クタンスＬ131 に応じて決定される。
【００２６】図６はストリップライン型の共振器の長さ
に対するインダクタンスの特性を示す図である。ここで
は、共振器の幅（電流の流れる方向に対して直角な方
向）を０．４ｍｍとしたときの実験的な特性を示してあ
る。この特性から、共振器１３１の幅を０．４ｍｍとす
れば、長さ１ｍｍに対してＬ131 ＝１ｎＨが得られるこ
とが分かる。
に対するインダクタンスの特性を示す図である。ここで
は、共振器の幅（電流の流れる方向に対して直角な方
向）を０．４ｍｍとしたときの実験的な特性を示してあ
る。この特性から、共振器１３１の幅を０．４ｍｍとす
れば、長さ１ｍｍに対してＬ131 ＝１ｎＨが得られるこ
とが分かる。
【００２７】図５に戻り、本形態の共振器１３１では、
Ｌ131 ＝４０ｎＨを得るために、その幅を０．４ｍｍ、
長さを４０ｍｍとする。この共振器１３１の上側のパタ
ーン層１２には、面パターン１２１と、格子パターン１
２２とが形成されている。面パターン１２１は、その領
域全体に銅材が印刷されることにより形成されている。
一方、格子パターン１２２は、複数のラインパターンが
任意の間隔で平行に印刷されることにより形成されてい
る。格子パターン１２２は、共振器１３１の一部分と重
なるような領域に形成されている。この重なる度合い
は、設計毎に任意に決められる。
Ｌ131 ＝４０ｎＨを得るために、その幅を０．４ｍｍ、
長さを４０ｍｍとする。この共振器１３１の上側のパタ
ーン層１２には、面パターン１２１と、格子パターン１
２２とが形成されている。面パターン１２１は、その領
域全体に銅材が印刷されることにより形成されている。
一方、格子パターン１２２は、複数のラインパターンが
任意の間隔で平行に印刷されることにより形成されてい
る。格子パターン１２２は、共振器１３１の一部分と重
なるような領域に形成されている。この重なる度合い
は、設計毎に任意に決められる。
【００２８】格子パターン１２２の基板両端部側には、
それぞれ接続パターン１２３，１２４が形成されてい
る。この接続パターン１２３，１２４は、格子パターン
１２２の各ラインパターンを面パターン１２１と接続す
るパターンである。
それぞれ接続パターン１２３，１２４が形成されてい
る。この接続パターン１２３，１２４は、格子パターン
１２２の各ラインパターンを面パターン１２１と接続す
るパターンである。
【００２９】一方、共振器１３１の上側のパターン層１
４には、面パターン１４１と、格子パターン１４２とが
形成されている。面パターン１４１は、その領域全体に
銅材が印刷されることにより形成されている。一方、格
子パターン１４２は、複数のラインパターンが任意の間
隔で平行に印刷されることにより形成されている。格子
パターン１４２は、上側のパターン層１２の格子パター
ン１２２とほぼ対向するように形成されている。
４には、面パターン１４１と、格子パターン１４２とが
形成されている。面パターン１４１は、その領域全体に
銅材が印刷されることにより形成されている。一方、格
子パターン１４２は、複数のラインパターンが任意の間
隔で平行に印刷されることにより形成されている。格子
パターン１４２は、上側のパターン層１２の格子パター
ン１２２とほぼ対向するように形成されている。
【００３０】格子パターン１４２の基板両端部側には、
それぞれ接続パターン１４３，１４４が形成されてい
る。この接続パターン１４３，１４４は、格子パターン
１４２の各ラインパターンを面パターン１４１と接続す
るパターンである。
それぞれ接続パターン１４３，１４４が形成されてい
る。この接続パターン１４３，１４４は、格子パターン
１４２の各ラインパターンを面パターン１４１と接続す
るパターンである。
【００３１】次に、各パターン層１２，１４との間で発
生する容量成分による共振器１３１の共振周波数の特性
への影響について考察する。まず、従来のように、パタ
ーン層１２およびパターン層１４の全面に銅材が印刷さ
れている場合には、共振器１３１とパターン層１２との
間で発生する容量Ｃ 41は、共振器１３１の面積を０．４
ｍｍ×４０ｍｍ＝１６ｍｍ2 とし、また共振器１３１と
パターン層１２との距離を図２に示した６０μｍとする
と、前述の式（１）により、Ｃ41＝１．２ｐＦとなる。
一方、共振器１３１とパターン層１４との間で発生する
容量Ｃ42は、共振器１３１とパターン層１２との距離を
図２で示した１５０μｍとすると、式（１）により、Ｃ
42＝０．３６ｐＦとなる。すなわち、共振器１３１にか
かる容量Ｃ131 は、Ｃ131 ＝Ｃ41＋Ｃ42＝１．５６ｐＦ
となる。
生する容量成分による共振器１３１の共振周波数の特性
への影響について考察する。まず、従来のように、パタ
ーン層１２およびパターン層１４の全面に銅材が印刷さ
れている場合には、共振器１３１とパターン層１２との
間で発生する容量Ｃ 41は、共振器１３１の面積を０．４
ｍｍ×４０ｍｍ＝１６ｍｍ2 とし、また共振器１３１と
パターン層１２との距離を図２に示した６０μｍとする
と、前述の式（１）により、Ｃ41＝１．２ｐＦとなる。
一方、共振器１３１とパターン層１４との間で発生する
容量Ｃ42は、共振器１３１とパターン層１２との距離を
図２で示した１５０μｍとすると、式（１）により、Ｃ
42＝０．３６ｐＦとなる。すなわち、共振器１３１にか
かる容量Ｃ131 は、Ｃ131 ＝Ｃ41＋Ｃ42＝１．５６ｐＦ
となる。
【００３２】このときの共振器１３１の自己共振周波数
ｆ0 は、 から、約６３０ＭＨｚとなる。
ｆ0 は、 から、約６３０ＭＨｚとなる。
【００３３】これに対し、パターン層１２およびパター
ン層１４の各格子パターン１２２，１４２の設計位置を
適当に決めることにより、例えば共振器１３１と重なる
パターンの面積を共に共振器１３１の面積の半分にすれ
ば、Ｃ131 ＝Ｃ41・１／２＋Ｃ42・１／２＝０．７８ｐ
Ｆとなる。この値を式（２）に入れれば、自己共振周波
数ｆ0 は、約９００ＭＨｚとなる。このように、上下の
パターン層１２，１４に格子パターン１２２，１４２を
設けることにより、より高い自己共振周波数を得ること
ができる。したがって、設計の幅が広がる。
ン層１４の各格子パターン１２２，１４２の設計位置を
適当に決めることにより、例えば共振器１３１と重なる
パターンの面積を共に共振器１３１の面積の半分にすれ
ば、Ｃ131 ＝Ｃ41・１／２＋Ｃ42・１／２＝０．７８ｐ
Ｆとなる。この値を式（２）に入れれば、自己共振周波
数ｆ0 は、約９００ＭＨｚとなる。このように、上下の
パターン層１２，１４に格子パターン１２２，１４２を
設けることにより、より高い自己共振周波数を得ること
ができる。したがって、設計の幅が広がる。
【００３４】また、格子パターン１２２，１４２の各接
続パターン１２３，１２４、１４３，１４４の一部分を
適度に切断することにより、多層プリント基板の製造後
でも、自己共振周波数を微調整することができる。
続パターン１２３，１２４、１４３，１４４の一部分を
適度に切断することにより、多層プリント基板の製造後
でも、自己共振周波数を微調整することができる。
【００３５】さらに、格子パターン１２２，１４２のよ
うなパターンを、図４の第２の形態の網目状パターン１
２０，１４０，１６０の代わりに、パターン層１２，１
４，１６全面に形成することにより、さらに容量成分の
発生を低減することができる。このとき、図５と同様
に、接続パターン１２３，１２４、１４３，１４４の一
部分を適度に切断することにより、部分的な容量成分の
調整を行うことができる。
うなパターンを、図４の第２の形態の網目状パターン１
２０，１４０，１６０の代わりに、パターン層１２，１
４，１６全面に形成することにより、さらに容量成分の
発生を低減することができる。このとき、図５と同様
に、接続パターン１２３，１２４、１４３，１４４の一
部分を適度に切断することにより、部分的な容量成分の
調整を行うことができる。
【００３６】
【発明の効果】以上説明したように本発明では、グラン
ドパターンの少なくとも他の層のパターンと対向する部
分を、格子状のパターンに形成したので、シールド効果
を維持しながら、格子状のパターンと他の層のパターン
との間の容量成分の発生を低減することができる。
ドパターンの少なくとも他の層のパターンと対向する部
分を、格子状のパターンに形成したので、シールド効果
を維持しながら、格子状のパターンと他の層のパターン
との間の容量成分の発生を低減することができる。
【図１】多層プリント基板の各パターン層の具体的な構
造の第１の形態を示す分解斜視図である。
造の第１の形態を示す分解斜視図である。
【図２】本形態の多層プリント基板の概略構造を示す図
である。
である。
【図３】部品素子と容量成分との関係を示す等価回路で
ある。
ある。
【図４】多層プリント基板の各パターン層の具体的な構
造の第２の形態を示す分解斜視図である。
造の第２の形態を示す分解斜視図である。
【図５】多層プリント基板の各パターン層の具体的な構
造の第３の形態を示す分解斜視図である。
造の第３の形態を示す分解斜視図である。
【図６】ストリップライン型の共振器の長さに対するイ
ンダクタンスの特性を示す図である。
ンダクタンスの特性を示す図である。
【図７】従来の高周波回路用の多層プリント基板の外観
を示す斜視図である。
を示す斜視図である。
１０ 多層プリント基板 １１，１２，１３，１４，１５，１６ パターン層 １１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ ラ
ンドパターン １２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，１４ａ 網
目状パターン １３ａ インダクタ素子 １４ａ 網目状パターン ２１，２３，２５ プリプレグ ２２，２４ ガラスエポキシ １２０，１４０，１６０ 網目状パターン １２２，１４２ 格子パターン １２３，１２４，１４３，１４４ 接続パターン １３１ 共振器
ンドパターン １２ａ，１２ｂ，１２ｅ，１２ｆ，１２ｇ，１４ａ 網
目状パターン １３ａ インダクタ素子 １４ａ 網目状パターン ２１，２３，２５ プリプレグ ２２，２４ ガラスエポキシ １２０，１４０，１６０ 網目状パターン １２２，１４２ 格子パターン １２３，１２４，１４３，１４４ 接続パターン １３１ 共振器
Claims (6)
- 【請求項１】 パターン層と絶縁層とが交互に積層され
る多層プリント基板において、 グランドパターンの少なくとも他の層のパターンと対向
する部分が、格子状のパターンに形成されていることを
特徴とする多層プリント基板。 - 【請求項２】 前記格子状のパターンは、網目状である
ことを特徴とする請求項１記載の多層プリント基板。 - 【請求項３】 前記網目状のパターンは、パターン層の
ほぼ全面に形成されていることを特徴とする請求項２記
載の多層プリント基板。 - 【請求項４】 前記格子状のパターンは、ほぼ平行な複
数本ラインパターンから形成されており、各ラインパタ
ーンの基板端部付近が電気的に接続されていることを特
徴とする請求項１記載の多層プリント基板。 - 【請求項５】 前記パターン層のうち前記絶縁層に挟ま
れた内側のパターン層には、インダクタ素子が形成され
ていることを特徴とする請求項１記載の多層プリント基
板。 - 【請求項６】 前記パターン層のうち前記絶縁層に挟ま
れた内側のパターン層には、ストリップライン型の共振
器が形成されていることを特徴とする請求項１記載の多
層プリント基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187109A JPH1032388A (ja) | 1996-07-17 | 1996-07-17 | 多層プリント基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187109A JPH1032388A (ja) | 1996-07-17 | 1996-07-17 | 多層プリント基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032388A true JPH1032388A (ja) | 1998-02-03 |
Family
ID=16200265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187109A Withdrawn JPH1032388A (ja) | 1996-07-17 | 1996-07-17 | 多層プリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032388A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014069279A1 (ja) * | 2012-11-05 | 2014-05-08 | シャープ株式会社 | 液晶表示装置 |
| JP2014199948A (ja) * | 2014-06-30 | 2014-10-23 | 株式会社東芝 | 半導体装置およびシステム |
| US9312215B2 (en) | 2011-03-16 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
-
1996
- 1996-07-17 JP JP8187109A patent/JPH1032388A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312215B2 (en) | 2011-03-16 | 2016-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| US9437533B2 (en) | 2011-03-16 | 2016-09-06 | Kabushiki Kaisha Toshiba | Semiconductor memory system |
| US9754632B2 (en) | 2011-03-16 | 2017-09-05 | Toshiba Memory Corporation | Semiconductor memory system |
| US9859264B2 (en) | 2011-03-16 | 2018-01-02 | Toshiba Memory Corporation | Semiconductor memory system |
| US10388640B2 (en) | 2011-03-16 | 2019-08-20 | Toshiba Memory Corporation | Semiconductor memory system |
| US10607979B2 (en) | 2011-03-16 | 2020-03-31 | Toshiba Memory Corporation | Semiconductor memory system |
| US11063031B2 (en) | 2011-03-16 | 2021-07-13 | Toshiba Memory Corporation | Semiconductor memory system |
| US11705444B2 (en) | 2011-03-16 | 2023-07-18 | Kioxia Corporation | Semiconductor memory system |
| US12094866B2 (en) | 2011-03-16 | 2024-09-17 | Kioxia Corporation | Semiconductor memory system |
| WO2014069279A1 (ja) * | 2012-11-05 | 2014-05-08 | シャープ株式会社 | 液晶表示装置 |
| JPWO2014069279A1 (ja) * | 2012-11-05 | 2016-09-08 | シャープ株式会社 | 液晶表示装置 |
| JP2014199948A (ja) * | 2014-06-30 | 2014-10-23 | 株式会社東芝 | 半導体装置およびシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |