JP7141877B2 - 半導体記憶装置 - Google Patents
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Description
<1.全体構成>
図1から図12を参照し、第1の実施形態の半導体記憶装置1について説明する。半導体記憶装置1は、例えばSSD(Solid State Drive)のような記憶装置である。半導体記憶装置1は、例えば、サーバ装置やパーソナルコンピュータなどの情報処理装置(ホスト装置)に取り付けられ、情報処理装置の記憶領域として利用される。
<2.1 リジッド基板の構成>
図4は、第1リジッド基板11、第2リジッド基板12、および第1フレキシブル基板21を示す平面図である。図4は、第1フレキシブル基板21が平らに伸ばされた状態を示す。第1リジッド基板11は、第1フレキシブル基板21が平らに伸ばされた状態で、第2リジッド基板12と隣り合う基板縁11eを有する。同様に、第2リジッド基板12は、第1フレキシブル基板21が平らに伸ばされた状態で、第1リジッド基板11と隣り合う基板縁12eを有する。基板縁11e,12eは、Y方向と略平行である。
図7は、第1リジッド基板11、第2リジッド基板12、および第1フレキシブル基板21を示す断面図である。図7では、第1および第2のリジッド基板11,12に対する第1フレキシブル基板21の固定構造の図示は省略している。
図11は、図4に示された第1リジッド基板11、第2リジッド基板12、第1フレキシブル基板21のF11-F11線に沿う断面図である。第1フレキシブル基板21の第1端部21aは、複数の第1半田部81によって第1リジッド基板11の接続部11aに固定されている。すなわち、第1半田部81は、第1フレキシブル基板21の第1端部21aのパッド70と、第1リジッド基板11の接続部11aのパッド30との間に設けられ、第1フレキシブル基板21のパッド70と第1リジッド基板11のパッド30とを接合している。第1半田部81は、例えば、半田ボールまたは半田ペーストである。
図2に戻り、第1および第2のスペーサ17,18について説明する。
第1および第2のスペーサ17,18は、それぞれ例えば枠状に形成されている。第1スペーサ17は、第1リジッド基板11と、第2リジッド基板12との間に配置され、第1フレキシブル基板21の第1端部21aと、第1フレキシブル基板21の第2端部21bとの間に挟まれている。また、第1スペーサ17は、第2フレキシブル基板22の第1端部22aと、第2リジッド基板12との間にも挟まれている。
次に、第2の実施形態について説明する。第2の実施形態は、第1列R1aに配置された第1パッド31の大きさが第2列R2aに配置された第2パッド32よりも大きく形成された点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第3の実施形態について説明する。第3の実施形態は、第2から第6のパッド32,33,34,35,36に含まれるいくつかのパッド30が他のパッド30に比べて大きく形成された点で、第2の実施形態とは異なる。なお以下に説明する以外の構成は、第2の実施形態の構成と同様である。
次に、第4の実施形態について説明する。第4の実施形態は、第1スペーサ17の形状が第1の実施形態の第1スペーサ17の形状とは異なる点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第5の実施形態について説明する。第5の実施形態は、第1スペーサ17の形状が第1の実施形態の第1スペーサ17の形状とは異なる点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第6の実施形態について説明する。第6の実施形態は、一対のリジッド基板11,12の間に複数のフレキシブル基板101,102が設けられた点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第7の実施形態について説明する。第7の実施形態は、厚さが異なる複数のリジッド基板111,112がフレキシブル基板113によって接続された点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第8の実施形態について説明する。第8の実施形態は、第3リジッド基板13に代えて複数のリジッド基板121,122が設けられた点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第9の実施形態について説明する。第9の実施形態は、第1フレキシブル基板21に通気孔131が設けられた点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
次に、第10の実施形態について説明する。第10の実施形態は、第1および第2のフレキシブル基板21,22に代えて、第1および第2のリジッドフレキシブル基板141,142が設けられた点で、第1の実施形態とは異なる。なお以下に説明する以外の構成は、第1の実施形態の構成と同様である。
Claims (15)
- 筐体と、
前記筐体に収容され、コントローラが実装された第1リジッド基板と、
前記筐体に収容されて前記第1リジッド基板と少なくとも部分的に向かい合い、前記コントローラによって制御される第1半導体メモリ部品が実装された第2リジッド基板と、
前記第1リジッド基板の表面に固定された第1端部と、前記第2リジッド基板の表面に固定された第2端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置された第1接続基板と、
前記筐体に収容され、前記第2リジッド基板に対して前記第1リジッド基板とは反対側に位置し、前記コントローラによって制御される第2半導体メモリ部品が実装された第3リジッド基板と、
前記第1リジッド基板の表面に固定された第1端部と、前記第3リジッド基板の表面に固定された第2端部とを有し、少なくとも一部に可撓性を有して曲げられた姿勢で前記筐体内に配置された第2接続基板と、
を備えた半導体記憶装置。 - 前記第1接続基板の第1端部は、複数の第1半田部によって前記第1リジッド基板に固定され、
前記第1接続基板の第2端部は、複数の第2半田部によって前記第2リジッド基板に固定されている、
請求項1に記載の半導体記憶装置。 - 前記第1リジッド基板は、前記第2リジッド基板に面した第1面を有し、
前記第1接続基板の第1端部は、前記第1リジッド基板の第1面に固定されている、
請求項1に記載の半導体記憶装置。 - 前記第2リジッド基板は、前記第1リジッド基板に面した第2面を有し、
前記第1接続基板の第2端部は、前記第2リジッド基板の第2面に固定されている、
請求項3に記載の半導体記憶装置。 - 筐体と、
前記筐体に収容され、コントローラが実装された第1リジッド基板と、
前記筐体に収容されて前記第1リジッド基板と少なくとも部分的に向かい合い、前記コントローラによって制御される第1半導体メモリ部品が実装された第2リジッド基板と、
前記第1リジッド基板の表面に固定された第1端部と、前記第2リジッド基板の表面に固定された第2端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置された第1接続基板と、
支持体とを備え、
前記第1リジッド基板は、前記第2リジッド基板に面した第1面を有し、
前記第1接続基板の第1端部は、前記第1リジッド基板の第1面に固定されており、
前記支持体は、前記第1リジッド基板と前記第2リジッド基板との間に配置され、前記第1リジッド基板とは反対側から前記第1接続基板の第1端部に接した、
半導体記憶装置。 - 前記第1接続基板は、複数の信号線と、前記第1接続基板が曲げられた姿勢で前記複数の信号線よりも前記第1接続基板の外周側に位置し、前記複数の信号線のそれぞれ少なくとも一部を覆う面状のグラウンド層とを有した、
請求項1に記載の半導体記憶装置。 - 前記第1接続基板の第1端部は、複数の半田ボールによって前記第1リジッド基板に固定されている、
請求項1に記載の半導体記憶装置。 - 前記第1リジッド基板は、前記複数の半田ボールが接続される複数のパッドを有し、
前記複数のパッドは、第1列に配置された複数の第1パッドと、前記第1リジッド基板の縁に対して前記第1列よりも離れた第2列に配置された複数の第2パッドとを含み、
前記第1接続基板の第1端部は、前記複数の半田ボールを介して前記複数の第1パッドおよび前記複数の第2パッドに接続されている、
請求項7に記載の半導体記憶装置。 - 前記複数のパッドは、前記第1リジッド基板の縁に対して前記第2列よりも離れた第3列に配置された複数の第3パッドをさらに含み、
前記第1接続基板の第1端部は、前記複数の半田ボールを介して前記複数の第1パッド、前記複数の第2パッド、および前記複数の第3パッドに接続されている、
請求項8に記載の半導体記憶装置。 - 前記複数の第1パッドに含まれる1つ以上の第1パッドは、前記複数の第2パッドの各々に比べて大きい、
請求項8に記載の半導体記憶装置。 - 前記複数の第1パッドの各々は、前記複数の第2パッドの各々に比べて大きい、
請求項8に記載の半導体記憶装置。 - 前記複数の第2パッドは、前記複数の第1パッドが並ぶ方向において、前記複数の第1パッドに対してずれた位置に配置されている、
請求項8に記載の半導体記憶装置。 - 前記複数の第2パッドは、前記複数の第1パッドが並ぶ方向において、前記複数の第1パッドと交互になる位置に配置されている、
請求項8に記載の半導体記憶装置。 - 筐体と、
前記筐体に収容され、コントローラが実装された第1リジッド基板と、
前記筐体に収容されて前記第1リジッド基板と少なくとも部分的に向かい合い、前記コントローラによって制御される第1半導体メモリ部品が実装された第2リジッド基板と、
前記第1リジッド基板の表面に固定された第1端部と、前記第2リジッド基板の表面に固定された第2端部とを有し、少なくとも一部が可撓性を有して曲げられた姿勢で前記筐体内に配置された第1接続基板とを備え、
前記第1接続基板の第1端部は、複数の半田ボールによって前記第1リジッド基板に固定されており、
前記第1リジッド基板は、前記複数の半田ボールが接続される複数のパッドを有し、
前記複数のパッドは、第1列に配置された複数の第1パッドと、前記第1リジッド基板の縁に対して前記第1列よりも離れた第2列に配置された複数の第2パッドとを含み、
前記第1接続基板の第1端部は、前記複数の半田ボールを介して前記複数の第1パッドおよび前記複数の第2パッドに接続されており、
前記第1接続基板は、前記第1リジッド基板のパッドに面する複数のパッドと、この複数のパッドを覆う透光性の絶縁部材とを有し、
前記第1接続基板の複数のパッドの各々は、前記第1リジッド基板の複数のパッドの各々よりも小さい、
半導体記憶装置。 - 前記第1接続基板は、複数の信号線と、前記第1接続基板が曲げられた姿勢で前記複数の信号線よりも前記第1接続基板の外周側に位置し、前記複数の信号線のそれぞれ少なくとも一部を覆う面状のグラウンド層とを有し、
前記第1接続基板の複数のパッドは、前記複数の第2パッドに面するとともに前記複数の信号線が電気的に接続された複数の信号パッドと、前記複数の第1パッドに面するとともに前記グラウンド層が電気的に接続された複数のグラウンドパッドとを有し、
前記複数の信号線に含まれる少なくとも1つの信号線は、前記第1接続基板の厚さ方向で前記複数のグラウンドパッドに含まれる1つのグラウンドパッドと重なる位置を通って延びている、
請求項14に記載の半導体記憶装置。
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