JP2022111617A - メモリシステム - Google Patents
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Abstract
【課題】規格で決められた基板の厚さを有し、マザー基板上に搭載された時の全体の厚さを薄くすることができるメモリシステムを提供することである。【解決手段】実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリを制御可能なコントローラと、コントローラとホストを電気的に接続可能なコネクタと、不揮発性メモリと前記コントローラを搭載した第1リジッド基板と、コネクタを搭載した第2リジッド基板と、可撓性を有し、第1リジッド基板と第2リジッド基板を物理的且つ電気的に接続するフレキシブル基板とを備え、第1リジッド基板の厚さは第2リジッド基板の厚さより薄い。【選択図】図4
Description
本発明の実施形態は、メモリシステムに関する。
メモリシステムは、ソケットを介してホストと接続するためのコネクタ部と、不揮発性メモリとコントローラが実装された部品実装部とを有する。メモリシステムが使用される際は、コネクタ部がマザー基板上のソケットに差し込まれた状態でマザー基板上に搭載される。コネクタ部と部品実装部を含む基板の厚さは規格で決められており、ソケットは規格で決められた基板の厚さを想定して作られている。例えば、PCI_Express_M.2_Specificationという規格では、基板の厚さは0.8mmである。
一方で、メモリシステムは、実装スペースが限られているため、マザー基板上に搭載された時の全体の厚さを薄くすることが望まれている。
一方で、メモリシステムは、実装スペースが限られているため、マザー基板上に搭載された時の全体の厚さを薄くすることが望まれている。
本発明の実施形態が解決しようとする課題は、規格で決められた基板の厚さを有し、マザー基板上に搭載された時の全体の厚さを薄くすることができるメモリシステムを提供することである。
実施形態のメモリシステムは、不揮発性メモリと、不揮発性メモリを制御可能なコントローラと、コントローラとホストを電気的に接続可能なコネクタと、不揮発性メモリと前記コントローラを搭載した第1リジッド基板と、コネクタを搭載した第2リジッド基板と、可撓性を有し、第1リジッド基板と第2リジッド基板を物理的且つ電気的に接続するフレキシブル基板とを備え、第1リジッド基板の厚さは第2リジッド基板の厚さより薄い。
以下、発明を実施するための実施形態について説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。これら表現の例はあくまで例示であり、上記要素に他の表現が付されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現が付されてもよい。
図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面間において互いの寸法の関係や比率が異なる部分が含まれることもある。
(第1の実施形態)
図1乃至図6は、第1の実施形態に係るメモリシステムを示す。メモリシステム1は、半導体装置の一例である。このようなメモリシステム1は、パーソナルコンピュータ(PC)や携帯電話などの電子機器に搭載され、電子機器のストレージ装置として機能する。電子機器は、ホストとも称される。
図1乃至図6は、第1の実施形態に係るメモリシステムを示す。メモリシステム1は、半導体装置の一例である。このようなメモリシステム1は、パーソナルコンピュータ(PC)や携帯電話などの電子機器に搭載され、電子機器のストレージ装置として機能する。電子機器は、ホストとも称される。
次に、メモリシステム1の構成について説明する。
図1は情報処理システム110の構成の一例を示すブロック図である。情報処理システム110は、メモリシステム1とホスト13を含む。
メモリシステム1は、コントローラチップ11、不揮発性メモリチップ12を備える。この他に、メモリシステム1は、例えばDRAM、ホストインターフェース(ホストI/F)、EEPROM(Electrically Erasable and Programmable ROM)を備えるが、ここでは図示しない。
コントローラチップ11は、不揮発性メモリチップ12の動作を制御する半導体集積回路である。
不揮発性メモリチップ12は、不揮発性メモリである。不揮発性メモリチップ12は、例えば、NAND型フラッシュメモリチップ(NAND)である。不揮発性メモリチップ12は、電力供給を行われない状態でもデータを保持する。
コントローラ11と不揮発性メモリチップ12が搭載された基板は、フレキシブル基板4を介してコネクタ5と接続する。ホスト13にはソケット6が設けられる。ソケット6とコネクタ5を接続することで、メモリシステム1はホスト13と接続する。
ホスト13およびメモリシステム1の通信インターフェースは、SAS(Serial Attached SCSI)やSATA(Serial Advanced Technology Attachment)、PCIe(Peripheral Component Interconnect Express)等の規格が用いられてもよい。
次に、第1の実施形態に係るメモリシステム1の構造について説明する。図2はメモリシステムの上面図であり、図3は、メモリシステム1の断面図である。
図2に示すように、メモリシステム1は、第1リジッド基板2、第2リジッド基板3、フレキシブル基板4を備える。第1リジッド基板2および第2リジッド基板3は、硬質の絶縁体と、この絶縁体に設けられた導体パターンとを有する。本実施形態における第1リジッド基板2および第2リジッド基板3は、単層基板で構成されるが、これらは多層基板で構成されてもよい。
第1リジッド基板2および第2リジッド基板3は、互いに略平行に配置されている。第2リジッド基板3は、X方向で第1リジッド基板2と向かい合う。第1リジッド基板2と第2リジッド基板3は、フレキシブル基板4で接続される。フレキシブル基板4は、FPC(Flexible Printed Circuit)である。例えば、可撓性の絶縁フィルムと、この絶縁フィルムに覆われた導体パターンとを有する。
図3は、図2の点線AA´から見た断面図である。図3において、+X方向、-X方向、+Y方向、-Y方向、+Z方向および-Z方向について定義する。+X方向は、後述するマザー基板8に水平で、コントローラチップ11から、不揮発性メモリチップ12に向かう方向である。-X方向は、+X方向の反対方向である。+X方向と-X方向を区別しない場合は、単に「X方向」と称する。+Y方向は、マザー基板8に水平で、X方向と交差する(例えば略直交する)方向である。-Y方向は、+Y方向の反対方向である。+Y方向と-Y方向を区別しない場合は、単に「Y方向」と称する。+Z方向は、第1リジッド基板2および第2リジッド基板3に垂直な方向で、X方向およびY方向と交差する(例えば略直交する)方向であり、マザー基板8からコントローラチップ11に向かう方向である。-Z方向はマザー基板8から半田ボールに向かう方向であり、+Z方向の逆方向である。+Z方向と-Z方向を区別しない場合は、単に「Z方向」と称する。Z方向は、例えばマザー基板8の厚さ方向である。上述した方向の定義については、後に取り上げる図4~図6、図8~12においても、同様である。
また、第1リジッド基板2は、第1主面S1と、第2主面S2と、第3面S3と、第4面S4とを有する。第1主面S1は、X方向に平行な面であり、筐体の内面に面する。例えば、第1主面S1には、コントローラチップ11および不揮発性メモリチップ12を含む半導体がBGA(Ball Grid Array)で実装される。第2主面S2は、第1主面S1とは反対側に位置し、マザー基板8に面する。マザー基板8は、メモリシステム1が搭載されるホスト13の基板である。第2主面S2は、「第1面」の一例である。第3面S3は、第1主面と第2主面に垂直で、Z方向に平行な面である。第3面S3は、フレキシブル基板4が接続する面である。第3面S3は、フレキシブル基板4が接続される接続部21を有する。接続部21は、例えば、第1リジッド基板2の+X方向側の端部に設けられている。第4面S4は、第3面S3に対向する面である。第1リジッド基板2の厚さは、第2リジッド基板3の厚さよりも薄い。
また、第2リジッド基板3は、第5主面S5と、第6主面S6と、第7面S7と、第8面S8とを有する。第5主面S5は、X方向に平行な面であり、筐体の内面に面する。第6主面S6は、第5主面S1とは反対側に位置し、マザー基板8に面する。第5主面S5は、「第2面」の一例である。第5主面S5と第6面S6は、ホスト13との接続部であるコネクタ5を有する。第8面S8は、第7面S7とは反対側に位置する。第8面S8は、フレキシブル基板4が接続する面であり、フレキシブル基板4が接続される接続部31を有する。接続部31は、例えば、第2リジッド基板3の-X方向側の端部に設けられている。第2リジッド基板3の厚さは例えば0.8mmである。例えば、第2リジッド基板は、コントローラチップ11や不揮発性メモリチップ12のような部品を搭載しない。
次に、第1の実施形態に係るメモリシステムがマザー基板上に搭載された情報処理システムの構造について説明する。図4は、本実施形態のメモリシステムがマザー基板上に搭載された情報処理システム110の構成の一部を示す断面図である。
図4に示すように、メモリシステム1は、ソケット6に差し込まれて、マザー基板8上に搭載されており、情報処理システム110はメモリシステム1とソケット6とマザー基板8を含む。メモリシステム1はマザー基板8上に設けられるスペーサ82の上に設置される。フレキシブル基板4は、第1端部41aと、第2端部41bとを有する。第1端部41aは、第1リジッド基板2の第3面S3(第1リジッド基板2の側面)の接続部21に固定されている。第2端部41bは、第2リジッド基板3の第7面S7(第2リジッド基板3の側面)の接続部31に固定されている。フレキシブル基板4は、可撓性を有する。フレキシブル基板4は、例えば歪曲した姿勢で第1リジッド基板2と第2リジッド基板3を繋いでいる。第1リジッド基板2と第2リジッド基板3とは、フレキシブル基板4を介して互いに電気的に接続されている。フレキシブル基板4は、「第1接続基板」の一例である。フレキシブル基板4は、X方向と略平行に配置されている。なお、第1リジッド基板2および第2リジッド基板3に対するフレキシブル基板4の固定構造については後述する。第2リジッド基板3は、ホスト13が有するソケット6にX方向で差し込まれる。ソケット6内の金属端子(図示せず)とコネクタ5が接することで、ホスト13とメモリシステム1とは電気的に接続される。第7面S7は、第1主面と第2主面に垂直で、Z方向に平行な面である。第8面S8は、ソケット6に差し込まれる面である。
メモリシステム1がマザー基板8上に搭載された時、第1リジッド基板の第1主面S1の位置は、第2リジッド基板の第5主面S5の位置より低い。また、コントローラチップ11および不揮発性メモリチップ12の上面の位置は、ソケット6の上面の位置よりも低い。
図5はフレキシブル基板4と第1リジッド基板2の接続部21を表した断面図である。図6はフレキシブル基板4と第2リジッド基板3の接続部31を表した断面図である。
図5を参照して、第1リジッド基板2とフレキシブル基板4の接続を説明する。第1リジッド基板2の接続部21は、基板の中心に向かって凹状にへこんでいる。凹状のへこみに沿うように、導体部22が設けられる。フレキシブル基板4は、導体部22のZ方向に略平行な部分と、略垂直に接続する。フレキシブル基板4と導体部22が接する面以外の接続部21は、絶縁部材26で埋められる。
フレキシブル基板4は導体層43と絶縁層42が交互に重ねられた状態になっている。フレキシブル基板4の外側はカバーの役割を果たす絶縁層44に覆われている。絶縁層44は導体層43に接着部材45によって貼り付けられている。
第1リジッド基板2の第1主面S1には配線23とレジスト24、コントローラチップ11や不揮発性メモリチップ12が設けられる。コントローラチップ11や不揮発性メモリチップ12などの半導体部品と第1主面S1上の配線23は電気的に接続している。レジスト24は配線23を覆っている。さらに第1リジッド基板2の第2主面S2にも同様に、配線23とレジスト24が設けられてもよい。
ビア25は配線23から導体部22に向かってZ方向に延びて設けられ、第1主面S1および第2主面S2の配線23と導体部22を電気的に接続している。つまり、半導体部品とフレキシブル基板4は電気的に接続している。
図6を参照して、第2リジッド基板3とフレキシブル基板4の接続を説明する。第2リジッド基板3の接続部31は、第1リジッド基板2と同様に、基板の中心に向かって凹状にへこんでいる。凹状のへこみに沿うように、導体部32が設けられる。フレキシブル基板4は、導体部32のZ方向に略平行な部分と、略垂直に接続する。フレキシブル基板4と導体部32が接する面以外の接続部31の凹みは、絶縁部36で埋められる。
第2リジッド基板3の第5主面S5には配線33とレジスト34、コネクタ5が設けられる。レジスト34は配線33を覆っている。コネクタ5は金属端子であり、Gold Fingerのことである。第2リジッド基板3は、ホスト13が有するソケット6にX方向で差し込まれる。ソケット6内の金属端子(図示せず)とコネクタ5が接することで、ホスト13とメモリシステム1とは電気的に接続される。コネクタ5と第5主面S5上の配線33は電気的に接続している。さらに第2リジッド基板3の第6主面S6にも同様に配線33とレジスト34が設けられてもよい。
ビア35は配線33から導体部32に向かってZ方向に延びて設けられ、第5主面S5および第6主面S6の配線33と導体部32を電気的に接続している。つまり、コネクタ5とフレキシブル基板4は電気的に接続している。
以上のように、本実施形態に係るメモリシステム1では、厚さが異なる第1リジッド基板2と第2リジッド基板3を、フレキシブル基板4を用いて物理的且つ電気的に接続することにより、第2リジッド基板3の厚さは規格で決められた値(M.2 Moduleでは0.8mm)を達成した上で、部品を実装する第1リジッド基板2の厚さを上記規格で決められた値より薄くして、メモリシステム1をマザー基板8上に搭載した時のメモリシステム1全体の厚さを薄くすることが可能である。フレキシブル基板4が撓性を有することにより、過度な負荷が生じることはなく、第1リジッド基板2と第2リジッド基板3の物理的且つ電気的な接続を確実に行うことが可能である。
(変形例)
次に、第1の実施形態に係るメモリシステムの変形例について説明する。
次に、第1の実施形態に係るメモリシステムの変形例について説明する。
図7は、変形例に係るメモリシステムの、第1リジッド基板2の断面図である。第1の実施形態では、図7(A)のようにコントローラチップ11や不揮発性メモリチップ12などの半導体部品101はBGAで第1リジッド基板2に搭載されている。変形例では、図7(B)に示すように、半導体部品101はLGA(Land Grid Array)で第1リジッド基板2に搭載される。BGAが半導体部品101の底面と第1リジッド基板2の接続に半田ボールを用いるのに対して、LGAは半導体部品101の底面と第1リジッド基板2の接続にペースト状の半田を用いる。LGAは、BGAよりも半導体部品101と第1リジッド基板2の間の隙間が小さい。このことで、メモリシステム1の厚さを薄くすることが可能になる。
(第2の実施形態)
次に、第2の実施形態に係るメモリシステムの構造について説明する。
次に、第2の実施形態に係るメモリシステムの構造について説明する。
図8は、本実施形態の情報処理システム110の構成の一部を示す断面図である。
第2の実施形態のメモリシステム1の各部について、第1の実施形態のメモリシステム1の各部と同一部分は同一符号で示す。図8に示すように、第2の実施形態に係るメモリシステム1が第1の実施形態と異なる点は、第1リジッド基板2の第1主面S1上に半導体パッケージ7が搭載されている点である。半導体パッケージ7とは、半導体部品の一例である。本実施形態に係る半導体パッケージ7は、コントローラチップ11および少なくとも1つの不揮発性メモリチップ12が、一つのパッケージとして一体に構成される。半導体パッケージ7は例えばBGAによって第1リジッド基板2に搭載されている。
コントローラチップ11および少なくとも1つの不揮発性メモリチップ12は、半導体パッケージ7内の配線によって互いに接続している。したがって、第1リジッド基板2上にコントローラチップ11および少なくとも1つの不揮発性メモリチップ12を接続するための配線を設ける必要がない。コントローラチップ11および少なくとも1つの不揮発性メモリチップ12を第1リジッド基板2に実装する代わりに半導体パッケージ7を第1リジッド基板2に実装することで、第1リジッド基板2の配線の簡素化が可能になる。第1リジッド基板2の厚さを薄くすることが可能になり、メモリシステム1の厚さを薄くすることが可能になる。
(第3の実施形態)
次に、第3の実施形態に係るメモリシステムの構造について説明する。
次に、第3の実施形態に係るメモリシステムの構造について説明する。
図9は、第3の実施形態に係るメモリシステム1の上面図である。図10は、本実施形態のメモリシステムがマザー基板上に搭載された情報処理システム110の構成の一部を示す断面図である。
第3の実施形態のメモリシステム1の各部について、第1の実施形態のメモリシステム1の各部と同一部分は同一符号で示す。第3の実施形態に係るメモリシステム1が第1の実施形態と異なる点は、メモリシステム1が実装されるマザー基板8に第1リジッド基板2を固定する手段としてネジ9A~Dを用いる点である。
図9に示すように、マザー基板8の四隅にはネジ穴81A~Dを、マザー基板8の四隅に配置することができる。第1リジッド基板2の4つの角には、貫通穴26A~Dが設けられている。貫通穴26Aには、ネジ9Aを挿入することができる。ネジ9A~Dは金属製で、ネジ9A~Dの熱伝導率は第1リジッド基板2の熱伝導率よりも高い。
図10は、図9の点線BB´から見た断面図である。図10に示すように、メモリシステム1はマザー基板8上の第9主面S9上に設けられるスペーサ82の上に設置され、スペーサの高さはM.2規格で定められたものである。第1リジッド基板2の第1主面S1にはコントローラチップ11および不揮発性メモリチップ12が設けられている。ネジ9Aは第1リジッド基板2をZ方向に貫いて、マザー基板8に達し、マザー基板8に設けられたネジ穴81Aにとりつけられる。ネジ穴81Aにはネジ9Aを挿入することができる。ネジ9Bは、貫通穴26Bを通ってネジ穴81Bに挿入される。ネジ9Cは、貫通穴26Cを通ってネジ穴81Cに挿入される。ネジ9Dは、貫通穴26Dを通ってネジ穴81Dに挿入される。
第1リジッド基板2とマザー基板8の間には、ネジ穴81によって間隙が生じる。第1リジッド基板2上のコントローラチップ11や不揮発性メモリチップ12で生成された熱は、第1リジッド基板2から直接マザー基板8には伝わらない。第1リジッド基板2をネジ9で固定することで、コントローラチップ11や不揮発性メモリチップ12で生成された熱は第1リジッド基板2、ネジ9、マザー基板8の順に伝わって逃がされる。このことで、第1リジッド基板2の温度の上昇を抑えることが可能である。なお、ネジ9は4本に限らず、3本以上設けられてもよい。
(第4の実施形態)
次に、第4の実施形態に係るメモリシステムの構造について説明する。
次に、第4の実施形態に係るメモリシステムの構造について説明する。
図11は、本実施形態のメモリシステムがマザー基板上に搭載された情報処理システム110の構成の一部を示す断面図である。
第4の実施形態のメモリシステム1の各部について、第3の実施形態のメモリシステムの各部と同一部分は同一符号で示す。第4の実施形態に係るメモリシステム1が第3の実施形態と異なる点は、メモリシステム1が実装されるマザー基板8に第1リジッド基板2を固定する手段としてTIM(Thermal interface material)を用いる点である。
第1リジッド基板2の第1主面S1にはコントローラチップ11および不揮発性メモリチップ12が設けられている。第1リジッド基板2の第2主面S2とマザー基板8の第9主面S9の間には、TIM10が設けられる。つまり、第1リジッド基板2とマザー基板8とは、TIM10によって接着される。TIM10は熱伝導率が高い放熱材料であり、グリス、エラストマーシート、RTV(Room Temperature Vulcanization)、ゲルなどが用いられる。TIM10は例えば板状の放熱部材である。
第1リジッド基板2上のコントローラチップ11や不揮発性メモリチップ12で生成された熱は、第1リジッド基板2、TIM10、マザー基板8の順に伝わって逃がされる。このことで、第1リジッド基板2の熱を効率的に移動し、第1リジッド基板2の温度の上昇を抑えることが可能である。また、厚さを薄くした第1リジッド基板2と併用することで、TIM10を設けても、第1リジッド基板2とTIM10を足した厚さは第2リジッド基板3の厚さを超えることがない。すなわち、第1リジッド基板の第1主面S1の位置は第2リジッド基板の第5主面S5の位置よりも高くならない。メモリシステム1の厚さを薄くしながら、コントローラチップ11や不揮発性メモリチップ12の熱を効率よく放熱することが可能である。
(第5の実施形態)
次に、第5の実施形態に係るメモリシステムの構造について説明する。メモリシステム1に搭載されている半導体部品101から発生する電磁波によって、電子機器は誤動作を起こす可能性がある。電子機器に搭載されるメモリシステム1には電磁波を極力出さないような特性が求められる。また、電子機器に搭載されている他の部品からの電磁波の影響を受けてメモリシステム1が誤作動を起こさないような特性も求められる。
次に、第5の実施形態に係るメモリシステムの構造について説明する。メモリシステム1に搭載されている半導体部品101から発生する電磁波によって、電子機器は誤動作を起こす可能性がある。電子機器に搭載されるメモリシステム1には電磁波を極力出さないような特性が求められる。また、電子機器に搭載されている他の部品からの電磁波の影響を受けてメモリシステム1が誤作動を起こさないような特性も求められる。
図12は、第5の実施形態に係るメモリシステム1の断面図である。第5の実施形態のメモリシステム1の各部について、第1の実施形態のメモリシステム1の各部と同一部分は同一符号で示す。第5の実施形態に係るメモリシステム1が第1の実施形態と異なる点は、第1リジッド基板2に搭載された半導体部品101の上部にTIM10が設けられ、半導体部品101とTIM10を覆うようにフェンス111が設けられる点である。
第1リジッド基板2の第1主面S1には半導体部品101が設けられる。半導体部品101の2つの主面のうち、第1リジッド基板2の第1主面S1の接している面とは反対側の面を第10主面S10とする。第10主面S10は、TIM10と接している。TIM10のX方向の長さは、半導体部品101の第10主面S10のX方向の長さと同一である。TIM10のY方向の長さは、半導体部品101の第10主面S10のY方向の長さと同一である。第1リジッド基板2には、半導体部品101を囲うように、パッド112が設けられる。パッド112は導体である。さらに、TIM10と半導体部品101を覆うようにフェンス111が設けられる。フェンス111は1つの天板113と4つの側板114から構成される。天板113には、側板114が接続されている。側板114は、+Z方向の一端を天板113に接し、-Z方向の一端をパッド112に接して設けられる。側板114のZ方向の高さは、半導体部品101のZ方向の厚さより厚い。天板113のX方向の長さは、半導体部品101の第10主面の長さよりも大きい。天板113のY方向の長さは、半導体部品101の第10主面S10のY方向の長さよりも大きい。フェンス111と半導体部品101の間にはTIM10が設けられる。TIM10は半導体部品101とフェンス111の間を埋めるように設けられている。フェンス111は例えば金属やセラミック、プラスチックでできている。
半導体部品101を覆うようにフェンス111が設けられることで、半導体部品101から発生する電磁波が他の電子部品に伝わりにくくなる。さらに、電子機器に搭載されている他の部品からの電磁波の影響を受けにくくなる。これにより、情報処理システムの品質を向上させることが可能になる。
さらに、第1リジッド基板2上の半導体部品101で生成された熱は、TIM10、フェンス111の順に伝わり、空気中に逃がされる。または、生成された熱は、TIM10、フェンス111、パッド112、マザー基板8の順に伝わって逃がされる。このことで、第1リジッド基板2の熱を効率的に移動させ、第1リジッド基板2の温度の上昇を抑えることが可能である。また、薄くした第1リジッド基板2と併用することで、TIM10を設けても、第1リジッド基板2とTIM10と半導体部品101とパッド112と天板113の厚さの総和はソケット6の厚さを超えない。例えば、第1リジッド基板の第1主面S1の位置は第2リジッド基板の第5主面S5の位置よりも高くならない。例えば、天板113の位置は、ソケット6の上面の位置よりも高くならない。メモリシステム1の厚さを薄くしながら、半導体部品の熱を効率よく放熱することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:メモリシステム、2:第1リジッド基板、3:第2リジッド基板、4:フレキシブル基板、5:コネクタ、6:ソケット、11:コントローラチップ、12:不揮発性メモリチップ、13:ホスト、14:ホストインターフェース、15:EEPROM、21:接続部、22:導体部、23:配線、24:レジスト、25:ビア
Claims (13)
- 不揮発性メモリと、
前記不揮発性メモリを制御可能なコントローラと、
前記コントローラとホストを電気的に接続可能なコネクタと、
前記不揮発性メモリと前記コントローラを搭載した第1リジッド基板と、
前記コネクタを搭載した第2リジッド基板と、
可撓性を有し、前記第1リジッド基板と前記第2リジッド基板を物理的且つ電気的に接続するフレキシブル基板と、
を備え、
前記第1リジッド基板の厚さは前記第2リジッド基板の厚さより薄い、
メモリシステム。 - 前記コネクタがソケットに挿入され、前記第1リジッド基板がマザー基板の上に搭載されると、
前記フレキシブル基板が湾曲し、前記マザー基板の表面からの前記第1リジッド基板の高さは、前記マザー基板の表面からの前記第2リジッド基板の高さより低くなる、請求項1に記載のメモリシステム。 - 前記コントローラおよび前記不揮発性メモリは、一つのパッケージに封止される、請求項1に記載のメモリシステム。
- 前記パッケージは、LGA(Land Grid Array)を用いて前記第1リジッド基板に搭載される、請求項1に記載のメモリシステム。
- 前記第1リジッド基板と前記パッケージの全体の厚さは、前記コネクタが接続するソケットの厚さよりも薄い、請求項4に記載のメモリシステム。
- 前記第2リジッド基板は、半導体部品を搭載しない、請求項1に記載のメモリシステム。
- 第2リジッド基板の厚さは、所定の規格で定義されている、請求項1に記載のメモリシステム。
- 板状の放熱部材を更に備え、
前記第1リジッド基板は、前記放熱部材の上に接して搭載される、請求項1に記載のメモリシステム。 - 前記放熱板と前記第1リジッド基板の全体の厚さは、前記第2リジッド基板の厚さよりも薄い、請求項8に記載のメモリシステム。
- 前記第1リジッド基板は、少なくとも1つのネジ穴が形成され、前記第1リジッド基板は、前記ネジ穴を介して少なくとも1つのネジを用いて前記マザー基板に取り付け可能である、請求項1に記載のメモリシステム。
- 前記第2リジッド基板の一端にコネクタを備え、前記マザー基板に搭載されたソケットとコネクタは接続可能である、請求項10に記載のメモリシステム。
- 前記第1リジッド基板の上面の位置は、前記ソケットの上面の位置よりも低い、請求項11に記載のメモリシステム。
- 前記第1リジッド基板と、前記第1リジッド基板に搭載される電子部品は、フェンスによって封止される、請求項1に記載のメモリシステム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021007161A JP2022111617A (ja) | 2021-01-20 | 2021-01-20 | メモリシステム |
TW110130311A TW202230080A (zh) | 2021-01-20 | 2021-08-17 | 記憶體系統 |
US17/408,772 US20220229587A1 (en) | 2021-01-20 | 2021-08-23 | Memory system |
CN202111003863.0A CN114863960A (zh) | 2021-01-20 | 2021-08-30 | 存储器系统 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021007161A JP2022111617A (ja) | 2021-01-20 | 2021-01-20 | メモリシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022111617A true JP2022111617A (ja) | 2022-08-01 |
Family
ID=82406398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021007161A Pending JP2022111617A (ja) | 2021-01-20 | 2021-01-20 | メモリシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220229587A1 (ja) |
JP (1) | JP2022111617A (ja) |
CN (1) | CN114863960A (ja) |
TW (1) | TW202230080A (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10490507B1 (en) * | 2018-05-31 | 2019-11-26 | Loomia Technologies, Inc. | Electronic components for soft, flexible circuitry layers and methods therefor |
US11133256B2 (en) * | 2019-06-20 | 2021-09-28 | Intel Corporation | Embedded bridge substrate having an integral device |
US11302645B2 (en) * | 2020-06-30 | 2022-04-12 | Western Digital Technologies, Inc. | Printed circuit board compensation structure for high bandwidth and high die-count memory stacks |
-
2021
- 2021-01-20 JP JP2021007161A patent/JP2022111617A/ja active Pending
- 2021-08-17 TW TW110130311A patent/TW202230080A/zh unknown
- 2021-08-23 US US17/408,772 patent/US20220229587A1/en active Pending
- 2021-08-30 CN CN202111003863.0A patent/CN114863960A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN114863960A (zh) | 2022-08-05 |
US20220229587A1 (en) | 2022-07-21 |
TW202230080A (zh) | 2022-08-01 |
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