TWI690027B - 半導體記憶裝置 - Google Patents

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石井憲弘
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日商東芝記憶體股份有限公司
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Abstract

實施形態是在於提供一面謀求大容量化一面謀求修復(repair)性的提升之半導體記憶裝置。 實施形態的半導體記憶裝置是具備：框體、第1硬質(rigid)基板、第2硬質基板及連接基板。前述第1硬質基板是被收容於前述框體，安裝控制器。前述第2硬質基板是被收容於前述框體來與前述第1硬質基板至少部分地相向，安裝有半導體記憶體零件。前述連接基板是具有：被固定於前述第1硬質基板的表面的第1端部，及被固定於前述第2硬質基板的表面的第2端部，以至少一部分具有可撓性而彎曲的姿勢來配置於前述框體內。

Description

半導體記憶裝置
本發明的實施形態是有關半導體記憶裝置。
複數的基板藉由連接器來連接的半導體記憶裝置為人所知。
實施形態是在於提供一面謀求大容量化一面謀求修復性的提升之半導體記憶裝置。 實施形態的半導體記憶裝置是具備：框體、第1硬質基板、第2硬質基板及連接基板。前述第1硬質基板是被收容於前述框體，安裝有控制器。前述第2硬質基板是被收容於前述框體來與前述第1硬質基板至少部分地相向，安裝有藉由前述控制器來控制的半導體記憶體零件。前述連接基板是具有：被固定於前述第1硬質基板的表面的第1端部，及被固定於前述第2硬質基板的表面的第2端部，以至少一部分具有可撓性而彎曲的姿勢來配置於前述框體內。
以下，參照圖面來說明實施形態的半導體記憶裝置。另外，在以下的說明中，對於具有同一或類似機能的構成附上同一的符號。而且，有省略該等構成的重複的說明的情況。在本說明書中所謂「面對」是除了在2個的對象物之間不存在介在物的情況以外，亦包含在2個的對象物之間存在介在物(例如焊錫)，2個的對象物將前述介在物夾於其間而相向的情況。在本說明書中所謂「連接」亦包括意思電性連接的情況。在本說明書中所謂「可撓性」是廣泛意思在外力作用時具有彎曲的性質，包含具有彈性的情況及不具有彈性的情況的雙方。在本說明書中所謂「表面」不是意思前面(front face)，而是意思表面(surface)。並且，在幾個的圖中，省略被安裝於基板上的零件(控制器或NAND等)的圖示。 首先，參照圖1及圖2定義有關+X方向、-X方向、+Y方向、-Y方向、+Z方向及-Z方向。+X方向、-X方向、+Y方向、及-Y方向是沿著後述的第1硬質基板11的第1主面S1的方向。+X方向是例如在第1硬質基板11中從安裝第1可撓性基板21的端部朝向安裝第2可撓性基板22的端部的方向。-X方向是與+X方向相反方向。不區別+X方向與-X方向時，簡稱「X方向」。+Y方向及-Y方向是與X方向交叉(例如大致正交)的方向。+Y方向是例如從控制器14朝向半導體記憶裝置1的外部連接連接器(未圖示)的方向。-Y方向是與+Y方向相反方向。不區別+Y方向與-Y方向時，簡稱「Y方向」。在以下說明的實施形態中，半導體記憶裝置1是形成長方體狀。此情況，Y方向是例如半導體記憶裝置1的長度方向。+Z方向及-Z方向是與X方向及Y方向交叉(例如大致正交)的方向。+Z方向是從第2硬質基板12朝向第1硬質基板11的方向。-Z方向是與+Z方向相反方向。不區別+Z方向與-Z方向時，簡稱「Z方向」。Z方向是第1~第3硬質基板11，12，13的厚度方向。 (第1實施形態) ＜1.全體構成＞ 參照圖1~圖12，說明有關第1實施形態的半導體記憶裝置1。半導體記憶裝置1是例如SSD(Solid State Drive)之類的記憶裝置。半導體記憶裝置1是例如被安裝於伺服器裝置或個人電腦等的資訊處理裝置(主裝置)，作為資訊處理裝置的記憶領域利用。 圖1是表示半導體記憶裝置1的立體圖。圖2是沿著圖1所示的半導體記憶裝置1的F2-F2線的剖面圖。半導體記憶裝置1是例如具有：框體10、第1~第3硬質基板11，12，13、控制器14、DRAM(Dynamic Random Access Memory)15、複數的NAND型快閃記憶體16(以下稱為「NAND16」)、第1及第2間隔件(spacer)17，18、第1及第2可撓性基板21，22。 框體10是形成箱狀。框體10是收容第1~第3硬質基板11，12，13、控制器14、DRAM15、複數的NAND16、第1及第2間隔件17，18、第1及第2可撓性基板21，22。框體10是具有：位於+Y方向側的第1端部10a，及位於-Y方向側的第2端部10b(參照圖1)。在第1端部10a及第2端部10b是設有開口於Y方向的通氣孔h。藉此，在框體10內是形成有沿著Y方向的風的流路。 第1~第3硬質基板11，12，13的各者是具有硬質的絕緣體及被設在此絕緣體的導體圖案。第1~第3硬質基板11，12，13是彼此大致平行配置。第2硬質基板12是在Z方向與第1硬質基板11相向。第3硬質基板13是相對於第2硬質基板12位於與第1硬質基板11相反側，在Z方向相向於第2硬質基板12。 第1硬質基板(母基板)11是具有第1主面S1及第2主面S2。第1主面S1是面對框體10的內面。例如，在第1主面S1是安裝有控制器14及DRAM15。第2主面S2是位於與第1主面S1相反側，面對第2硬質基板12。第2主面S2是「第1面」的一例。第2主面S2是具有連接第1可撓性基板21的連接部11a及連接第2可撓性基板22的連接部11b。連接部11a是例如被設在第1硬質基板11的-X方向側的端部。連接部11b是例如被設在第1硬質基板11的+X方向側的端部。 第2硬質基板(第1子基板)12是具有第3主面S3及第4主面S4。第3主面S3是面對第1硬質基板11的第2主面S2。第3主面S3是「第2面」的一例。第3主面S3是具有連接第1可撓性基板21的連接部12a。連接部12a是例如被設在第2硬質基板12的-X方向側的端部。第4主面S4是位於與第3主面S3相反側。例如，在第4主面S4是安裝1個以上的NAND16。 第3硬質基板(第2子基板)13是具有第5主面S5及第6主面S6。第5主面S5是面對第2硬質基板12的第4主面S4。第5主面S5是具有連接第2可撓性基板22的連接部13a。連接部13a是例如被設在第3硬質基板13的+X方向側的端部。第6主面S6是位於與第5主面S5相反側，面對框體10的內面。例如，在第5主面S5及第6主面S6的各者是安裝有1個以上的NAND16。 控制器14是統括性地控制半導體記憶裝置1的全體。例如，控制器14是構成為對於主裝置的主介面電路、控制DRAM15的控制電路及控制複數的NAND16的控制電路等被集成於1個的半導體晶片之SoC(System on a Chip)。 DRAM15是揮發性的半導體記憶體晶片的一例。DRAM15是從主裝置接收的寫入對象資料及從NAND16讀出的讀出對象資料被暫時性地儲存的資料緩衝。但，半導體記憶裝置1是亦可不設DRAM15。 NAND16是不揮發性的半導體記憶體晶片的一例，「半導體記憶體零件」的一例。另外，「半導體記憶體零件」是不限於上述例，亦可為磁阻記憶體(Magnetoresistive Random Access Memory：MRAM)或電阻變化型記憶體(Resistive Random Access Memory：ReRAM)等。 第1間隔件17是被配置於第1硬質基板11與第2硬質基板12之間，規定第1硬質基板11與第2硬質基板12之間的距離。第2間隔件18是被配置於第2硬質基板12與第3硬質基板13之間，規定第2硬質基板12與第3硬質基板13之間的距離。第1間隔件17是「第1支撐體」的一例。第2間隔件18是「第2支撐體」的一例。有關第1及第2間隔件17，18是後述。 在本實施形態中，框體10是例如具有複數的承受部10r。各承受部10r是具有螺絲之類的固定構件25可卡合的卡合孔10ra。第1~第3硬質基板11，12，13的各者及第1及第2間隔件17，18的各者是設有插通固定構件25的插通孔ih。第1~第3硬質基板11，12，13及第1及第2間隔件17，18是藉由插通該等構件11，12，13，17，18的插通孔ih的固定構件25來一併固定於框體10。另外，承受部10r的位置是不限於圖2中所示的位置，亦可設在框體10的角落部等。又，第1~第3硬質基板11，12，13及第1及第2間隔件17，18的固定構造是不限於上述例，亦可個別地設置：連結該等構件11，12，13，17，18的構造，及將該等構件11，12，13，17，18固定於框體10的構造。另外，在以下說明的幾個的圖面是有省略插通孔ih的圖示的情況。 圖3是半導體記憶裝置1的一部分構成的剖面圖。第1及第2可撓性基板21，22的各者是所謂的FPC(Flexible Printed Circuit)，例如具有可撓性的絕緣薄膜及被此絕緣薄膜覆蓋的導體圖案。 第1可撓性基板21是具有第1端部21a及第2端部21b。第1端部21a是被固定於第1硬質基板11的第2主面S2(第1硬質基板11的表面)的連接部11a。第2端部21b是被固定於第2硬質基板12的第3主面S3(第2硬質基板12的表面)的連接部12a。第1可撓性基板21是以具有可撓性而彎曲的姿勢來配置於框體10內。第1硬質基板11與第2硬質基板12是經由第1可撓性基板21來彼此電性連接。第1可撓性基板21是「第1連接基板」的一例。另外，有關第1可撓性基板21對於第1及第2硬質基板11，12的固定構造是後述。 第2可撓性基板22是具有第1端部22a及第2端部22b。第1端部22a是被固定於第1硬質基板11的第2主面S2(第1硬質基板11的表面)的連接部11b。第2端部22b是被固定於第3硬質基板13的第5主面S5(第3硬質基板13的表面)的連接部13a。第2可撓性基板22是以具有可撓性而彎曲的姿勢來配置於框體10內。第1硬質基板11與第3硬質基板13是經由第2可撓性基板22來彼此電性連接。第2可撓性基板22是「第2連接基板」的一例。另外，第2可撓性基板22對於第1及第3硬質基板11，13的固定構造是與第1可撓性基板21對於第1及第2硬質基板11，12的固定構造同樣。 在本實施形態中，第1及第2可撓性基板21，22是被配置於與Y方向大致平行(參照圖2、圖4)。因此，第1及第2可撓性基板21，22是不易阻礙在框體10內流動於Y方向的風的流動。藉此，可提高框體10內的熱流動性，可謀求半導體記憶裝置1的放熱性能的提升。 ＜2.第1可撓性基板的固定構造＞ ＜2.1 硬質基板的構成＞ 圖4是表示第1硬質基板11、第2硬質基板12及第1可撓性基板21的平面圖。圖4是表示第1可撓性基板21被平坦地延伸的狀態。第1硬質基板11是具有：在第1可撓性基板21被平坦地延伸的狀態下，與第2硬質基板12相鄰的基板緣11e。同樣，第2硬質基板12是具有，在第1可撓性基板21被平坦地延伸的狀態下，與第1硬質基板11相鄰的基板緣12e。基板緣11e，12e是與Y方向大致平行。 在此，定義+X1方向、-X1方向、+X2方向及-X2方向。+X1方向、-X1方向、+X2方向及-X2方向是與X方向大致平行的方向。+X1方向是從第1硬質基板11的基板緣11e朝向第1硬質基板11的內側的方向。-X1方向是與+X1方向相反方向。+X2方向是從第2硬質基板12的基板緣12e朝向第2硬質基板12的內側的方向。-X2方向是與+X2方向相反方向。 圖5是將第1硬質基板11及第2硬質基板12的連接部11a，12a擴大表示的平面圖。第1硬質基板11的連接部11a是具有設在第1硬質基板11的表面的複數的焊墊30。在本實施形態中，複數的焊墊30是分成第1~第6列R1a，R2a，R3a，R4a，R5a，R6a而配置。第1~第6列R1a，R2a，R3a，R4a，R5a，R6a是依此順序排列於+X1方向，分別與基板緣11e大致平行。例如，第1列R1a是在第1~第6列R1a，R2a，R3a，R4a，R5a，R6a之中，相對於基板緣11e位於最近。第2列R2a是相對於基板緣11e比第1列R1a更分離。同樣，第3列R3a、第4列R4a、第5列R5a、第6列R6a是相對於基板緣11e比第2列R2a、第3列R3a、第4列R4a、第5列R5a更分別分離。 複數的焊墊30是包含：被配置於第1列R1a的複數的第1焊墊31、被配置於第2列R2a的複數的第2焊墊32、被配置於第3列R3a的複數的第3焊墊33、被配置於第4列R4a的複數的第4焊墊34、被配置於第5列R5a的複數的第5焊墊35及被配置於第6列R6a的複數的第6焊墊36。複數的第1焊墊31、複數的第2焊墊32、複數的第3焊墊33、複數的第4焊墊34、複數的第5焊墊35及複數的第6焊墊36是分別在各列中，彼此取間隔來排列於Y方向。 在本實施形態中，複數的焊墊30是交錯狀地配置。亦即，複數的第2焊墊32是被配置於相對於複數的第1焊墊31在Y方向錯開的位置(例如在Y方向成為交替的位置)。複數的第3焊墊33是被配置於相對於複數的第2焊墊32在Y方向錯開的位置(例如在Y方向成為交替的位置)。同樣，複數的第4焊墊34、複數的第5焊墊35、複數的第6焊墊36是分別被配置於相對於在-X1方向相鄰的列的複數的焊墊30在Y方向錯開的位置(例如在Y方向成為交替的位置)。 第2硬質基板12的連接部12a是具有被設於第2硬質基板12的表面的複數的焊墊30。第2硬質基板12的複數的焊墊30的佈局是與第1硬質基板11的複數的焊墊30的佈局同樣。因此，有關第2硬質基板12的焊墊30的說明是在有關第1硬質基板11的焊墊30的說明中，只要將「第1硬質基板11」改寫成「第2硬質基板12」，將「基板緣11e」改寫成「基板緣12e」，將「+X1方向」改寫成「+X2方向」，將「-X1方向」改寫成「-X2方向」即可。 圖6是沿著圖5所示的第1硬質基板11的F6-F6線的剖面圖。複數的焊墊30的各者是所謂的導通孔在焊墊(pad on via)。亦即，第1硬質基板11是在Z方向具有連接至焊墊30的導通孔41。焊墊30是與導通孔41一體形成，經由導通孔41來連接至第1硬質基板11的內層圖案42。導通孔41是亦可為具有凹部的導通孔，或亦可為充填導體材的導通孔。本實施形態是在第1硬質基板11的表面未設被連接至焊墊30的配線圖案。第2硬質基板12的焊墊30也與第1硬質基板11的焊墊30同樣形成。 ＜2.2 可撓性基板的構成＞ 圖7是表示第1硬質基板11、第2硬質基板12及第1可撓性基板21的剖面圖。在圖7中，第1可撓性基板21對於第1及第2硬質基板11，12的固定構造的圖示是省略。 第1可撓性基板21是具有多層構造。第1可撓性基板21是例如具有第1層(第1導電層)51、第2層(第2導電層)52、中間絕緣層53、第1外裝絕緣層54及第2外裝絕緣層55。 中間絕緣層53是被設在第1層51與第2層52之間，將第1層51與第2層52之間絕緣。第1外裝絕緣層54是相對於第1層51位於與中間絕緣層53相反側，覆蓋第1層51。第2外裝絕緣層55是相對於第2層52位於與中間絕緣層53相反側，覆蓋第2層52。中間絕緣層53、第1外裝絕緣層54及第2外裝絕緣層55是例如以具有透光性的絕緣構件(絕緣薄膜等)所形成。在本實施形態中，中間絕緣層53、第1外裝絕緣層54及第2外裝絕緣層55是以透明構件或著色的透明構件所形成，對方側可透過看見的程度透明度高。 第1層51是包含後述的複數的訊號線61及電源圖案62(參照圖9)。第2層52是包含後述的接地(ground)層63(參照圖8)。第2層52(接地層63)是以第1硬質基板11與第2硬質基板12會彼此相向的方式，以第1可撓性基板21彎曲的姿勢來位於比第1層51(複數的訊號線61及電源圖案62)更靠第1可撓性基板21的外周側。接地層63是被形成面狀，從第1可撓性基板21的外周側來覆蓋複數的訊號線61的各者至少一部分及電源圖案62的至少一部分。 圖8是表示第1可撓性基板21的第2層52的剖面圖。在圖8中，基於說明的方便起見，被設在第1可撓性基板21的導通孔的圖示及對於絕緣部分的剖面線是省略。在此，定義+X3方向及-X3方向。+X3方向及-X3方向是與X方向大致平行的方向，沿著平坦伸展的第1可撓性基板21的表面的方向。+X3方向是從第1可撓性基板21的第2端部21b朝向第1端部21a的方向。-X3方向是與+X3方向相反方向。不區別+X3方向與-X3方向時，簡稱「X3方向」。 第1可撓性基板21是具有第1焊墊群G1及第2焊墊群G2。第1焊墊群G1是被設在第1可撓性基板21的第1端部21a。第1焊墊群G1是包含複數的焊墊70。第1焊墊群G1的複數的焊墊70是對應於第1硬質基板11的連接部11a的複數的焊墊30而配置，面對第1硬質基板11的複數的焊墊30。第1焊墊群G1的焊墊70的佈局是與第1硬質基板11的連接部11a的焊墊30的佈局同樣。 若詳細敘述，則複數的焊墊70是被分成第1~第6列R1b，R2b，R3b，R4b，R5b，R6b而配置。第1~第6列R1b，R2b，R3b，R4b，R5b，R6b是依此順序來排列於+X3方向。例如，第1列R1b是在第1~第6列R1b，R2b，R3b，R4b，R5b，R6b之中，相對於第1可撓性基板21的第2端部21b位於最近。第2列R2b是相對於第1可撓性基板21的第2端部21b比第1列R1b更分離。同樣，第3列R3b、第4列R4b、第5列R5b、第6列R6b是相對於第1可撓性基板21的第2端部21b比第2列R2b、第3列R3b、第4列R4b、第5列R5b更分別分離。 複數的焊墊70是包含：被配置於第1列R1b的複數的第1焊墊71、被配置於第2列R2b的複數的第2焊墊72、被配置於第3列R3b的複數的第3焊墊73、被配置於第4列R4b的複數的第4焊墊74、被配置於第5列R5b的複數的第5焊墊75及被配置於第6列R6b的複數的第6焊墊76。複數的第1焊墊71、複數的第2焊墊72、複數的第3焊墊73、複數的第4焊墊74、複數的第5焊墊75及複數的第6焊墊76是分別在各列中，彼此取間隔而排列於Y方向。第1~第6焊墊71，72，73，74，75，76是分別面對第1硬質基板11的第1~第6焊墊31，32，33，34，35，36。 在本實施形態中，第1焊墊群G1的複數的焊墊70的各者是比第1硬質基板11的複數的焊墊30的各者更小。第1焊墊群G1的複數的焊墊70是在與面對第1硬質基板11的側相反側藉由具有透光性的絕緣構件(第1外裝絕緣層54等)來覆蓋。但，焊墊70的大小是不限於上述例，亦可與焊墊30相同，或亦可比焊墊30更大。又，第1可撓性基板21的絕緣構件是亦可不具有透光性。 另一方面，第2焊墊群G2是被設在第1可撓性基板21的第2端部21b。第2焊墊群G2是包含複數的焊墊70。第2焊墊群G2的複數的焊墊70是對應於第2硬質基板12的連接部12a的複數的焊墊30來配置，面對第2硬質基板12的複數的焊墊30。第2焊墊群G2的焊墊70的佈局是與第2硬質基板12的連接部12a的焊墊30的佈局同樣。有關第2焊墊群G2的焊墊70的說明是在有關第1焊墊群G1的焊墊70的說明中，只要將「第1焊墊群G1」改寫成「第2焊墊群G2」，將「第2端部21b」改寫成「第1端部21a」，將「第1硬質基板11」改寫成「第2硬質基板12」，將「+X3方向」改寫成「-X3方向」，將「-X3方向」改寫成「+X3方向」即可。 在本實施形態中，第2焊墊群G2的複數的焊墊70的各者是比第2硬質基板12的複數的焊墊30的各者更小。第2焊墊群G2的複數的焊墊70是在與面對第2硬質基板12的側相反側藉由具有透光性的絕緣構件(第1外裝絕緣層54等)來覆蓋。但，焊墊70的大小是不限於上述例，亦可與焊墊30相同，或亦可比焊墊30更大。又，如上述般，第1可撓性基板21的絕緣構件是亦可不具透光性。 在此，第1焊墊群G1及第2焊墊群G2的各者是包含：複數的訊號焊墊70S(參照圖9)、複數的電源焊墊70P(參照圖9)及複數的接地焊墊70G。訊號焊墊70S是連接訊號線61的焊墊。在本實施形態中，訊號焊墊70S是在第1焊墊群G1及第2焊墊群G2的各者中，分別配置於第1~第6列R1b，R2b，R3b，R4b，R5b，R6b。電源焊墊70P是連接電源圖案62的焊墊。在本實施形態中，電源焊墊70P是在第1焊墊群G1及第2焊墊群G2的各者中，分別配置於第2~第6列R2b，R3b，R4b，R5b，R6b。接地焊墊70G是連接接地層63的焊墊。在本實施形態中，接地焊墊70G是在第1焊墊群G1及第2焊墊群G2的各者中，配置於第1列R1b。例如，在第1列R1b中，接地焊墊70G與訊號焊墊70S會在Y方向交替配置。 接地層63是被設在第1焊墊群G1與第2焊墊群G2之間，擴展成沿著X3方向及Y方向的面狀。接地層63是藉由在第2層52所含的複數的接地連接線78來連接至第1焊墊群G1的複數的接地焊墊70G及第2焊墊群G2的複數的接地焊墊70G。接地連接線78是比訊號線61還Y方向的寬度粗。 圖9是表示第1可撓性基板21的第1層51的剖面圖。在圖9中，基於說明的方便起見，被設在第1可撓性基板21的導通孔的圖示及對於絕緣部分的剖面線是省略。 複數的訊號線61是延伸於第1焊墊群G1與第2焊墊群G2之間。複數的訊號線61是例如1對1的關係來連接在第1焊墊群G1所含的複數的訊號焊墊70S與在第2焊墊群G2所含的複數的訊號焊墊70S。 電源圖案62是延伸於第1焊墊群G1與第2焊墊群G2之間。電源圖案62是連接含在第1焊墊群G1的複數的電源焊墊70P與含在第2焊墊群G2的複數的電源焊墊70P。 圖10是將第1可撓性基板21的第1層51及第2層52重疊表示的剖面圖。複數的訊號線61是在第1焊墊群G1或第2焊墊群G2中，包含被連接至訊號焊墊70S的複數的訊號線61A，該訊號焊墊70S是被配置於第2~第6列R2b，R3b，R4b，R5b，R6b的任一個。此複數的訊號線61A中所含的1條以上(例如複數)的訊號線61A是通過在第1可撓性基板21的厚度方向與接地焊墊70G重疊的位置來延伸於X3方向。在本實施形態中，1條以上(例如複數)的訊號線61A是通過在第1可撓性基板21的厚度方向與接地連接線78重疊的領域來延伸於X3方向。 ＜2.3 焊錫接合部的構成＞ 圖11是沿著圖4所示的第1硬質基板11、第2硬質基板12、第1可撓性基板21的F11-F11線的剖面圖。第1可撓性基板21的第1端部21a是藉由複數的第1焊錫部81來固定於第1硬質基板11的連接部11a。亦即，第1焊錫部81是被設在第1可撓性基板21的第1端部21a的焊墊70與第1硬質基板11的連接部11a的焊墊30之間，接合第1可撓性基板21的焊墊70與第1硬質基板11的焊墊30。第1焊錫部81是例如焊錫球或焊錫膏。 同樣，第1可撓性基板21的第2端部21b是藉由複數的第2焊錫部82來固定於第2硬質基板12。亦即，第2焊錫部82是被設在第1可撓性基板21的第2端部21b的焊墊70與第2硬質基板12的連接部12a的焊墊30之間，接合第1可撓性基板21的焊墊70與第2硬質基板12的焊墊30。第2焊錫部82是例如焊錫球或焊錫膏。 在本實施形態中，第1焊錫部81及第2焊錫部82是分別為焊錫球。在此，第1硬質基板11、第2硬質基板12及第1可撓性基板21之中1個以上是有例如因為回流時的熱膨脹或其他的理由彎曲的情況。 第1焊錫部81是具有可吸收在第1硬質基板11及第1可撓性基板21被預測的最大的彎曲量的高度。複數的第1焊錫部81是追隨各位置的第1硬質基板11與第1可撓性基板21之間的間隙的大小而變形(伸長或壓縮)，藉此吸收第1硬質基板11及第1可撓性基板21的彎曲。 同樣，第2焊錫部82是具有可吸收在第2硬質基板12及第1可撓性基板21被預測的最大的彎曲量的高度。複數的第2焊錫部82是追隨各位置的第2硬質基板12與第1可撓性基板21之間的間隙的大小而變形(伸長或壓縮)，藉此吸收第2硬質基板12及第1可撓性基板21的彎曲。 ＜3.間隔件的構成＞ 回到圖2，說明有關第1及第2間隔件17，18。 第1及第2間隔件17，18是分別例如形成框狀。第1間隔件17是被配置於第1硬質基板11與第2硬質基板12之間，被夾於第1可撓性基板21的第1端部21a與第1可撓性基板21的第2端部21b之間。並且，第1間隔件17是也夾在第2可撓性基板22的第1端部22a與第2硬質基板12之間。 第1間隔件17是從與第1硬質基板11相反側來接觸於第1可撓性基板21的第1端部21a，支撐第1可撓性基板21的第1端部21a。第1間隔件17是從與第2硬質基板12相反側來接觸於第1可撓性基板21的第2端部21b，支撐第1可撓性基板21的第2端部21b。又，第1間隔件17是從與第1硬質基板11相反側來接觸於第2可撓性基板22的第1端部22a，支撐第2可撓性基板22的第1端部22a。 另一方面，第2間隔件18是被配置於第2硬質基板12與第3硬質基板13之間，被夾在第2硬質基板與第1可撓性基板21的第2端部21b之間。第2間隔件18是從與第3硬質基板13相反側來接觸於第1可撓性基板21的第2端部21b，支撐第1可撓性基板21的第2端部21b。 圖12是沿著圖2所示的半導體記憶裝置1的一部分構成的F12-F12線的剖面圖。在圖11中，第1及第的可撓性基板21，22是以被平坦地延伸的姿勢來表示。 在本實施形態中，第1間隔件17是在Z方向面對第1硬質基板11的連接部11a的第1~第6列R1a，R2a，R3a，R4a，R5a，R6a的焊墊30。亦即，第1間隔件17是從與第1硬質基板11相反側覆蓋接合第1可撓性基板21的第1端部21a的複數的第1焊錫部81。第1間隔件17是以第1可撓性基板21的第1端部21a不會從複數的第1焊錫部81分離的方式(未從第1硬質基板11的連接部11a分離的方式)，支撐第1可撓性基板21的第1端部21a。 同樣，第1間隔件17是在Z方向面對第1硬質基板11的連接部11b的第1~第6列R1a，R2a，R3a，R4a，R5a，R6a的焊墊30。亦即，第1間隔件17是從與第1硬質基板11相反側覆蓋接合第2可撓性基板22的第1端部22a的複數的第1焊錫部81。第1間隔件17是以第2可撓性基板22的第1端部22a不會從第1焊錫部81分離的方式(未從第1硬質基板11的連接部11b分離的方式)，支撐第2可撓性基板22的第1端部22a。 又，雖未圖示，但第1間隔件17是在Z方向面對第2硬質基板12的連接部12a的第1~第6列R1a，R2a，R3a，R4a，R5a，R6a的焊墊30。亦即，第1間隔件17是從與第2硬質基板12相反側覆蓋接合第1可撓性基板21的第2端部21b的複數的第2焊錫部82。第1間隔件17是以第1可撓性基板21的第2端部21b不會從第2焊錫部82分離的方式(未從第2硬質基板12的連接部12a分離的方式)，支撐第1可撓性基板21的第2端部21b。 同樣，第2間隔件18是在Z方向面對第3硬質基板13的連接部13a的第1~第6列R1a，R2a，R3a，R4a，R5a，R6a的焊墊30。亦即，第2間隔件18是從與第3硬質基板13相反側覆蓋接合第2可撓性基板22的第2端部22b的複數的第2焊錫部82。第2間隔件18是以第2可撓性基板22的第2端部22b不會從第2焊錫部82分離的方式(未從第3硬質基板13的連接部13a分離的方式)，支撐第2可撓性基板22的第2端部22b。 若根據如此的構成，則可提供一種一面可謀求大容量化，一面與例如使用各向異性導電薄膜(Anisotropic Conductive Film：ACF)的情況作比較可謀求修復性的提升之半導體記憶裝置。亦即，半導體記憶裝置1是具有連接第1硬質基板11與第2硬質基板12的第1可撓性基板21。第1可撓性基板21是具有被固定於第1硬質基板11的表面的第1端部21a及被固定於第2硬質基板12的表面的第2端部21b，以至少一部分具有可撓性而彎曲的姿勢來配置於框體10內。若根據如此的構成，則相較於例如使用所謂的Board-to-Board(B to B)連接器的情況，可高密度配置複數的硬質基板，可增加被收容於框體10的基板片數。一旦可增加能收容於框體10的基板片數，則可安裝更多的半導體記憶體零件，可謀求記憶容量的大容量化。 另一方面，若第1可撓性基板21被固定於第1及第2硬質基板11，12的表面，則藉由從第1及第2硬質基板11，12之中至少一方卸下第1可撓性基板21，可分解第1及第2硬質基板11，12。因此，例如在第1及第2硬質基板11，12之中任一方產生狀態不佳時，可卸下該基板來進行更換或修理。因此，與例如使用ACF的情況作比較，可使半導體記憶裝置1的修復性提升。另外，在本說明書所謂的「修復性」是廣泛意思零件更換或修理的容易度。 在本實施形態中，第1可撓性基板21的第1端部21a是藉由複數的第1焊錫部81來固定於第1硬質基板11。若根據如此的構成，則藉由使第1焊錫部81熔化，可容易從第1硬質基板11卸下第1可撓性基板21。藉此，可使半導體記憶裝置1的修復性更提升。 在本實施形態中，半導體記憶裝置1是更具有第3硬質基板13及第2可撓性基板22。第2可撓性基板22是具有被固定於第1硬質基板11的表面的第1端部22a及被固定於第3硬質基板13的表面的第2端部22b，以至少在一部分具有可撓性而彎曲的姿勢來配置於框體10內。若根據如此的構成，則可用第2可撓性基板22直接連接母基板的第1硬質基板11與第2子基板的第3硬質基板13，因此相較於例如經由第2硬質基板12來連接第1硬質基板11與第3硬質基板13的情況，可縮短訊號的配線長。藉此，可使半導體記憶裝置1的性能(例如訊號品質)更提升。 在本實施形態中，第1硬質基板11是具有面對第2硬質基板12的第1主面S1。第1可撓性基板21的第1端部21a是被固定於第1硬質基板11的第2主面S2。若根據如此的構成，則即使為第1可撓性基板21持有彈性的情況，也可抑制第1可撓性基板21的第1端部21a藉由其彈性來從第1硬質基板11脫落。 在本實施形態中，半導體記憶裝置1是被配置於第1硬質基板11與第2硬質基板12之間，具有從與第1硬質基板11相反側接觸於第1可撓性基板21的第1端部21a的第1間隔件17。若根據如此的構成，則可藉由第1間隔件17來支撐第1可撓性基板21的第1端部21a，因此可更確實地抑制第1可撓性基板21的第1端部21a從第1硬質基板11脫落。 在本實施形態中，第1可撓性基板21是具有：複數的訊號線61，及以第1可撓性基板21彎曲的姿勢來位於比複數的訊號線61更靠第1可撓性基板21的外周側，覆蓋複數的訊號線61的各者至少一部分之面狀的接地層63。若根據如此的構成，則可縮小對於訊號線61之來自外部的電磁妨害(Electromagnetic Interference：EMI)的影響。又，若在複數的訊號線61的背側設有接地層63，則在處理高頻的訊號時，訊號線61的阻抗的計算變容易。 在本實施形態中，第1可撓性基板21的第1端部21a是分別藉由焊錫球的複數的第1焊錫部81來固定於第1硬質基板11。若根據如此的構成，則容易藉由第1焊錫部81來吸收第1硬質基板11及第1可撓性基板21的彎曲，可抑制在第1硬質基板11與第1可撓性基板21之間產生開放(open)不良。 在本實施形態中，複數的焊墊30是包含：被配置於第1列R1a的複數的第1焊墊31，及被配置於相對於基板緣11e比第1列R1a更分離的第2列R2a的複數的第2焊墊32。若根據如此的構成，則即使基板的大小(基板端的長度)為預定的情況，也可增加連接第1硬質基板11與第2硬質基板12的配線數。 在本實施形態中，複數的第2焊墊32是在複數的第1焊墊31所排列的方向，被配置於相對於複數的第1焊墊31錯開的位置。若根據如此的構成，則可擴大確保複數的焊墊30之間的間隔。藉此，可抑制在複數的焊墊30之間產生焊錫電橋。 在本實施形態中，第1可撓性基板21是具有：面對第1硬質基板11的焊墊30的複數的焊墊70，及覆蓋此複數的焊墊70的透光性的絕緣構件。第1可撓性基板21的複數的焊墊70的各者是比第1硬質基板11的複數的焊墊30的各者更小。藉由如此的構成，則在將第1可撓性基板21的第1端部21a接合於第1硬質基板11之後，可從第1可撓性基板21上以目視來確認接合不良的有無。藉此，可提高半導體記憶裝置1的製造性。 在本實施形態中，在複數的訊號線61所含的至少1條的訊號線61A是在第1可撓性基板21的厚度方向通過與接地焊墊70G重疊的位置而延伸。在此，接地層63是經由複數的接地連接線78來連接至複數的接地焊墊70G。因此，即使假設在1個的接地焊墊70G有接合不良，也全體的影響有限。另一方面，在訊號焊墊70S產生接合不良時，影響相對地大。於是，在本實施形態中，將幾個的訊號線61配置於與接地焊墊70G重疊的位置。若根據如此的構成，則在訊號線61的佈局自由度增加。其結果，更容易從第1可撓性基板21上以目視來確認訊號焊墊70S的接合不良的有無。 (第2實施形態) 其次，說明有關第2實施形態。第2實施形態是被配置於第1列R1a的第1焊墊31的大小會被形成比被配置於第2列R2a的第2焊墊32更大的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖13是擴大第2實施形態的第1硬質基板11及第2硬質基板12的連接部11a，12a而顯示的平面圖。在本實施形態中，第1焊墊31是比第2焊墊32大。又，被接合於第1焊墊31的焊錫部81，82(例如焊錫球)是比被接合於第2焊墊32的焊錫部81，82(例如焊錫球)更大。並且，在第1可撓性基板21中，第1焊墊71是亦可比第2焊墊72大。 若根據如此的構成，則可更確實地抑制半導體記憶裝置1的狀態不佳的發生。亦即，在第1~第6列R1a，R2a，R3a，R4a，R5a，R6a的焊墊30之中，外力所產生的大的負荷會容易作用於位在第1列R1a的第1焊墊31及被設在第1焊墊31的焊錫部81。於是，在本實施形態中，第1焊墊31是比第2焊墊32還形成大。藉此，比被配置在其他的列的焊墊32，33，34，35，36還提高第1焊墊31與被設在第1焊墊31的焊錫部81，82之間的接合強度。藉此，可更確實地抑制在第1焊墊31產生開放不良。 另外，在本實施形態中，說明有關被配置於第1列R1a的複數的第1焊墊31的全部會比第2焊墊32大的例子。亦可取而代之，複數的第1焊墊31之中，僅位於+Y方向及-Y方向的兩端部的2個的焊墊31A，31B會比第2焊墊32更大。 (第3實施形態) 其次，說明有關第3實施形態。第3實施形態是在第2~第6焊墊32，33，34，35，36中所含的幾個的焊墊30會被形成比其他的焊墊30大的點，與第2實施形態不同。另外，以下說明的以外的構成是與第2實施形態的構成同樣。 圖14是將第3實施形態的第1硬質基板11及第2硬質基板12的連接部11a，12a擴大表示的平面圖。在本實施形態中，第2~第6焊墊32，33，34，35，36是在該等第2~第6焊墊32，33，34，35，36之中，包含位於最+Y方向側的複數的焊墊32A，34A，36A，及位於最-Y方向側的複數的焊墊33B，35B。32A，34A，36A是被形成延伸於離開同列所含的相鄰的焊墊32，34，36的方向(+Y方向)的長方形狀或楕圓狀，與同列所含的相鄰的焊墊32，34，36作比較面積大。同樣，焊墊33B，35B是被形成延伸於離開同列所含的相鄰的焊墊33，35的方向(-Y方向)的長方形狀或楕圓狀，與同列所含的相鄰的焊墊33，35作比較面積大。 若根據如此的構成，則藉由擴大形成外力所產生的負荷容易作用的焊墊32A，34A，36A，33B，35B，比被配置於其他的列的焊墊32，33，34，35，36還提高焊墊32A，34A，36A，33B，35B與被設在該等焊墊32A，34A，36A，33B，35B的焊錫部81，82之間的接合強度。藉此，可更確實地抑制在焊墊32A，34A，36A，33B，35B產生開放不良。 (第4實施形態) 其次，說明有關第4實施形態。第4實施形態是第1間隔件17的形狀會與第1實施形態的第1間隔件17的形狀不同的點，與第1實施形態相異。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖15是表示第4實施形態的半導體記憶裝置1的一部分構成的剖面圖。在本實施形態中，第1間隔件17是具有在Z方向分別面對第1可撓性基板21的第1端部21a及第2可撓性基板22的第1端部22a的推壓部91。推壓部91是具有插通固定構件25的孔91a。固定構件25是例如被插通於孔91a來固定在框體10或硬質基板(例如第1硬質基板11或第2硬質基板)。其結果，推壓部91是朝向第1硬質基板11來推壓第1可撓性基板21的第1端部21a及第2可撓性基板22的第1端部22a。 若根據如此的構成，則可更確實地抑制第1可撓性基板21的第1端部21a及第2可撓性基板22的第1端部22a從第1硬質基板11脫落。 (第5實施形態) 其次，說明有關第5實施形態。第5實施形態是第1間隔件17的形狀會與第1實施形態的第1間隔件17的形狀不同的點，與第1實施形態相異。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖16是表示第5實施形態的半導體記憶裝置1的一部分構成的剖面圖。在本實施形態中，第1間隔件17是具有：避開第1可撓性基板21的第1端部21a的第1凹部95，及避開第2可撓性基板22的第1端部22a的第2凹部96。第1間隔件17是在Z方向，不與第1可撓性基板21的第1端部21a及第2可撓性基板22的第1端部22a重疊。第1間隔件17是被夾在第1硬質基板11與第2硬質基板12之間。 又，雖未圖示，但第2間隔件18是具有避開第2可撓性基板22的第2端部22b的凹部，在Z方向不與第2可撓性基板22的第2端部22b重疊。第2間隔件18是被夾於第2硬質基板12與第3硬質基板13之間。 若根據如此的構成，則當對於可撓性基板21，22與硬質基板11，12，13的接合部的外力的耐性不大時，可避免大的外力作用於可撓性基板21，22與硬質基板11，12，13的接合部。 (第6實施形態) 其次，說明有關第6實施形態。第6實施形態是在一對的硬質基板11，12之間設有複數的可撓性基板101，102的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖17是表示第6實施形態的第1硬質基板11、第2硬質基板12及複數的可撓性基板101，102的剖面圖。在本實施形態中，半導體記憶裝置1是具有分別連接第1硬質基板11與第2硬質基板12的複數的可撓性基板101，102(第1及第2可撓性基板101，102)。複數的可撓性基板101，102的各者是具有與第1實施形態的可撓性基板21大致相同的構成。 例如，第1可撓性基板101的第1端部21a是被固定於第1硬質基板11的第2主面S2。第1可撓性基板102的第2端部21b是被固定於第2硬質基板12的第3主面S3。 另一方面，第2可撓性基板102的第1端部21a是在比第1可撓性基板101的第1端部21a更靠-X方向側的位置，被固定於第1硬質基板11的第2主面S2。第2可撓性基板102的第2端部21b是在比第1可撓性基板101的第2端部21b更靠-X方向側的位置，被固定於第2硬質基板12的第3主面S3。 若根據如此的構成，則可藉由複數的可撓性基板101，102來使第1硬質基板11與第2硬質基板12之間的配線數更增加。 (第7實施形態) 其次，說明有關第7實施形態。第7實施形態是厚度不同的複數的硬質基板111，112會藉由可撓性基板113來連接的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成。 圖18是表示第7實施形態的半導體記憶裝置1的一部分構成的立體圖。在本實施形態中，取代第1實施形態的第1硬質基板11，設置介面基板(第1基板)111及控制器安裝基板(第2基板)112。 介面基板111是藉由被設在此介面基板111的表面的複數的金屬端子111a來形成主裝置連接用的連接器。介面基板111是例如遵照PCI Express(註冊商標)的HHHL(Half Height and Half Length)的規格。介面基板111是具有例如1.57mm這樣比較大的厚度。 另一方面，控制器安裝基板112是安裝有控制器14及DRAM15。控制器安裝基板112是被形成比介面基板111更薄。控制器安裝基板112是經由可撓性基板113來與介面基板111連接。又，控制器安裝基板112是經由第1及第2可撓性基板21，22來連接至第2及第3硬質基板12，13。例如，第2及第3硬質基板12，13是對於控制器安裝基板112重疊於Z方向。 若根據如此的構成，則例如與第1實施形態的第1硬質基板11的全體具有比較大的厚度(例如遵照PCI Express的HHHL規格的厚度)的情況作比較，可謀求半導體記憶裝置1的薄型化。若以別的觀點來看，則可提供一種具有遵照PCI Express的HHHL規格的連接器，且可謀求大容量化的半導體記憶裝置1。 (第8實施形態) 其次，說明有關第8實施形態。第8實施形態是取代第3硬質基板13，設置複數的硬質基板121，122的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖19是表示第8實施形態的半導體記憶裝置1的一部分構成的立體圖。在本實施形態中，半導體記憶裝置1是取代第1實施形態的第3硬質基板13，而具有第3硬質基板121及第4硬質基板122。第3硬質基板121及第4硬質基板122是在Z方向配置於大致相同的位置。在第3硬質基板121及第4硬質基板122的各者是安裝有複數的NAND16。又，半導體記憶裝置1是除了連接第1硬質基板11與第3硬質基板121的第2可撓性基板22以外，還具備連接第1硬質基板11與第4硬質基板122的第3可撓性基板125。 在本實施形態中，第3硬質基板121的Y方向的長度L1y是比第4硬質基板122的Y方向的長度L2y更大。又，第3硬質基板121的Y方向的長度L1y是比第3硬質基板121的X方向的長度L1x更大。第3硬質基板121是具有連接第2可撓性基板22的連接部121a。連接部121a是與第1實施形態的第1硬質基板11的連接部11a同樣，具有複數的焊墊30。連接部121a是被設在沿著第3硬質基板121的Y方向的端部。藉此，與連接部121a被設在沿著第3硬質基板121的X方向的端部的情況作比較，可擴大確保第2可撓性基板22及連接部121a的寬度。 另一方面，第4硬質基板122的X方向的長度L2x是比第4硬質基板122的Y方向的長度L2y更大。第4硬質基板122是具有連接第3可撓性基板125的連接部122a。連接部122a是與第1實施形態的第1硬質基板11的連接部11a同樣，具有複數的焊墊30。連接部122a是被設在沿著第4硬質基板122的X方向的端部。藉此，與連接部122a被設在沿著第4硬質基板122的Y方向的端部的情況作比較，可擴大確保第3可撓性基板125及連接部122a的寬度。 若根據如此的構成，則與如第1實施形態般沿著第3硬質基板13的一邊來設連接部13a的情況作比較，可增加第1硬質基板11與第3及第4硬質基板121，122之間的配線數。藉此，可增加被安裝於第3及第4硬質基板121，122的NAND16的數量，可謀求半導體記憶裝置1的進一步的大容量化。 (第9實施形態) 其次，說明有關第9實施形態。第9實施形態是在第1可撓性基板21設有通氣孔131的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖20是表示第9實施形態的半導體記憶裝置1的平面圖。圖20是表示第1及第2可撓性基板21，22被平坦地伸展的狀態。在本實施形態中，第1可撓性基板21是連接第1硬質基板11的Y方向的一端部與第2硬質基板12的Y方向的一端部。第1可撓性基板21是在被彎曲而配置於框體10內的狀態下，在Y方向面對框體10的通氣孔h。 於是，本實施形態是在第1可撓性基板21設有複數的通氣孔131。複數的通氣孔131是在第1可撓性基板21被彎曲於框體10內的狀態下，開口於Y方向。複數的通氣孔131是連通至框體10的通氣孔h。 若根據如此的構成，則即使第1可撓性基板21為面對框體10的通氣孔h的情況，也可抑制框體10內的熱流動性的降低。 (第10實施形態) 其次，說明有關第10實施形態。第10實施形態是取代第1及第2可撓性基板21，22，設置第1及第2硬質可撓性基板141，142的點，與第1實施形態不同。另外，以下說明的以外的構成是與第1實施形態的構成同樣。 圖21是表示第10實施形態的半導體記憶裝置1的剖面圖。第1及第2硬質可撓性基板141，142的各者是具有：第1及第2硬質部151，152，及連接第1及第2硬質部151，152之間的可撓性部153。第1及第2硬質部151，152的各者是具有：硬質的絕緣體，及被設在此絕緣體的導體圖案。可撓性部153是具有：可撓性的絕緣薄膜，及被此絕緣薄膜覆蓋的導體圖案。 第1硬質可撓性基板141是具有：藉由第1硬質部151所形成的第1端部21a，及藉由第2硬質部152所形成的第2端部21b。第1端部21a是被固定於第1硬質基板11的第2主面S2。第2端部21b是被固定於第2硬質基板12的第3主面S3。第1硬質可撓性基板141是「第1連接基板」的別的一例。 同樣，第2硬質可撓性基板142是具有：藉由第1硬質部151所形成的第1端部22a，及藉由第2硬質部152所形成的第2端部22b。第1端部22a是被固定於第1硬質基板11的第2主面S2。第2端部22b是被固定於第3硬質基板13的第3主面S3。第2硬質可撓性基板142是「第2連接基板」的別的一例。 藉由如此的構成，也可提供一種與第1實施形態同樣，可一面謀求大容量化，一面謀求修復性的提升之半導體記憶裝置1。 以上，說明了幾個的實施形態，但實施形態是不限於上述例。例如，可撓性基板21，22是亦可取代焊錫部，利用ACF等來固定於硬質基板11，12，13。 若根據以上說明的至少一個的實施形態，則半導體記憶裝置是具備：具有被固定於第1硬質基板的表面的第1端部及被固定於第2硬質基板的表面的第2端部，以至少一部分具有可撓性而彎曲的姿勢來配置於框體內的連接基板。 若根據如此的構成，則可提供一種可一面謀求大容量化，一面謀求修復性的提升之半導體記憶裝置。 雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等實施形態是能以其他的各種的形態來實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是含在發明的範圍或主旨，同樣含在申請專利範圍記載的發明及其均等的範圍。
1：半導體記憶裝置 10：框體 11：第1硬質基板 12：第2硬質基板 13：第3硬質基板 14：控制器 16：NAND(半導體記憶體晶片) 17：第1間隔件(第1支撐體) 18：第2間隔件(第2支撐體) 21：第1可撓性基板 22：第2可撓性基板 30：焊墊 31：第1焊墊 32：第2焊墊 33：第3焊墊 61：訊號線 62：電源圖案 63：接地層 70：焊墊 70S：訊號焊墊 70P：電源焊墊 70G：接地焊墊 81：第1焊錫部 82：第2焊錫部
圖1是表示第1實施形態的半導體記憶裝置的立體圖。 圖2是沿著圖1所示的半導體記憶裝置的F2-F2線的剖面圖。 圖3是表示第1實施形態的半導體記憶裝置的一部分構成的剖面圖。 圖4是表示第1實施形態的第1硬質基板、第2硬質基板及第1可撓性基板的平面圖。 圖5是將第1實施形態的第1硬質基板及第2硬質基板的連接部擴大表示的平面圖。 圖6是沿著圖5所示的第1硬質基板的F6-F6線的剖面圖。 圖7是表示第1實施形態的第1硬質基板、第2硬質基板、及第1可撓性基板的剖面圖。 圖8是表示第1實施形態的第1可撓性基板的第2層的剖面圖。 圖9是表示第1實施形態的第1可撓性基板的第1層的剖面圖。 圖10是將第1實施形態的第1可撓性基板的第1層及第2層重疊表示的剖面圖。 圖11是沿著圖4所示的第1硬質基板、第2硬質基板、第1可撓性基板的F11-F11線的剖面圖。 圖12是沿著圖2所示的半導體記憶裝置的一部分構成的F12-F12線的剖面圖。 圖13是將第2實施形態的第1硬質基板及第2硬質基板的連接部擴大表示的平面圖。 圖14是將第3實施形態的第1硬質基板及第2硬質基板的連接部擴大表示的平面圖。 圖15是表示第4實施形態的半導體記憶裝置的一部分構成的剖面圖。 圖16是表示第5實施形態的半導體記憶裝置的一部分構成的剖面圖。 圖17是表示第6實施形態的第1硬質基板、第2硬質基板及複數的可撓性基板的剖面圖。 圖18是表示第7實施形態的半導體記憶裝置的一部分構成的立體圖。 圖19是表示第8實施形態的半導體記憶裝置的一部分構成的立體圖。 圖20是表示第9實施形態的半導體記憶裝置的一部分構成的平面圖。 圖21是表示第10的實施形態的半導體記憶裝置的剖面圖。
1：半導體記憶裝置 10：框體 10r：承受部 10ra：卡合孔 11：第1硬質基板 11a、11b、12a、13a：連接部 12：第2硬質基板 13：第3硬質基板 14：控制器 15：DRAM 16：NAND(半導體記憶體晶片) 17：第1間隔件(第1支撐體) 18：第2間隔件(第2支撐體) 21：第1可撓性基板 21a、22a：第1端部 21b、22b：第2端部 22：第2可撓性基板 25：固定構件 ih：插通孔 S1：第1主面 S2：第2主面 S3：第3主面 S4：第4主面 S5：第5主面 S6：第6主面

Claims (8)

  1. 一種半導體記憶裝置，其特徵係具備：框體；第1硬質基板，其係被收容於前述框體，安裝有控制器；第2硬質基板，其係被收容於前述框體，與前述第1硬質基板至少部分地相向，安裝有藉由前述控制器來控制的第1半導體記憶體零件；及第1連接基板，其係具有：被固定於前述第1硬質基板的表面的第1端部，及被固定於前述第2硬質基板的表面的第2端部，以至少一部分具有可撓性而彎曲的姿勢來配置於前述框體內，前述第1硬質基板，係具有前述複數的焊錫球所連接的複數的焊墊，前述複數的焊墊，係包含：複數的第1焊墊，其係被配置於第1列；及複數的第2焊墊，其係被配置於相對於前述第1硬質基板的緣比前述第1列更分離的第2列，前述第1連接基板的第1端部，係經由前述複數的焊錫球來連接至前述複數的第1焊墊及前述複數的第2焊墊，固定於前述第1硬質基板。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，前 述複數的焊墊，係更包含複數的第3焊墊，其係被配置於相對於前述第1硬質基板的緣比前述第2列更分離的第3列，前述第1連接基板的第1端部，係經由前述複數的焊錫球來連接至前述複數的第1焊墊、前述複數的第2焊墊及前述複數的第3焊墊。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，在前述複數的第1焊墊所含的1個以上的第1焊墊，係比前述複數的第2焊墊的各者大。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中，前述複數的第1焊墊的各者，係比前述複數的第2焊墊的各者大。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，前述複數的第2焊墊，係於前述複數的第1焊墊所排列的方向，被配置於相對於前述複數的第1焊墊錯開的位置。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，前述複數的第2焊墊，係於前述複數的第1焊墊所排列的方向，被配置於與前述複數的第1焊墊交替的位置。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中，前 述第1連接基板，係具有：面對前述第1硬質基板的焊墊的複數的焊墊，及覆蓋此複數的焊墊的透光性的絕緣構件，前述第1連接基板的複數的焊墊的各者，係比前述第1硬質基板的複數的焊墊的各者更小。
  8. 如申請專利範圍第7項之半導體記憶裝置，其中，前述第1連接基板，係具有：複數的訊號線；及面狀的接地層，其係以前述第1連接基板彎曲的姿勢來位於比前述複數的訊號線更靠前述第1連接基板的外周側，覆蓋前述複數的訊號線的各者至少一部分，前述第1連接基板的複數的焊墊，係具有：複數的訊號焊墊，其係面對前述複數的第2焊墊，且電性連接前述複數的訊號線；及複數的接地焊墊，其係面對前述複數的第1焊墊，且電性連接前述接地層，在前述複數的訊號線所含的至少1條的訊號線，係於前述第1連接基板的厚度方向通過與在前述複數的接地焊墊所含的1個的接地焊墊重疊的位置而延伸。
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