JP2020096194A - システム - Google Patents
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Abstract
Description
図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置(以下、ホストと略す)1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。
図10は、第2の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図11は、図10に示すA−A線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。
図14は、第3の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に2つのNANDメモリ10が配置され、その反対側にさらに2つのNANDメモリ10が配置される。すなわち、基板8の長手方向に沿って、ドライブ制御回路4を挟むように複数のNANDメモリ10が配置されている。
図17は、第4の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に1つのNANDメモリ10が配置され、その反対側にさらに1つのNANDメモリ10が配置される。すなわち、半導体装置104は2つのNANDメモリ10を備える。
Claims (14)
- コネクタと、
第1の不揮発性半導体メモリと、
第2の不揮発性半導体メモリと、
揮発性半導体メモリと、
第1電極と、第2電極と、前記第1電極と前記第2電極間に設けられた皮膜と、前記皮膜を覆う膜とが形成された回路素子と、
前記第1および第2の不揮発性半導体メモリと前記揮発性半導体メモリとを制御するコントローラと、
前記コントローラと前記回路素子とを接続する第1の信号線と、
前記回路素子と前記第1の不揮発性半導体メモリとを接続する第2の信号線と、
ビアホールと、
前記第2の信号線から前記ビアホールによって分岐され前記第2の不揮発性半導体メモリと接続される第3の信号線と、
前記第1および第2の不揮発性半導体メモリと前記回路素子と前記コントローラと前記コネクタとが搭載された基板と、
前記コネクタと接続されるコンピュータと
を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第1の不揮発性半導体メモリと前記回路素子とが搭載される表面層と、
前記基板の裏面に形成される配線パターンを備え、前記第2の不揮発性半導体メモリが搭載される裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンを備える複数の内部配線層と、を有し、
前記第2の信号線は、前記複数の内部配線層の何れかの配線層である第1の配線層に形成される信号線と、前記複数の内部配線層の何れかの配線層であって前記第1の配線層と異なる第2の配線層に形成される信号線とを含み、
平面視において、前記揮発性半導体メモリは、前記第1の不揮発性半導体メモリまたは前記第2の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられるように構成されるシステム。 - 前記第2の信号線は、前記第1の配線層に形成される信号線と前記第2の配線層に形成される信号線とを接続するために前記基板の表面とほぼ垂直方向に伸びる部分を含む請求項1に記載のシステム。
- 前記基板は、前記コントローラと前記コネクタとを接続する第4の信号線が設けられた領域と、前記揮発性半導体メモリが設けられた領域とが、平面視において、重複しないように構成される請求項1または請求項2に記載のシステム。
- 前記第4の信号線はSATA信号線である請求項3に記載のシステム。
- 前記コネクタは、前記コンピュータと接続するための電極を前記基板の前記裏面に備え、
前記第4の信号線は、前記基板の裏面層を通って前記コネクタの電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える請求項3または請求項4に記載のシステム。 - 前記第1の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第1の不揮発性半導体メモリの複数のボール状電極を経由して前記第1の不揮発性半導体メモリは前記基板と接続され、
前記第2の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第2の不揮発性半導体メモリの前記複数のボール状電極を経由して前記第2の不揮発性半導体メモリは前記基板と接続される請求項1から請求項5の何れか1項に記載のシステム。 - 前記基板は、平面視において、第1の辺とこれに直角な第2の辺とを備え、
前記コネクタは、前記基板の前記第1の辺に設けられ、
前記第1および第2の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられる請求項1から請求項6の何れか1項に記載のシステム。 - 温度センサをさらに備える請求項1から請求項7の何れか1項に記載のシステム。
- 前記第1の信号線は、前記表面層に形成される第1の部分と、前記裏面層に形成される第2の部分と、前記第1の部分と前記第2の部分とを接続するために前記基板の表面とほぼ垂直方向に伸びる第3の部分とを含む請求項1から請求項8の何れか1項に記載のシステム。
- 前記第1の不揮発性半導体メモリと、前記第2の不揮発性半導体メモリとは前記基板に対して対称に配置される請求項1から請求項9の何れか1項に記載のシステム。
- 前記基板の層数は8である請求項1から請求項10の何れか1項に記載のシステム。
- 前記第1の不揮発性半導体メモリは、前記第1の不揮発性半導体メモリのチップイネーブルに基づいて、前記第2の信号線からの信号に対して動作するか否かを判断する請求項1から請求項11の何れか1項に記載のシステム。
- 前記第1および第2の不揮発性半導体メモリは、前記第1および第2の不揮発性半導体メモリの各々のチップイネーブルがアクティブになっているか否かにより、個別に動作可能なように構成されている請求項1から請求項11の何れか1項に記載のシステム。
- 前記基板に搭載される電源回路を更に備え、
前記コンピュータは、前記コネクタへ電源を入力し、
前記コネクタは、前記入力された電源を前記電源回路に供給し、
前記電源回路は、前記供給される電源に基づいて内部電圧を生成し、前記生成された内部電圧を前記第1および第2の不揮発性半導体メモリへ供給するように構成される請求項1から請求項13の何れか1項に記載のシステム。
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