JPH07325898A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 耐用年数が長くかつ信頼性の高いメモリカー
ドを提供する。 【構成】 メモリカードを、フラッシュメモリを主記憶
装置に用いかつスタティックＲＡＭをキャッシュメモリ
に用いたバッファ記憶装置として構成し、主記憶装置へ
のデータ書込み方式としてコピー・バック方式を採用す
ると共に、キャッシュメモリとしてのスタティックＲＡ
Ｍをバックアップする電池および電源電圧検出切換え回
路をカードに内蔵させて、外部電源電圧が遮断された場
合に電池電源に切り換えてキャッシュメモリをバックア
ップするようにした。 【効果】 通常の書込み動作はキャッシュメモリとして
のスタティックＲＡＭに対してのみ行なわれ、主記憶装
置としてのフラッシュメモリへは、書込みのあったキャ
ッシュメモリ内のデータブロックが置換されるときにだ
け書込みがなされるので、フラッシュメモリへの書込み
回数が少なくなって耐用年数および信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ記憶技術さらに
はメモリカードのような携帯用メモリ装置に適用して有
効な技術に関し、例えばフラッシュメモリを主記憶装置
として、またスタティックＲＡＭをキャッシュメモリと
して用いたバッファ記憶方式のメモリカードに利用して
有効な技術に関する。

【０００２】

【従来の技術】パーソナルコンピュータ用の携帯可能な
データ記憶装置として半導体メモリをカードに内蔵した
いわゆるメモリカードが実用化されている。メモリカー
ドはコンピュータ本体に着脱できるように構成されるの
で、コンピュータ本体から抜き取られた状態でもデータ
が保持できるように構成される必要がある。従来、この
種のメモリカードとしては、例えば電池でバックアップ
されたＲＡＭを搭載したものや電気的に書換え可能なＥ
ＥＰＲＯＭを搭載したものが提供されている。

【０００３】一方、近年、コンピュータ・システムを構
成する半導体記憶装置として、フラッシュメモリが多用
されるようになってきた。フラッシュメモリは電源を遮
断してもデータを保持することができしかも電気的にデ
ータを一括消去可能な半導体メモリであって、ＥＥＰＲ
ＯＭに比べて書換え時間が短く、しかもＥＰＲＯＭと同
様にそのメモリセルが１個のトランジスタ（ＦＡＭＯ
Ｓ）で構成されるため、高集積化および大容量化が可能
であるという利点を有している。フラッシュメモリに関
する発明としては、特開昭６２−１２８１００号や特開
平３−７３４９７号等がある。

【０００４】本発明者らは、上記フラッシュメモリを使
用してメモリカードを構成することができないか検討し
た。その結果、フラッシュメモリは読出し速度は速い
が、書込み速度はＳＲＡＭやＤＲＡＭに比べてかなり遅
いためフラッシュメモリ単独ではメモリカードとして性
能が劣ることが明らかになった。そこで、本発明者らは
フラッシュメモリを主記憶装置として用い、かつスタテ
ィックＲＡＭをキャッシュメモリとして用いたバッファ
記憶方式のメモリカードを思い付いた。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが明らかになつ
た。

【０００６】すなわち、従来のキャッシュメモリにおけ
るデータ書込み方式としてＭＰＵによる書込みがあれば
直ちに主記憶装置（フラッシュメモリ）のデータも更新
するライト・スルー方式と、キャッシュメモリ内の書込
みのあったデータブロックが置換されるときに主記憶装
置内のデータ（ブロック）を更新するコピー・バック方
式とがあるが、ライト・スルー方式では主記憶装置のデ
ータの書換えがコピー・バック方式に比べて頻繁に生じ
るため、書換え回数に制限のあるフラッシュメモリを主
記憶装置に使用したメモリカードにあっては耐用年数お
よび信頼性の点で問題がある。

【０００７】一方、コピー・バック方式では、キャッシ
ュメモリ（ＳＲＡＭ）の内容と主記憶装置（フラッシュ
メモリ）の内容とが一致しないことがあるので、メモリ
カードがコンピュータ本体から抜かれて電源が遮断され
るとキャッシュメモリ（ＳＲＡＭ）内の最新データが失
われてしまうという問題がある。

【０００８】本発明の目的は、耐用年数が長くかつ信頼
性の高いメモリカードを提供することにある。

【０００９】本発明の他の目的は、大容量で消費電力の
少ないメモリカードを提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、フラッシュメモリを主記憶装置
に用いかつスタティックＲＡＭをキャッシュメモリに用
いたバッファ記憶方式の装置としてメモリカードを構成
し、主記憶装置へのデータ書込み方式としてコピー・バ
ック方式を採用すると共に、キャッシュメモリとしての
スタティックＲＡＭをバックアップする電池および電源
電圧検出切換え回路をカードに内蔵させて、外部電源電
圧が遮断された場合に電池電源に切り換えてキャッシュ
メモリをバックアップするようにしたものである。

【００１３】

【作用】上記した手段によれば、コピー・バック方式を
採用しているため通常の書込み動作はキャッシュメモリ
としてのスタティックＲＡＭに対してのみ行なわれ、主
記憶装置としてのフラッシュメモリへは、書込みのあっ
たキャッシュメモリ内のデータブロック（置換の際の転
送単位とされる記憶領域）が置換されるときにだけ書込
みがなされるので、フラッシュメモリへの書込み回数が
少なくなって耐用年数および信頼性が向上する。

【００１４】また、外部電源遮断時にキャッシュメモリ
としてのスタティックＲＡＭを電池によりバックアップ
するようにしているので、最新データが失われることが
なくしかもスタティックＲＡＭのみバックアップすれば
よいので消費電力が少なく電池の寿命が長くなる。

【００１５】さらに、安価なフラッシュメモリを大容量
の主記憶装置に用い高価なスタティックＲＡＭを小容量
のキャッシュメモリに用いているので、スタティックＲ
ＡＭのみを用いてメモリカードを構成する場合に比べて
より多くのメモリＩＣを内蔵させることができ、カード
全体としての記憶容量を増大させかつコストを下げるこ
とができる。

【００１６】また、バッファ記憶方式を採用しているた
め、ＥＥＰＲＯＭやダイナミックＲＡＭで構成したメモ
リカードに比べて読出し、書込み速度が速いという利点
がある。

【００１７】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明に係るメモリカードの一実
施例の回路ブロック図、図２および図３はケースに封止
される前のメモリカードの外観（表面および裏面）を、
また図４はプラスチック製あるいは金属製等のケースに
封止された状態のメモリカードの外観（斜視図）を示
す。図４に示すように、メモリカード１００の一側に
は、コンピュータ本体に接続するためのコネクタ１０１
が設けられている。

【００１８】図１において、１は複数個のフラッシュメ
モリからなる主記憶装置、２はスタティックＲＡＭから
なるキャッシュメモリ（データアレイ）、３は上記主記
憶装置１とキャッシュメモリ２のデータを管理するキャ
ッシュコントローラ、４は外部電源電圧を監視し外部電
源電圧が遮断された場合に電池電源に切り換えて上記キ
ャッシュメモリ２をバックアップさせる電源電圧検出切
換え回路、５はバックアップ用の電池である。

【００１９】上記主記憶装置１とキャッシュメモリ２に
はアドレスバス６およびデータバス７が共通に接続され
ているとともに、上記主記憶装置１とキャッシュメモリ
２の間にはブロックデータ転送用の第２データバス８が
接続され、この第２データバス８上にバススイッチ９が
設けられている。また、上記主記憶装置１は、上記アド
レスバス６およびデータバス７を介してアドレス入力端
子１１およびデータ入出力端子１２に接続され、コンピ
ュータや端末装置もしくはＭＰＵのような外部装置が直
接主記憶装置１を構成するフラッシュメモリをアクセス
できるようにされている。

【００２０】また、この実施例では、上記主記憶装置１
はカードに設けられた電源電圧端子１４から供給される
外部電源電圧Ｖｃｃによって活性化され、上記キャッシ
ュメモリ２およびキャッシュコントローラ３は、上記電
源電圧検出切換え回路４から供給される内部電源電圧Ｖ
ｄｄによって活性化される。

【００２１】上記電源電圧検出切換え回路４は、電源電
圧端子１４から供給される外部電源電圧Ｖｃｃを監視し
て、外部電源電圧Ｖｃｃが所定のレベル以上のときはそ
れを内部電源電圧Ｖｄｄとして、また外部電源電圧Ｖｃ
ｃが所定のレベルよりも下がって電源電圧Ｖｃｃが遮断
されたと判定したときには上記電池の電源電圧を内部電
源電圧Ｖｄｄとして上記キャッシュメモリ２およびキャ
ッシュコントローラ３に供給するように構成されてい
る。

【００２２】さらに、上記電源電圧検出切換え回路４
は、外部電源電圧Ｖｃｃが所定のレベル以下になると、
例えばハイレベルの外部電源が遮断されたことを示す状
態信号ＲＳＴを出力するように構成されている。この状
態信号ＲＳＴはキャッシュコントローラ３に供給される
ようにされており、キャッシュコントローラ３は、この
状態信号ＲＳＴを受けるとスタンバイ状態に移行するよ
うに構成されている。なお、上記キャッシュメモリ２が
例えば低消費電力モードを有するタイプのスタティック
ＲＡＭで構成されているような場合には、上記状態信号
ＲＳＴを上記キャッシュメモリ２に供給してこれをスタ
ンバイ状態に移行させるようにしてもよい。また、上記
電源電圧検出切換え回路４は、電池５の電源電圧が所定
のレベルよりも低くなるとアラーム信号ＡＬＭを形成し
て端子１５より外部へ出力することで、電池が消耗し交
換時期が近づいたことを喚起できるように構成されてい
る。

【００２３】特に制限されないが、この実施例では、そ
れぞれが１６メガビットの記憶容量を持ち５１２バイト
単位での一括消去が可能な１６個のフラッシュメモリ
（図２および図３参照）によって上記主記憶装置１が構
成されている。一方、上記キャッシュメモリ２は、１メ
ガビットの記憶容量を持つ１２８キロ×８ビット構成の
スタティックＲＡＭ（１個）により構成されている。ま
た、上記キャッシュコントローラ３はゲートアレイで構
成されている。上記バックアップ用電池５としては、起
電力が３Ｖであるリチウム電池が使用されている。さら
に、上記電源電圧検出切換え回路４は、汎用のバッテリ
・バックアップ用ＩＣ（例えば、株式会社富士通製ＮＢ
３７９０）により構成されている。

【００２４】上記キャッシュコントローラ３は、図１に
示されていように、複数個のレジスタからなりキャッシ
ュメモリ２内に格納されているデータブロックの主記憶
装置上での位置を示すタグアドレスがブロック対応で保
持されるアドレスアレイ部３１と、ＭＰＵ等の外部装置
から供給されたアクセスアドレスと上記アドレスアレイ
部３１に保持されているアドレスタグとを比較してキャ
ッシュメモリ２内に所望のデータがあるか否か判定する
アドレス比較部３２と、上記キャッシュメモリ２内に所
望のデータがなかったときにキャッシュメモリ２内のい
ずれのデータブロックを置換すべきか判定する置換ブロ
ック検出部３３と、上記アドレスアレイ部３１、アドレ
ス比較部３２および置換ブロック検出部３３からの信号
に基づいて上記キャッシュメモリ２と主記憶装置１との
間でデータブロックの置換制御を行なうキャッシュ制御
部３４とから構成されている。

【００２５】さらに、上記置換ブロック検出部３３は、
各データブロックの優先順位を保持するリプレースアレ
イ３３ａと各々の優先順位を比較して置換すべきデータ
ブロックを決定する優先判定手段３３ｂとから構成され
ている（図８参照）。外部電源電圧の遮断時には、上記
キャッシュメモリ２と共にタグアドレス記憶手段として
の上記アドレスアレイ部３１およびリプレースアレイ３
３ａが電池５によりバックアップされるように構成され
ている 上記主記憶装置１を構成するフラッシュメモリからは、
内部のメモリアレイ部で実際に消去、書込みが行なわれ
ている間はロウレベルになるような信号Ｒｅａｄｙ／−
Ｂｕｓｙ（図１０参照）が形成されて外部へ出力される
ようになっている。この信号Ｒｅａｄｙ／−Ｂｕｓｙ
は、上記キャッシュ制御部３４に供給されるように構成
されており、キャッシュ制御部３４は、上記信号Ｒｅａ
ｄｙ／−Ｂｕｓｙを受けると、図１０に示すように連続
してロウレベルを維持するような応答信号ＲＤＹ／−Ｂ
ＳＹを形成して、端子１６よりメモリカードの外部へ出
力するように構成されている。

【００２６】これによって、ＭＰＵ等の外部装置がキャ
ッシュミスヒットによるデータ書換え中にメモリカード
の読出し動作を行なわないようにさせることができる。
また、上記キャッシュ制御部３４は、ＭＰＵ等の外部装
置から端子１３へ供給される制御信号等に基づいて、キ
ャッシユメモリ２および主記憶装置１に対する制御信号
ＣＥ，ＯＥ，ＵＷ等を形成する。

【００２７】この実施例では、上記キャッシュコントロ
ーラ３は、上記主記憶装置１を構成するフラッシュメモ
リの消去単位であるセクタ（５１２バイト）を１データ
ブロックとし、各データブロックを上記キャッシュメモ
リ２上の８個のデータブロックに対応させる８ウェイ・
セット・アソシアシブ方式でキャッシュ制御を行なう。
また、上記置換ブロック検出部３３は、各データブロッ
クの優先順位を保持するリプレースアレイ部と各々の優
先順位を比較して置換すべきデータブロックを決定する
優先判定手段とから構成されており、この実施例では、
キャッシュがミスヒットした時にキャッシュメモリ２内
で最も長い時間使用されなかったデータブロックを置換
するいわゆるＬＲＵ（Least Recently Used）方式で置
換すべきブロックを決定するように構成されている。

【００２８】図５には、上記主記憶装置１を構成するフ
ラッシュメモリＦＭ０〜ＦＭ１５と上記キャッシュメモ
リ２のデータブロックＢ０〜Ｂ７との対応が示されてい
る。各フラッシュメモリＦＭ０〜ＦＭ１５は、それぞれ
２つのマットで構成され、各マットはそれぞれ２０４８
個のセクタ（５１２バイト）からなる。そこで、このフ
ラッシュメモリの１マット（２０４８ブロック）を主記
憶装置１の１セットとする。この実施例では、１６個の
フラッシュメモリによって上記主記憶装置１が構成され
ているので、１６×２＝３２セットとされる。

【００２９】一方、上記キャッシュメモリ２を構成する
スタティックＲＡＭは、１メガビットの記憶容量を持つ
１２８キロ×８ビット構成であるので、２５６（１２８
キロ÷５１２）のデータブロックに分けることができ
る。そこで、この２５６個のデータブロックを８個ずつ
３２のグループに分け、分割された８個ずつのデータブ
ロック群をキャッシュメモリ２の１セットとし、各セッ
トを上記主記憶装置１の各セット（マット）に対応させ
る。これによって、８ウェイ・セット・アソシアティブ
方式のキャッシュ制御が可能とされる。

【００３０】さらに、上記キャッシュコントローラ３の
アドレスアレイ部３１は、上記キャッシュメモリ２の８
×３２個のデータブロックに対応して８個のレジスタを
１セットとして全体で３２セットのレジスタ群として構
成されている。また、上記置換ブロック検出部３３を構
成するリプレースアレイ３３ａも同様に上記キャッシュ
メモリ２の８×３２個のデータブロックに対応して８個
のレジスタを１セットとして全体で３２セットのレジス
タ群として構成されている（図７参照）。

【００３１】なお、上記アドレスアレイ部３１の各レジ
スタは、フラッシュメモリの１マット内の２０４８個の
セクタに対応してその中からキャッシュメモリ２に格納
された１つのセクタ（ブロック）を指定できるように１
１個のアドレスビットと、指定ブロックのデータに書換
えがあったか否か示す１個の変更ビットの計１２個のビ
ットで構成されている。一方、リプレースアレイ３３ａ
の各レジスタは、各データブロックに対応してそれぞれ
のアクセス頻度を保持させることで８個のデータブロッ
クの中から置換すべきデータブロックを指示できるよう
に３個のビットで構成されている。

【００３２】また、アドレス比較部３２は、８個のコン
パレータＣＭＰ０〜ＣＭＰ７で構成されており、各コン
パレータＣＭＰｉには、アドレスアレイ部３１の３２セ
ットのレジスタ群の中からそれぞれ１つずつ保持されて
いるタグアドレスが入力可能に構成されている。そし
て、アドレスアレイ部３１の３２セットの中から一つが
選択されてそのタグアドレスが各コンパレータＣＭＰｉ
に供給されて、ＭＰＵ等の外部装置から供給されている
アクセスアドレスＡＡと比較され、一致または不一致を
示すヒット信号ＨＩＴ（一致の時にロウレベルされる）
が出力される。図１に示されているバススイッチ９は、
上記ヒット信号ＨＩＴがハイレベル（ミスヒットの時）
で、かつＬＲＵ方式で決定された置換すべきアドレスア
レイのブロックの変更ビットに“１”が立っている時に
オン状態にされてキャッシュメモリ２と主記憶装置１と
を接続する。

【００３３】なお、ＭＰＵ等の外部装置から供給される
アクセスアドレスＡＡのうち、上位側から１１ビットは
ブロックアドレスＢＡとして上記コンパレータＣＭＰ０
〜ＣＭＰ７に共通に入力され、次の５ビットは上記アド
レスアレイ部３１の３２セットのレジスタ群の中から１
つを選択するためのセットアドレスＳＡとしてアドレス
アレイ部３１に入力され、残りの９ビットはブロック内
のデータを指定するためのブロック内アドレスとしてキ
ャッシュメモリ（データアレイ）２に入力される。

【００３４】図６には、電源電圧検出切換え回路４の一
構成例が示されている。この実施例の電源電圧検出切換
え回路４は、同図に示されているように、電源電圧端子
４１ａとグランド端子４１ｂとの間に直列接続された抵
抗Ｒ１とＲ２とからなる抵抗分圧回路４２と、内部で必
要とされる基準電圧Ｖref１，Ｖref２を発生する基準電
圧発生回路４３と、電圧比較器４４ａ，４４ｂと、電源
切換え用スイッチ４５ａ，４５ｂと、シュミットトリガ
回路４６とを備えている。

【００３５】上記電圧比較器４４ａは、上記抵抗分圧回
路４２が上記電源電圧端子４１ａに印加されている電源
電圧ＶｃｃをＲ１とＲ２の抵抗比で分割した電圧Ｖａと
上記基準電圧発生回路４３から供給された基準電圧Ｖre
f１とを比較してＶａの方が大きい時はスイッチ４５ａ
をオン、４５ｂをオフさせて電源電圧Ｖｃｃを内部電源
電圧Ｖｄｄとして端子４７より出力させる。一方、上記
電圧Ｖａの方が小さい時はスイッチ４５ｂをオン、４５
ａをオフさせて補助電源端子４１ｃに供給されている電
池電源電圧Ｖｂａｔを内部電源電圧Ｖｄｄとして端子４
７より出力させる。

【００３６】具体的には、上記基準電圧Ｖref１を１．
２５Ｖに、またＲ１：Ｒ２を５：２に設定することで、
電源電圧Ｖｃｃが４．３Ｖよりも高いときにはＶｃｃ
を、そして電源電圧Ｖｃｃが４．２Ｖよりも低くなった
ときはＶｂａｔを、それぞれ内部電源電圧Ｖｄｄとして
端子４７より出力させるようにしている。さらに、電源
電圧Ｖｃｃが４．２Ｖよりも低くなったときには、シュ
ミットトリガ回路４６によってリセット信号ＲＳＴを形
成して端子４８より外部へ出力するように構成されてい
る。

【００３７】また、上記電圧比較器４４ｂは、上記補助
電源端子４１ｃに供給されている電池電源電圧Ｖｂａｔ
と基準電圧Ｖref２（２．６５Ｖ）とを比較して、Ｖｂ
ａｔがＶref２（２．６５Ｖ）よりも低くなった時にア
ラーム信号ＡＬＭを形成して端子４９より外部へ出力す
ることで、電池が消耗し交換時期が近づいたことを喚起
できるように構成されている。

【００３８】次に、図７および図８を用いて上記キャッ
シュコントローラ３によるキャッシュメモリ２のブロッ
ク置換動作（ＬＲＵ方式）について説明する。上記キャ
ッシュコントローラ３内の置換ブロック検出部３３は、
キャッシュメモリ２内の各データブロックの優先順位を
保持するリプレースアレイ３３ａと各々の優先順位を比
較して置換すべきデータブロックを決定する優先判定手
段３３ｂとから構成されている。上記リプレースアレイ
３３ａはアドレスアレイ３１の各データブロックに１：
１で対応されたレジスタからなり、同一セット中の８個
のデータブロック同士での優先順位が、対応するレジス
タに保持される。従って、優先順位を保持する上記レジ
スタは、最小３ビットで構成される。

【００３９】具体的には、同一セット中の８個のリプレ
ースアレイのブロック（レジスタ）にリプレース優先度
０〜７（初期値）を予め書込んでおき、キャッシュがヒ
ットした場合、ヒットしたデータブロック（例えば図７
で斜線を付したブロック）に対応するリプレースアレイ
３３ａ内のレジスタ値を「０」とし、そのレジスタの元
の値（「０」とする前の値）より小さい値のレジスタの
値をインクリメント（＋１）する。これを繰り返すこと
により、最も長い時間使用されなかったデータブロック
に対応するレジスタの値が最も大きな数値となる。そこ
で、キャッシュがミスヒットした場合、最も大きな数値
を保持しているレジスタに対応するキャッシュメモリ２
内のデータブロックを廃棄する。優先判定手段３３ｂ
は、８個のレジスタ値の中でどれが最も大きな数値であ
るか検出することで廃棄すべきプロックを決定する。

【００４０】このようにして廃棄すべきデータブロック
が決定されると、図８に示すように、アドレスアレイ３
１内の当該データブロックに関する変更ビットを調べ
る。そして、変更ビットに“１”が立っているときは、
キャッシュメモリ２内の廃棄すべきブロックのデータを
読み出して主記憶装置１内の対応するデータブロックに
転送して主記憶装置１の記憶を更新（処理Ｐ１）してか
ら、所望のデータを含むブロックを主記憶装置１から読
み出してキャッシュメモリ２内の決定された位置に格納
（処理Ｐ２）するとともに、アドレスアレイ３１内の対
応する位置のタグアドレスを新たなデータブロックのタ
グアドレスに書き換える。また、上記変更ビットは
“０”にクリアする。これとともに、対応するデータブ
ロックの優先順位を保持するレジスタ（リプレースアレ
イ）の値は「０」にクリアし、その他のデータブロック
の優先順位を保持するレジスタの値はインクリメント
（＋１）する。

【００４１】一方、上記変更ビットを調べた結果、
“０”であったときは、単に所望のデータを含むブロッ
クを主記憶装置１から読み出してキャッシュメモリ２内
に格納する（処理Ｐ２）。このとき新しいブロックのデ
ータをキャッシュメモリ２内の決定された位置に上書き
することで古いブロックのデータは廃棄されたことにな
る。なお、上記変更ビットは書込みサイクルでキャッシ
ュがヒット時に、キャッシュメモリ２へのデータの書込
みに伴って“１”に更新される。

【００４２】図９には、主記憶装置１を構成するフラッ
シュメモリの一実施例の全体回路ブロック図が示されて
いる。この実施例のフラッシュメモリは、それぞれ単一
の半導体チップ上に半導体集積回路として構成されてい
る。同図において、１１は２層ゲート構造の絶縁ゲート
型電界効果トランジスタによって構成されたメモリセル
がマトリクス配置され各々が８メガビットの記憶容量を
持ち５１２バイト単位での一括消去が可能な２つのメモ
リマットで構成されたメモリアレイ部である。

【００４３】また、１２ａ，１２ｂは外部から与えられ
たアドレス信号Ａ０〜Ａ７，Ａ８〜Ａ１９を取り込んで
保持するアドレスラッチ回路、１３ａ，１３ｂは上記ア
ドレスラッチ回路１２ａ，１２ｂに取り込まれたアドレ
ス信号Ａ０〜Ａ７，Ａ８〜Ａ１９をそれぞれデコードす
るＹデコーダおよびＸデコーダ、１４はメモリアレイ１
１内のデータ線上に設けられたカラムスイッチ列であ
る。１５および１６はデータ入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ１５に接続されたセンスアンプおよび書込みデータの
ラッチ回路、１７はこのラッチ回路１６に取り込まれた
データに基づいて上記メモリアレイ１１に対する書込み
信号を形成する書込みデータ制御回路である。また、図
９において、符号ＢＦＦで示されているのは、それぞれ
アドレス信号およびデータ信号の入出力バッファであ
る。

【００４４】上記Ｘデコーダ１３ａの出力信号によって
上記メモリマット内から１本のワード線が選択されてそ
れぞれ選択レベルにされる。また、上記Ｙデコーダ１３
ｂの出力信号によってカラムスイッチ列１４のスイッチ
が選択的にオンされて上記メモリアレイ１１内の１６本
のデータ線が選択されて、上記書込みデータ制御回路１
７またはセンスアンプ１５に接続されるように構成され
ている。

【００４５】特に制限されないが、この実施例のフラッ
シュメモリは８ビットまたは１６ビットの並列入出力が
可能に構成されており、チップに設けられたモード選択
端子ＢＹＴＥをハイレベルまたはロウレベルに設定する
ことにより、いずれか一方のモードを選択できるように
構成されている。ただし、前記実施例のメモリカードに
搭載されるフラッシュメモリは、上記モード選択端子Ｂ
ＹＴＥをロウレベルに固定することによって、８ビット
並列入出力モードのみで動作されるようにされる。

【００４６】従って、８ビット並列入出力モードでは上
記データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５のうちＩ／Ｏ
８〜Ｉ／Ｏ１４がハイインピーダンスにされる。ただ
し、Ｉ／Ｏ１５は１６ビットのデータうちいずれかの８
ビットを指定するためのアドレス信号Ａ-1の入力用とし
て使用されるため、ハイインピーダンスにはされない。
アドレス信号Ａ-1はＡ０〜Ａ７とともに、５１２バイト
の記憶容量を持つデータブロックの中の１バイトのデー
タを指定するのに用いられる。なお、アドレス信号Ａ１
９はいずれのマットかを指定し、Ａ８〜Ａ１８は各マッ
ト内のデータブロックを指定する。

【００４７】１８は外部から入力される制御信号として
のチップ選択信号ＣＥ，出力タイミング制御信号ＯＥお
よび書込み制御信号ＬＷ，ＵＷを取り込んで保持するラ
ッチ回路、１９は取り込まれた上記制御信号に基づいて
内部制御信号を形成する制御信号形成回路である。この
実施例では上記モード選択端子ＢＹＴＥをロウレベルに
固定することによって、８ビット並列入出力モードが選
択されているため、上記制御信号形成回路１９は、上記
書込み制御信号ＬＷ，ＵＷのうちＬＷは無視し、ＵＷの
みに応答して書込みタイミング制御を行なう。ただし、
書込み動作は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７よ
り書込みコマンドが入力されることにより行なう。ま
た、メモリアレイ１１内のデータの消去も消去コマンド
が入力されることにより行なうように構成されている。
そのため、コマンドを解読する機能が上記制御信号形成
回路１９に設けられている。

【００４８】上記制御信号形成回路１９は、消去コマン
ドが入力されると５１２バイト単位すなわちブロック単
位でメモリセルを一括消去するように、また書込みコマ
ンドが入力されると１バイト単位でメモリセルへの書込
みを行なうように、それぞれ上記書込みデータ制御回路
１７に対する制御信号を形成し出力する。さらに、消去
コマンドおよび書込みコマンドが入力されると、上記制
御信号形成回路１９は、消去・書込み中であることを示
す信号Ｒｅａｄｙ／−Ｂｕｓｙを外部へ出力するように
構成されている。

【００４９】図１０には、上記データ書き換えの際のタ
イミングが示されている。同図に示されているように、
前記実施例のキャッシュコントローラ３は、キャッシュ
のミスヒットが発生すると、フラッシュメモリに対する
上記制御信号ＣＥ，ＯＥおよびＵＷを形成するととも
に、まず消去コマンドＥ−ＣＭＤを発行し、約１０ｍ秒
経過した後に書込みコマンドＷ−ＣＭＤを発行するとと
もに１バイトの書込みデータおよびそのアドレスを２５
６回繰り返し出力するように構成されている。これによ
って、主記憶装置１を構成するフラッシュメモリの１ブ
ロックのデータ書き換えが行なわれる。

【００５０】データ書換え中、フラッシュメモリからは
コマンドおよび書込みデータ取込み中はハイレベルで、
メモリアレイ部で実際に消去、書込みが行なわれている
間はロウレベルになるような信号Ｒｅａｄｙ／−Ｂｕｓ
ｙが形成されて外部へ出力されるようになっている。前
述したようにキャッシュコントローラ３は、上記信号Ｒ
ｅａｄｙ／−Ｂｕｓｙを受けると、図１０に示すように
連続してロウレベルを維持するような応答信号ＲＤＹ／
−ＢＳＹを形成してメモリカードの外部へ出力するよう
に構成されている。これによって、キャッシュミスヒッ
トによるデータ書換え中にＭＰＵ等の外部装置がフラッ
シュメモリの読出し動作を行なわないようにさせること
ができる。

【００５１】次に、上記フラッシュメモリの書込み、消
去原理を、図１１〜図１３を用いて説明する。本実施例
のフラッシュメモリを構成するメモリセルは、図１１に
例示的に示すように、２層ゲート構造の絶縁ゲート型電
界効果トランジスタにより構成されている。図１１に
は、説明を理解しやすくするため、データ線を共通にし
列方向に隣接するの２つのメモリセル（例えば図１２に
おけるＭＣ１とＭＣ３に相当）を示してある。

【００５２】同図において、２０１はＰ型シリコン基
板、２１４は上記シリコン基板２０１に形成されたＰ型
半導体領域、２１５は低濃度のＮ型半導体領域、２１３
ａはＰ型半導体領域２１４内に形成されたドレイン領域
としてのＮ型半導体領域、２１３ｂは低濃度のＮ型半導
体領域２１５内に形成されたソース領域としてのＮ型半
導体領域である。２０８はトンネル絶縁膜としての薄い
酸化膜２０７（例えば厚さ１０ｎｍ）を介して上記Ｐ型
シリコン基板２０１上に形成されたフローティング、ゲ
ート電極２１１は酸化膜２０９を介して上記フローティ
ングゲート電極２０８上に形成されたコントロールゲー
ト電極である。

【００５３】メモリセルへの情報の書込み動作は、図１
２に示すように、メモリセルＭＣ１へ書込みを行なう場
合、そのコントロールゲート電極２１１に１１Ｖのよう
な高電圧、ドレインにＶcc（４．２Ｖ）を印加し、ソー
スを接地電位に接続して、ドレインからソースへ電流を
流しながらアバランシェ注入によりフローティングゲー
ト電極２０８に電子（ホットエレクトロン）を注入する
ことで実行される。この書込み動作により記憶トランジ
スタは、そのコントロールゲート電極２０７から見たし
きい値電圧が、書込み動作を行わなかった消去状態の記
憶トランジスタに比べて高くなる。

【００５４】このときワード線を共通にする非選択のメ
モリセルＭＣ２のドレインはデータ線ＤＬ２により接地
電位が印加されることで書込みが防止される。また、デ
ータ線を共通にする非選択のメモリセルＭＣ３はワード
線ＤＬ２によりコントロールゲート電極２１１に接地電
位が印加されることで書込みが防止される。

【００５５】一方、消去動作は、図１３に示されるよう
に、例えばメモリセルＭＣ１を消去する場合、コントロ
ールゲート電極２１１に−１０Ｖのような負電圧、ソー
スに接地電位を印加し、ドレインをオープンにして、フ
ローティングゲート電極２０８からトンネル現象でソー
ス側に電子を引き抜くことによって実行される。この場
合、図１３からも分かるように、ワード線方向に隣接す
るメモリセルＭＣ２はソースがメモリセルＭＣ１と共通
にされているため、電位関係もメモリセルＭＣ１と同一
にされる。

【００５６】従って、この場合には、ワード線およびソ
ースを共通にする行方向のメモリセルが同時に消去され
る。上記実施例のフラッシュメモリでは、消去動作の際
に同時に複数のワード線を選択することによりブロック
単位での消去が行なわれるように構成されている。な
お、フラッシュメモリの書込み・消去方式は上記負電圧
を用いた方式に限定されず、正電圧を用いた方式のフラ
ッシュメモリであっても良い。

【００５７】なお、上記実施例では、外部電源遮断時に
キャッシュメモリとともにアドレスアレイを構成するレ
ジスタ群および優先順位を保持するリプレースアレイを
構成するレジスタ群も電池によりバックアップするよう
にしているが、リプレースアレイを構成するレジスタ群
は必ずしも電池によるバックアップを必要とせず、バッ
クアップを省略することが可能である。このようにする
ことによって、メモリカードの消費電力をさらに減らし
電池の寿命を長くさせることができる。

【００５８】以上説明したように、上記実施例は、フラ
ッシュメモリを主記憶装置に用いかつスタティックＲＡ
Ｍをキャッシュメモリに用いたバッファ記憶方式の装置
としてメモリカードを構成し、主記憶装置へのデータ書
込み方式としてコピー・バック方式を採用すると共に、
キャッシュメモリとしてのスタティックＲＡＭをバック
アップする電池および電源電圧検出切換え回路をカード
に内蔵させて、外部電源電圧が遮断された場合に電池電
源に切り換えてキャッシュメモリをバックアップするよ
うにしたので、通常の書込み動作はキャッシュメモリと
してのスタティックＲＡＭに対してのみ行なわれ、主記
憶装置としてのフラッシュメモリへは、書込みのあった
キャッシュメモリ内のデータブロックが置換されるとき
にだけ書込みがなされるので、フラッシュメモリへの書
込み回数が少なくなって耐用年数および信頼性が向上す
るという効果がある。

【００５９】また、外部電源遮断時にキャッシュメモリ
としてのスタティックＲＡＭを電池によりバックアップ
するようにしているので、最新データが失われることが
なくしかもスタティックＲＡＭのみバックアップすれば
よいので消費電力が少なく電池の寿命が長くなる。

【００６０】さらに、安価なフラッシュメモリを大容量
の主記憶装置に用い高価なスタティックＲＡＭを小容量
のキャッシュメモリに用いているので、スタティックＲ
ＡＭのみを用いてメモリカードを構成する場合に比べて
より多くのメモリＩＣを内蔵させることができ、カード
全体としての記憶容量を増大させかつコストを下げるこ
とができる。

【００６１】また、バッファ記憶方式を採用しているた
め、ＥＥＰＲＯＭやダイナミックＲＡＭで構成したメモ
リカードに比べて読出し、書込み速度が速いという効果
がある。

【００６２】さらに、キャッシュコントローラ（キャッ
シュ制御装置）が上記バッファ記憶装置（キャッシュメ
モリ）内に格納されているデータ群の優先順位を保持す
る複数のレジスタを備えている場合に、外部電源電圧の
遮断時に上記レジスタを上記バッファ記憶装置および上
記タグアドレス記憶手段と共に上記電池によりバックア
ップさせるように構成したので、外部電源電圧が再投入
されたときに保持されている優先順位を利用してキャッ
シュ制御を行なうことができ、キャッシュヒット率を高
めることができる。

【００６３】また、キャッシュコントローラ（キャッシ
ュ制御装置）をゲートアレイで構成することにより、コ
ストアップの上昇を抑えつつカードに内蔵される回路を
全てＩＣもしくはＬＳＩで構成することが可能となり、
大きさの制限されたカードにおいて実施例のようなバッ
ファ記憶方式のメモリを実現することができるという効
果がある。

【００６４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、コマンド方式で書込みおよび消去を行なう
タイプのフラッシュメモリで主記憶装置を構成したが、
主記憶装置を構成するフラッシュメモリは非コマンド方
式であってもよい。また、キャッシュコントローラにお
けるブロック置換方式も実施例のようなリプレースアレ
イを用いるものに限定されないとともに、キャッシュメ
モリと主記憶装置との対応も実施例の８ウェイ・セット
・アソシアティブ方式に限定されるものでない。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
カードに適用した場合について説明したが、この発明は
それに限定されるものでなく、形態はカードに限定され
ず任意の形態のメモリ装置に利用することができる。さ
らに、携帯用でなくても電池によりバックアップされる
ようにされている記憶装置にも利用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６７】すなわち、フラッシュメモリへの書込み回
数が少なくなって耐用年数および信頼性が向上するとと
もに、スタティックＲＡＭのみバックアップすればよい
ので消費電力が少なく電池の寿命が長くなる。また、バ
ッファ記憶方式により、ＥＥＰＲＯＭ、フラッシュメモ
リ、ダイナミックＲＡＭ等単独で構成した記憶装置に比
べ、読み出し書込み速度が速くなる。

【図面の簡単な説明】

【図１】本発明を適用したメモリカードの一実施例を示
す回路ブロック図、

【図２】図１のメモリカードをＩＣによって構成した場
合の実装例を示す平面図、

【図３】図１のメモリカードをＩＣによって構成した場
合の実装例を示す裏面図、

【図４】本発明の一実施例としてのメモリカードの外観
を示す斜視図、

【図５】図１のメモリカードの主記憶装置を構成するフ
ラッシュメモリＦＭ０〜ＦＭ１５とキャッシュメモリの
データブロックＤ０〜Ｄ７との対応を示す説明図、

【図６】電源電圧検出切換え回路の一実施例を示す回路
構成図、

【図７】キャッシュヒット時のキャッシュコントローラ
の制御動作を示す説明図、

【図８】キャッシュミスヒット時のキャッシュコントロ
ーラの制御動作（ブロック置換動作）を示す説明図、

【図９】フラッシュメモリの一実施例を示す回路ブロッ
ク図、

【図１０】フラッシュメモリのデータ書換え時の信号の
タイミングを示すタイミングチャート、

【図１１】フラッシュメモリのメモリセルの構成例を示
す断面説明図、

【図１２】フラッシュメモリのデータ書込み原理を示す
メモリアレイ部の回路説明図、

【図１３】フラッシュメモリのデータ消去原理を示すメ
モリアレイ部の回路説明図である。

【符号の説明】

１ 主記憶装置（フラッシュメモリ） ２ キャッシュメモリ（ＳＲＡＭ） ３ キャッシュコントローラ（キャッシュ制御装置） ４ 電源電圧検出切換え回路 ５ バックアップ用電池 ６ アドレスバス ７，８ データバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 茂 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 岩崎 浩典 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 糸永 晋 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大久保 京夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フラッシュメモリからなる主記憶装置
   と、スタティックＲＡＭからなるバッファ記憶装置と、
   当該バッファ記憶装置内に格納されているデータ群のタ
   グアドレスを保持する記憶手段を備え上記主記憶装置お
   よびバッファ記憶装置のデータをコピー・バック方式で
   管理するキャッシュ制御装置と、バックアップ用の電池
   と、外部から電源電圧の供給を受ける電源電圧端子と、
   該端子に印加された外部電源電圧を監視し外部電源電圧
   が遮断された場合に上記電池の電源電圧を少なくとも上
   記バッファ記憶装置および上記タグアドレス記憶手段に
   供給してバックアップさせる電源電圧検出切換え回路
   と、外部装置が接続される接続用端子群とを備えてなる
   ことを特徴とする記憶装置
2. 【請求項２】 上記キャッシュ制御装置は上記バッファ
   記憶装置内に格納されている複数のデータ群のそれぞれ
   に対応された複数のレジスタを備え、前記データ群の置
   換の順位を示す優先順位を管理して上記レジスタに保持
   させるように構成されているとともに、上記レジスタは
   外部電源電圧の遮断時に上記バッファ記憶装置および上
   記タグアドレス記憶手段と共に上記電池によりバックア
   ップされるように構成されていることを特徴とする請求
   項１記載の記憶装置。
3. 【請求項３】 上記電源電圧検出切換え回路は、外部電
   源電圧が遮断されていることを示す状態信号を出力し、
   上記キャッシュ制御装置は前記状態信号を受けてスタン
   バイ状態に移行するように構成されていることを特徴と
   する請求項１または請求項２記載の記憶装置。
4. 【請求項４】 上記キャッシュ制御装置は、ゲートアレ
   イで構成されていることを特徴とする請求項１，２また
   は請求項３記載の記憶装置。