JPH10154394A - メモリ装置 - Google Patents

メモリ装置

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JPH10154394A
JPH10154394A JP8310902A JP31090296A JPH10154394A JP H10154394 A JPH10154394 A JP H10154394A JP 8310902 A JP8310902 A JP 8310902A JP 31090296 A JP31090296 A JP 31090296A JP H10154394 A JPH10154394 A JP H10154394A
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JP
Japan
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tag
write
memory array
read
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JP8310902A
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Inventor
Yukihiro Fujimoto
幸宏 藤本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

(57)【要約】 【課題】 この発明は、書き込み時の無駄な電流を削減
すことによって消費電力の少ないメモリ装置を提供する
ことを課題とする。 【解決手段】 この発明は、読み出しデータを次のアク
セス時まで保持するラッチ回路６と、書き込みデータと
ラッチ回路６に保持されたデータとを比較する比較器８
を各ビット列毎に有し、読み出しが発生したアドレスと
同一アドレスに対して連続して書き込みが発生した場合
は、各ビット列毎に比較器８の比較結果に応じてライト
コントロール回路７により書き込みを制御するように構
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ装置の低消
費電力化に関するもので、特に、携帯機器等に備えられ
た低消費電力なマイクロプロセッサに搭載されるキャッ
シュメモリに好適なメモリ装置に関する。
【０００２】
【従来の技術】近年、携帯機器等は電池によって長時間
駆動されなければならず、これらに内蔵される半導体メ
モリ装置には低消費電力化が求められている。また、こ
れら携帯機器に搭載されるマイクロプロセッサには高速
化の要求もあり、高性能と低消費電力化の観点から、主
記憶とのアクセス頻度を少なくするためのキャッシュメ
モリが搭載されている。
【０００３】図７にマイクロプロセッサに内蔵されるキ
ャッシュメモリの構成を示す。
【０００４】図７において、マイクロプロセッサ１０１
に内蔵されるキャッシュメモリ１０２は、ＣＰＵ（図示
せず）から与えられるアドレスをデコードするアドレス
デコーダ１０３と、アドレスデコーダ１０３で得られた
アドレスによりタグデータがアクセスされるタグメモリ
アレイ１０４と、タグメモリアレイ１０４に記憶された
タグデータに対応してデータが記憶されるデータメモリ
アレイ１０５と、タグメモリ１０４の読み出し／書き込
み回路１０６と、タグメモリアレイ１０４から読み出し
／書き込み回路１０６を介して読み出されたタグデータ
とＣＰＵから与えられるアドレスの一部のタグアドレス
を比較して両者の一致（ヒット）／不一致（ミス）を検
出するコンパレータ部１０７と、データメモリアレイ１
０５においてアクセスされるデータの読み出し／書き込
み回路１０８を備えている。また、マイクロプロセッサ
１０１には、キャッシュメモリを制御するキャッシュコ
ントローラ１０９と、外部メモリとのインターフェース
を行うバスインタフェースユニット１１０が備えられて
いる。
【０００５】このような構成において、ＣＰＵからデー
タリードのメモリアクセス要求があった場合は、そのア
ドレスの下位側ビットがアドレスデコーダ１０３に送ら
れ、そのアドレスが示す番地のタグ／データメモリアレ
イ１０４、１０５がアクセスされる。タグ／データメモ
リアレイ１０４，１０５のアクセスされたメモリセルか
らはデータが微小な電位でそれぞれの読み出し／書き込
み回路１０６、１０８に与えられ、読み出し／書き込み
回路１０６、１０８はその微小電位を増幅して読み出し
データを生成する。タグの読み出しデータは、コンパレ
ータ部１０７にてアドレスの上位側ビットのタグアドレ
スと比較される。比較結果において、タグメモリアレイ
１０４の読み出しデータとタグアドレスが一致した場合
は、要求されたデータはキャッシュ内に存在することを
示しており、データメモリアレイ１０５からの読み出さ
れたデータがＣＰＵへ転送される。一方、比較結果にお
いて、タグの読み出しデータとタグアドレスが一致しな
かった場合には、該当するデータがキャッシュ内には存
在しないことを示しており、キャッシュコントローラ１
０９はバスインタフェースユニット１１０に、外部メモ
リへのアクセス要求を行なう。
【０００６】キャッシュメモリには、アクセス頻度の高
いデータを格納するほうがシステム性能上有利なため、
外部メモリからのデータはＣＰＵへ転送されると同時
に、キャッシュコントローラ１０９によってキャッシュ
メモリ１０２への格納更新（リフィル動作）が行なわれ
る。リフィル動作では、アクセスアドレスのタグアドレ
ス部と外部メモリからの読み出しデータを、それぞれの
書き込み回路１０６、１０８によってタグメモリアレイ
１０４、データメモリアレイ１０６に書き込む。
【０００７】図７に示すタグメモリアレイ１０４の読み
出し／書き込み回路１０６、１０８とコンパレータ部１
０７の一構成例を図８に示す。
【０００８】図８において、タグメモリアレイ１０４の
読み出し／書き込み回路１０６は、タグデータを書き込
むライト回路１１１とビット線（ＢＬ，／ＢＬ）に読み
出されたタグデータを増幅して読み出すセンスアンプ１
１２を各ビット列毎に備えて構成され、コンパレータ部
１０７は、ＣＰＵから与えられるタグアドレスとセンス
アンプ１１２を介して読み出されるタグデータを比較し
て各ビット列毎に備えられたコンパレータ１１３と、全
てのコンパレータ１１３の比較結果を受けてタグデータ
の全ビットが一致したか否かを検出するヒットロジック
１１４を備えて構成される。
【０００９】このような構成において、キャッシュアク
セス時には、センスアンプイネーブル信号が活性化され
ることによって、センスアンプ１１２はビット線上の微
小な電位差を増幅してメモリセル内のデータを読み出
す。読み出されたデータは各ビット毎にコンパレータ１
１３によりタグアドレスと比較され、その比較結果をヒ
ットロジック１１４に伝える。ヒットロジック１１４で
は、全てのタグビットにおいて一致した場合はヒット信
号を、１ビットでも一致しなかったビットがあればミス
信号をキャッシュコントローラ１０９に出力する。
【００１０】ヒット時には、データメモリアレイ１０５
からの読みしデータをそのままＣＰＵへ送ることによっ
て動作が完了する。一方、ミスが発生した場合は、キャ
ッシュコントローラ１０９によって外部メモリへのアク
セス要求を行い、外部メモリからデータが読み出される
とリフィル動作が開始される。リフィル動作では、ライ
トイネーブル信号が活性化され、ライト回路１１１によ
ってタグデータがビット線にドライブされ、タグメモリ
アレイ１０４にタグデータが書き込まれる。
【００１１】図９にライト回路１１１の一構成例を示
す。
【００１２】図９に示す構成では、トランスファーゲー
ト１１５、１１６を介してビット線とライトバッファ１
１７、１１８が接続され、ライトイネーブル信号によっ
てこのトランスファーゲート１１５、１１６が開閉され
る。また、書き込みデータはライトバッファ１１７、１
１８によってバッファリングされ、トランスファゲート
１１５、１１６を介してビット線に伝達される。書き込
み時にはトランスファーゲート１１７、１１８が開き、
ビット線がライトバッファ１１７、１１８によってフル
スイングされることによってメモリセルにデータが書き
込まれる。
【００１３】一方、データメモリアレイ１０５の読み出
し／書き込み回路１０８は、タグメモリアレイ１０４と
同様の構成であり、コンパレータ部１０７はなく読み出
しデータはそのままキャッシュ外へ出力され、また、書
き込みデータは外部メモリの読み出しデータから供給さ
れる。
【００１４】このようなキャッシュメモリにおいて、リ
フィル動作時には、タグメモリアレイ１０４とデータメ
モリアレイ１０５の全ビットにおいて書き込み動作が発
生する。書き込み動作は、配線容量やトランジスタの接
合容量を負荷とするビット線をフルスイングさせるた
め、小振幅で行なう読み出し動作に比べて消費電力が多
くなっていた。低消費電力化を図ったキャッシュメモリ
においては、リフィル動作時の消費電力のうち、ビット
線の充放電による電流は半分近くを占めており、他のア
クセス時に比べて３０％近く消費電力が多くなってい
た。同様にストア動作（書き込み動作）においても、デ
ータのビット幅分の書き込み動作が発生するため、消費
電力が多くなっていた。
【００１５】このことは、キャッシュメモリ以外のメモ
リ装置においても同様であり、書き込み時の消費電流は
読み出し時の消費電流に比べて多く、その原因は書き込
み動作ではビット線をフル振幅させるための充放電電流
が発生するからである。
【００１６】
【発明が解決しようとする課題】以上説明したように、
従来のメモリ装置、特にキャッシュメモリにあっては、
書き込み動作時は、ビット線をフルスイングさせてデー
タを書き込むため、読み出し動作に比べて消費電力が多
くなっていた。このため、従来の構成では、小型携帯機
器等に搭載されて低消費電力化が求められるキャッシュ
メモリの低消費電力化を十分に行うことが困難になると
いった不具合を招いていた。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、書き込み動作
時の消費電流を削減して、低消費電力化を達成し得るメ
モリ装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、データを記憶するメモリセ
ルからビット線に読み出された読み出しデータを、次に
同一ビット線にデータが読み出されるまでの間保持する
ラッチ回路と、前記メモリセルに書き込まれる書き込み
データと前記ラッチ回路に保持されたデータを比較して
両者の一致／不一致を検出する比較器と、前記比較器の
比較結果を受けて前記メモリセルの書き込み動作を制御
する書き込み制御回路のそれぞれを各ビット列毎に備
え、読み出し動作を行った複数ビットと同一複数ビット
に対して読み出し動作に連続して書き込み動作が発生
し、この書き込み動作の書き込みデータと前記ラッチ回
路に保持されたデータが前記比較器により各ビット列毎
に比較されて一致していることが検出されると、一致が
検出されたビット列の前記書き込み制御回路は書き込み
動作を中止させることを特徴とする。
【００１９】請求項２記載の発明は、タグデータが記憶
されるタグメモリアレイとタグデータに対応したデータ
が記憶されるデータメモリアレイを有するキャッシュメ
モリからなる前記請求項１記載のメモリ装置であって、
前記ラッチ回路、前記比較器ならびに前記書き込み制御
回路は、前記タグメモリアレイに設けられ、前記ラッチ
回路は、読み出し動作におけるタグデータの検索時に前
記タグメモリアレイから読み出されたタグデータを保持
し、前記比較器は、リフィル動作時に書き込みデータと
前記ラッチ回路に保持されたタグデータを比較し、前記
タグメモリアレイにおける書き込みを制御してなること
を特徴とする。
【００２０】請求項３記載の発明は、請求項２記載のメ
モリ装置において、前記比較器は、キャッシュ検索時に
外部から与えられるタグアドレスと前記タグメモリアレ
イから読み出されたタグデータを比較して両者のヒット
（一致）／ミス（不一致）を検出する比較器と兼用され
てなることを特徴とする。
【００２１】請求項４記載の発明は、請求項２記載のメ
モリ装置において、前記比較器は、キャッシュ検索時に
外部から与えられるタグアドレスと前記タグメモリアレ
イから読み出されたタグデータを比較して両者のヒット
（一致）／ミス（不一致）を検出する比較器とは異なり
独立して設けられ、前記タグメモリアレイの読み出し／
書き込みを行う構成の近傍に配置されてなることを特徴
とする。
【００２２】請求項５記載の発明は、タグデータが記憶
されるタグメモリアレイとタグデータに対応したデータ
が記憶されるデータメモリアレイを有するキャッシュメ
モリからなる前記請求項１記載のメモリ装置であって、
前記ラッチ回路、前記比較器ならびに前記書き込み制御
回路は、前記データメモリアレイに設けられ、前記ラッ
チ回路は、読み出し動作におけるタグデータの検索時に
データメモリアレイから読み出されたデータを保持し、
前記比較器は、書き込みデータと前記ラッチ回路に保持
されたデータを比較し、データメモリアレイにおけるデ
ータの書き込みを制御してなることを特徴とする。
【００２３】請求項６記載の発明は、タグデータが記憶
されるタグメモリアレイとタグデータに対応したデータ
が記憶されるデータメモリアレイを有するキャッシュメ
モリのメモリ装置において、キャッシュミス時に前記タ
グメモリアレイから読み出されたタグデータを保持し、
キャッシュミスしたタグデータのリフィル動作が完了す
るまでの間読み出されたタグデータを保持するラッチ回
路と、リフィル動作時の書き込みデータと前記ラッチ回
路に保持されたタグデータを比較して両者の一致／不一
致を検出する比較器と、前記比較器の比較結果を受けて
リフィル動作における前記タグメモリアレイの書き込み
動作を制御する書き込み制御回路のそれぞれを前記タグ
メモリアレイの各ビット列毎に備え、リフィル動作時に
タグメモリアレイにおいて読み出し動作を行った複数ビ
ットと同一複数ビットに対して書き込み動作が発生し、
この書き込み動作の書き込みデータと前記ラッチ回路に
保持されたデータが前記比較器により各ビット列毎に比
較されて一致していることが検出されると、一致が検出
されたビット列の前記書き込み制御回路は書き込み動作
を中止させることを特徴とする。
【００２４】請求項７記載の発明は、タグデータが記憶
されるタグメモリアレイとタグデータに対応したデータ
が記憶されるデータメモリアレイを有するキャッシュメ
モリのメモリ装置において、キャッシュミス時に前記デ
ータメモリアレイから読み出されたデータを保持し、キ
ャッシュミスしたデータのリフィル動作が完了するまで
の間読み出されたデータを保持するラッチ回路と、リフ
ィル動作時の書き込みデータと前記ラッチ回路に保持さ
れたデータを比較して両者の一致／不一致を検出する比
較器と、前記比較器の比較結果を受けてリフィル動作時
における前記データメモリアレイの書き込み動作を制御
する書き込み制御回路のそれぞれを前記データメモリア
レイの各ビット列毎に備え、リフィル動作時にデータメ
モリアレイにおいて読み出し動作を行った複数ビットと
同一複数ビットに対して書き込み動作が発生し、この書
き込み動作の書き込みデータと前記ラッチ回路に保持さ
れたデータが前記比較器により各ビット列毎に比較され
て一致していることが検出されると、一致が検出された
ビット列の前記書き込み制御回路は書き込み動作を中止
させることを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態について説明する。
【００２６】図１は請求項１，２又は３記載の発明の一
実施形態に係るメモリ装置の構成を示す図である。
【００２７】図１において、この実施形態のメモリ装置
は、図７に示すと同様にタグメモリアレイとデータメモ
リアレイを有するキャッシュメモリであり、タグメモリ
アレイにおける読み出し／書き込み回路１とコンパレー
タ部２ならびにキャッシュコントローラ３を備えて構成
される。
【００２８】読み出し／書き込み回路１は、ビット線
（ＢＬ，／ＢＬ）を介してメモリセル（図示せず）に書
き込みを行うライト回路４と、ビット線を介してメモリ
セルから与えられたタグデータをセンス増幅して読み出
すセンスアンプ５と、センスアンプ５によって読み出さ
れたタグデータを次に同一ビット線にタグデータが読み
出されるまでの間保持するラッチ回路６と、ライト回路
４の書き込み動作を制御するライトコントロール回路７
のそれぞれを各ビット列毎に備えて構成される。コンパ
レータ部２は、各ビット列毎に設けられ、ライト回路４
に与えられる書き込みデータ又はキャッシュ検索時にＣ
ＰＵ側から与えられるアドレスの一部とラッチ回路６に
保持されたタグデータを比較して両者の一致（ヒット）
／不一致（ミス）を検出する比較器８と、それぞれの比
較器８の比較結果を受けて全ビットが一致したか否かを
検出するヒットロジック９を備えて構成される。
【００２９】図２に図１に示すセンスアンプ５とラッチ
回路６の一構成例を示す。
【００３０】図２において、センスアンプ５は、Ｐチャ
ネル及びＮチャネルのＦＥＴを用いたラッチ部１０と、
ＰチャネルのＦＥＴからなるトランスファーゲート１１
から構成される。ビット線はトランスファーゲート１１
を介してセンスアンプ５の出力及びラッチ部１０のラッ
チノードに接続される。
【００３１】このような構成において、センスアンプイ
ネーブル信号がロウレベルの時は、ビット線はイコライ
ズ回路１２によって電源レベルにプリチャージされてお
り、トランスファーゲート１１は開き、ビット線電位が
センスアンプ５の出力に伝えられる。メモリリード時
は、イコライズ回路１２がオフし、メモリセルに記憶さ
れたデータに応じてビット線ＢＬ又は／ＢＬのレベルが
電源レベルから下がり始める。ビット線（ＢＬ，／Ｂ
Ｌ）のレベルに一定の電位差が生じたところで、センス
アンプイネーブル信号が活性化されると、トランスファ
ーゲート１１が閉じてビット線とセンスアンプ出力は切
り離され、ラッチ部１０が活性化されることによってそ
の時のセンスアンプ出力の電位差が増幅されるとともに
読み出されたデータが保持される。
【００３２】ラッチ回路６は、２つのＮＡＮＤゲート１
３により構成されたラッチであり、センスイネーブル信
号はハイレベルからロウレベルレベルに変化した時に
も、読み出しデータを保持し続けるために設けられてい
る。このラッチ回路６によって、次に再びセンスアンプ
５が活性化されてデータが読み出されるまで前の読み出
しデータを保持することができる。
【００３３】図３に上記センスアンプ５とラッチ回路６
の読み出し動作時の動作波形を示す。
【００３４】キャッシュアクセスの結果キャッシュミス
が発生し、外部メモリへデータアクセスを行ない、その
データをキャッシュに書き込む（リフィル動作）時に、
タグメモリアレイへの書き込みデータは、ヒット／ミス
検出時のタグアドレスと同じである。これにより、読み
出しデータとタグアドレスの各ビットの比較器８による
比較結果において、一致したビットはメモリセルに保持
されているタグデータとリフィル動作時に書き込むデー
タが同じである。したがって、これらのビットは既に保
持れているデータと同じデータを書き込むため書き込み
を行う必要がない。この実施形態では、リフィル動作時
までミスした時のタグの読み出しデータをラッチ回路６
で保持しているため、各ビット列の比較結果も保持され
る。この比較結果の反転信号とリフィル動作時に書き込
みを示すライトイネーブル信号との論理和をライトコン
トロール回路７によりとり、ライトコントロール回路７
の出力をライト回路４のイネーブル信号とすることによ
り、ヒットしたビットには書き込み動作は発生せず、ミ
スしたビットにのみ書き込み動作が行われる。
【００３５】図４に以上の回路動作の動作波形を示す。
【００３６】図４においては、ビット列のＴＡＧ［ｎ］
がミスすることによってキャッシュミスが発生し、外部
メモリをアクセスした後のリフィル動作時に、ミスした
ＴＡＧ［ｎ］では書き込み動作が行われ、ヒットしたＴ
ＡＧ［ｍ］では書き込み動作が行われない例である。各
ビット列の比較結果である（ビットマッチ［ｍ］）、
（ビットマッチ［ｎ］）のデータがリフィル動作時まで
保持され、この信号が‘ミス’を示しているビットのラ
イト回路４のみを活性化するため、ＴＡＧ［ｎ］のみ書
き込み動作が行われる。
【００３７】以上のように、この実施形態では、既にメ
モリセルに格納されているデータと書き込みデータが同
じ場合には、そのビットの書き込み動作は行われず、無
駄なビット線の充放電電流を削減することができる。
【００３８】図５は請求項１，４又は５記載の発明の一
実施形態に係るメモリ装置の構成を示す図である。
【００３９】図５に示す実施形態の特徴とするところ
は、図１に示す実施形態に比べて、図１に示す比較器８
に代えて、読み出されてラッチ回路６に保持されたタグ
データと書き込みデータを比較して一致／不一致を検出
する比較器１４を、キャッシュ検索時のヒット／ミスを
検出するヒット／ミス検出回路１５とは別にラッチ回路
６及びライトコントロール回路７と同様にそれぞれのビ
ット列毎に設け、ラッチ回路６に保持されたタグデータ
はヒット／ミス検出回路１５に入力されてタグの読み出
しデータとアドレスの上位ビット（タグアドレス）の比
較が行なわれ、かつデータメモリアレイの読み出し／書
き込み回路１６においてもタグメモリアレイの読み出し
／書き込み回路１と同様にラッチ回路６、ライトコント
ロール回路７ならびに比較器１４をそれぞれのビット列
毎に設けたことにあり、他の構成は図１と同様である。
【００４０】このような構成において、キャッシュアク
セス時に、タグメモリアレイ側ではタグデータの読み出
しとタグアドレスとの比較が行われ、データメモリアレ
イ側ではタグデータに対応したデータの読み出しが行な
われる。そして、タグ、データメモリアレイの読み出し
データはそれぞれのラッチ回路６に次のキャッシュアク
セスが発生するまで保持される。ヒット検出回路１５に
よってキャッシュミスが検出された場合には、ＣＰＵは
外部メモリへアクセスを行ない、キャッシュコントロー
ラ３は外部メモリからのデータをキャッシュ内に書き込
むリフィル動作を開始する。
【００４１】リフィル動作では、タグメモリ側において
タグアドレスとタグ読み出しデータが比較器１４で比較
され、一致しなかったタグビットのみライト回路４が活
性化され書き込み動作が行われる。データメモリアレイ
側においても、読み出しデータと外部メモリからのキャ
ッシュへの書き込みデータが各ビット列毎に設けられた
比較器１４で比較され、一致しなかったビットのみライ
ト回路４が活性化されて書き込み動作が行われる。ま
た、データメモリアレイ側では、ストア動作（データの
書き込み動作）においても、ヒット検出時にデータメモ
リアレイにおいてタグデータに対応したデータの読み出
しが行われ、ヒットした場合にＣＰＵからのデータをそ
の次のサイクルにて書き込む際に、読み出しデータと書
き込みデータの比較が比較器１４で行われることによっ
て、ストア動作においてもリフィル動作と同様に一致し
なかったビットのみ書き込みを行なうことができる。
【００４２】この実施形態では、タグデータのヒット検
出回路１５の比較器とリフィル動作時の書き込み制御用
の比較器１４を別々に設けているため、レイアウト上で
ヒット検出回路１５をタグの読み出し／書き込み回路１
の近傍に配置されていない場合に有効である。また、タ
グメモリアレイ側に設けられたと同じ回路をデータメモ
リにも用いているため、データメモリアレイの低消費電
力化とリフィル動作時だけでなくストア動作での低消費
電力化を達成することができる。
【００４３】図６は請求項１，６又は７記載の発明の一
実施形態に係るメモリ装置の構成を示す図である。
【００４４】図６に示す実施形態の特徴とするところ
は、キャッシュミスが発生してリフィル動作時に外部メ
モリへアクセスしている間でもその次のキャッシュアク
セスを行うことができるノン・ブロッキング・キャッシ
ュ方式を採用したキャッシュメモリに適用したものであ
り、図５に示す実施形態に比べて、図５に示すタグメモ
リアレイ及びデータメモリアレイのラッチ回路６に代え
て、キャッシュコントローラ３から出力されるラッチ信
号にしたがってキャッシュミス時にのみセンスアンプ５
から出力される読み出しデータをラッチし、このアクセ
スに対応するリフィル動作が完了するまで保持するラッ
チ回路１６を、読み出しデータがセンスアンプ５からヒ
ット／ミス検出回路１５に転送されるパスと並行した、
読み出しデータがセンスアンプ５から比較器１４に転送
されるパスの間に設けたことにあり、他の構成は図５と
同様である。
【００４５】この実施形態においては、ラッチ回路１６
がタグデータ又はデータの読み出しパス上に設けられて
いないため、すなわちセンスアンプ５とヒット／ミス検
出回路１５との間に設けられていないため、キャッシュ
ミスした時の読み出しデータを保持した状態で、別のア
ドレスのキャッシュアクセスを行うことが可能となり、
この発明の特徴となる書き込み動作をノン・ブロッキン
グ・キャッシュ方式を採用したキャッシュメモリにおい
ても実現することができる。
【００４６】なお、本発明は、キャッシュメモリ以外の
メモリ装置においても、上記に説明した構成と同様に、
読み出しデータを保持するラッチ回路と、ラッチされて
いるデータと書き込みデータを比較する比較器と、同じ
アドレスに対する書き込みか否かを検出する回路を設け
ることによって実現することが可能となり、同様の効果
を得ることができる。
【００４７】以上のように、上記実施形態のメモリ装置
では、同じアドレスに対して連続して読み出し、書き込
みが発生した場合に、すでにメモリセルに記憶されたデ
ータと書き込みデータが同じであるビットでは、書き込
み動作は発生しない。よってビット線の充放電電流を削
減でき、低消費電力化が可能である。
【００４８】特に、キャッシュメモリにおいては、外部
メモリからのデータをキャッシュ内に書き込む時、又は
ＣＰＵからのデータをデータメモリアレイに書き込む
時、タグメモリアレイ、データメモリアレイとも書き込
みが発生する場合は、必ず前サイクルでそれぞれのメモ
リの読み出しを行なっているため、その効果は大きい。
【００４９】外部メモリからのデータをキャッシュ内に
書き込む時、又はＣＰＵからのデータをデータメモリア
レイに書き込む時に、低消費電力化を行なったキャッシ
ュメモリにおいては、リフィル動作時の動作電流の内ビ
ット線の充放電電流が占める割合は５０％程度にまで達
するため、ｎビットのデータを書き込む際に不一致とな
るビットを（ｎ／２）ビットと仮定すると、本発明を適
用したメモリ装置ではリフィル動作時の消費電流を２５
％程度削減することができる。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、同一アドレスに対して読み出し動作に連続して書き
込み動作が発生する場合には、書き込みデータと読み出
しデータをビット毎に比較し、一致したビットでは書き
込み動作を行わないようにしたので、書き込み動作時の
消費電流を削減して、低消費電力化を達成することがで
きる。
【図面の簡単な説明】
【図１】請求項１，２又は３記載の発明の一実施形態に
係るメモリ装置の構成を示す図である。
【図２】図１に示すセンスアンプ５とラッチ回路６の一
構成例を示す図である。
【図３】図２に示すセンスアンプ５とラッチ回路６の読
み出し動作時の動作波形を示す図である。
【図４】図１に示す構成の動作波形を示す図である。
【図５】請求項１，４又は５記載の発明の一実施形態の
メモリ装置の構成を示す図である。
【図６】請求項１，６又は７記載の発明の一実施形態に
係るメモリ装置の構成を示す図である。
【図７】マイクロプロセッサに内蔵される従来のキャッ
シュメモリの構成を示す図である。
【図８】図７に示すタグメモリアレイ１０４の読み出し
／書き込み回路１０６、１０８とコンパレータ部１０７
の一構成例を示す図である。
【図９】図８に示すライト回路１１１の一構成例を示す
図である。
【符号の説明】
１ 読み出し／書き込み回路 ２ コンパレータ部 ３ キャッシュコントローラ ４ ライト回路 ５ センスアンプ ６，１６ ラッチ回路 ７ ライトコントロール回路 ８，１４ 比較器 ９ ヒットロジック １０ ラッチ部 １１ トランスファーゲート １２ イコライズ回路 １３ ＮＡＮＤゲート １５ ヒット／ミス検出回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するメモリセルからビット
    線に読み出された読み出しデータを、次に同一ビット線
    にデータが読み出されるまでの間保持するラッチ回路
    と、 前記メモリセルに書き込まれる書き込みデータと前記ラ
    ッチ回路に保持されたデータを比較して両者の一致／不
    一致を検出する比較器と、 前記比較器の比較結果を受けて前記メモリセルの書き込
    み動作を制御する書き込み制御回路のそれぞれを各ビッ
    ト列毎に備え、 読み出し動作を行った複数ビットと同一複数ビットに対
    して読み出し動作に連続して書き込み動作が発生し、こ
    の書き込み動作の書き込みデータと前記ラッチ回路に保
    持されたデータが前記比較器により各ビット列毎に比較
    されて一致していることが検出されると、一致が検出さ
    れたビット列の前記書き込み制御回路は書き込み動作を
    中止させることを特徴とするメモリ装置。
  2. 【請求項２】 タグデータが記憶されるタグメモリアレ
    イとタグデータに対応したデータが記憶されるデータメ
    モリアレイを有するキャッシュメモリからなる前記請求
    項１記載のメモリ装置であって、 前記ラッチ回路、前記比較器ならびに前記書き込み制御
    回路は、前記タグメモリアレイに設けられ、前記ラッチ
    回路は、読み出し動作におけるタグデータの検索時に前
    記タグメモリアレイから読み出されたタグデータを保持
    し、前記比較器は、リフィル動作時に書き込みデータと
    前記ラッチ回路に保持されたタグデータを比較し、前記
    タグメモリアレイにおける書き込みを制御してなること
    を特徴とする請求項１記載のメモリ装置。
  3. 【請求項３】 前記比較器は、キャッシュ検索時に外部
    から与えられるタグアドレスと前記タグメモリアレイか
    ら読み出されたタグデータを比較して両者のヒット（一
    致）／ミス（不一致）を検出する比較器と兼用されてな
    ることを特徴とする請求項２記載のメモリ装置。
  4. 【請求項４】 前記比較器は、キャッシュ検索時に外部
    から与えられるタグアドレスと前記タグメモリアレイか
    ら読み出されたタグデータを比較して両者のヒット（一
    致）／ミス（不一致）を検出する比較器とは異なり独立
    して設けられ、前記タグメモリアレイの読み出し／書き
    込みを行う構成の近傍に配置されてなることを特徴とす
    る請求項２記載のメモリ装置。
  5. 【請求項５】 タグデータが記憶されるタグメモリアレ
    イとタグデータに対応したデータが記憶されるデータメ
    モリアレイを有するキャッシュメモリからなる前記請求
    項１記載のメモリ装置であって、 前記ラッチ回路、前記比較器ならびに前記書き込み制御
    回路は、前記データメモリアレイに設けられ、前記ラッ
    チ回路は、読み出し動作におけるタグデータの検索時に
    データメモリアレイから読み出されたデータを保持し、
    前記比較器は、書き込みデータと前記ラッチ回路に保持
    されたデータを比較し、データメモリアレイにおけるデ
    ータの書き込みを制御してなることを特徴とする請求項
    １記載のメモリ装置。
  6. 【請求項６】 タグデータが記憶されるタグメモリアレ
    イとタグデータに対応したデータが記憶されるデータメ
    モリアレイを有するキャッシュメモリのメモリ装置にお
    いて、 キャッシュミス時に前記タグメモリアレイから読み出さ
    れたタグデータを保持し、キャッシュミスしたタグデー
    タのリフィル動作が完了するまでの間読み出されたタグ
    データを保持するラッチ回路と、 リフィル動作時の書き込みデータと前記ラッチ回路に保
    持されたタグデータを比較して両者の一致／不一致を検
    出する比較器と、 前記比較器の比較結果を受けてリフィル動作における前
    記タグメモリアレイの書き込み動作を制御する書き込み
    制御回路のそれぞれを前記タグメモリアレイの各ビット
    列毎に備え、 リフィル動作時にタグメモリアレイにおいて読み出し動
    作を行った複数ビットと同一複数ビットに対して書き込
    み動作が発生し、この書き込み動作の書き込みデータと
    前記ラッチ回路に保持されたデータが前記比較器により
    各ビット列毎に比較されて一致していることが検出され
    ると、一致が検出されたビット列の前記書き込み制御回
    路は書き込み動作を中止させることを特徴とするメモリ
    装置。
  7. 【請求項７】 タグデータが記憶されるタグメモリアレ
    イとタグデータに対応したデータが記憶されるデータメ
    モリアレイを有するキャッシュメモリのメモリ装置にお
    いて、 キャッシュミス時に前記データメモリアレイから読み出
    されたデータを保持し、キャッシュミスしたデータのリ
    フィル動作が完了するまでの間読み出されたデータを保
    持するラッチ回路と、 リフィル動作時の書き込みデータと前記ラッチ回路に保
    持されたデータを比較して両者の一致／不一致を検出す
    る比較器と、 前記比較器の比較結果を受けてリフィル動作時における
    前記データメモリアレイの書き込み動作を制御する書き
    込み制御回路のそれぞれを前記データメモリアレイの各
    ビット列毎に備え、 リフィル動作時にデータメモリアレイにおいて読み出し
    動作を行った複数ビットと同一複数ビットに対して書き
    込み動作が発生し、この書き込み動作の書き込みデータ
    と前記ラッチ回路に保持されたデータが前記比較器によ
    り各ビット列毎に比較されて一致していることが検出さ
    れると、一致が検出されたビット列の前記書き込み制御
    回路は書き込み動作を中止させることを特徴とするメモ
    リ装置。
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