JP2645199B2 - キャッシュ・メモリ・システム - Google Patents
キャッシュ・メモリ・システムInfo
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- JP2645199B2 JP2645199B2 JP4019320A JP1932092A JP2645199B2 JP 2645199 B2 JP2645199 B2 JP 2645199B2 JP 4019320 A JP4019320 A JP 4019320A JP 1932092 A JP1932092 A JP 1932092A JP 2645199 B2 JP2645199 B2 JP 2645199B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、キャッシュ（Ｃａｃｈ
ｅ）メモリのヒット（Ｈｉｔ）信号を得る部分を改良し
たキャッシュ・メモリ・システムに関する。
ｅ）メモリのヒット（Ｈｉｔ）信号を得る部分を改良し
たキャッシュ・メモリ・システムに関する。
【０００２】
【従来の技術】従来のキャッシュ・メモリ・システムの
要部の一例を図３に示す。なお、キャッシュ・メモリ
は、例えばＲＡＭ等において、その一部を、データ取り
出ししやすいところに配置しておくもので、ヒット信号
が検出レベルになったときは、キャッシュ・メモリから
迅速にデータを取り出し、いちいち本体のＲＡＭをアク
セスしなくても済むようにしたものである。キャッシュ
・メモリは、アドレス検出を行うタグ（ＴＡＧ）の部分
と、欲しいデータを取り出すデータ部があるが、図３
は、上記タグの部分を示す。
要部の一例を図３に示す。なお、キャッシュ・メモリ
は、例えばＲＡＭ等において、その一部を、データ取り
出ししやすいところに配置しておくもので、ヒット信号
が検出レベルになったときは、キャッシュ・メモリから
迅速にデータを取り出し、いちいち本体のＲＡＭをアク
セスしなくても済むようにしたものである。キャッシュ
・メモリは、アドレス検出を行うタグ（ＴＡＧ）の部分
と、欲しいデータを取り出すデータ部があるが、図３
は、上記タグの部分を示す。
【０００３】図３の構成では、タグのメモリ・コア部１
から読み出された小振幅の信号は、センスアンプ２で、
まずＣＭＯＳレベルに増幅される。その後ＣＭＯＳレベ
ルのコンパレータ３ａ、３ｂで、外部端子５からの信号
（アドレス）と比較され、結果がタグのマッチ信号（ヒ
ット信号に相当するが、その前段階の信号）として、ヒ
ット・ロジック（論理回路）４に入力される。ヒット・
ロジック４では、入力されたタグのマッチ信号とコント
ロール・ビット１ｃの信号とにより、ＣＭＯＳレベルで
論理を取り、端子７からヒット信号を得る。ここで１ａ
はアドレスの上位側ビット、１ｂは下位側ビットの領域
を示す。
から読み出された小振幅の信号は、センスアンプ２で、
まずＣＭＯＳレベルに増幅される。その後ＣＭＯＳレベ
ルのコンパレータ３ａ、３ｂで、外部端子５からの信号
（アドレス）と比較され、結果がタグのマッチ信号（ヒ
ット信号に相当するが、その前段階の信号）として、ヒ
ット・ロジック（論理回路）４に入力される。ヒット・
ロジック４では、入力されたタグのマッチ信号とコント
ロール・ビット１ｃの信号とにより、ＣＭＯＳレベルで
論理を取り、端子７からヒット信号を得る。ここで１ａ
はアドレスの上位側ビット、１ｂは下位側ビットの領域
を示す。
【０００４】上記従来のキャッシュ・メモリ・システム
では、センスアンプ２でＣＭＯＳレベル（電源電圧範囲
でフルスイング）に増幅した後、コンパレータ３ａ、３
ｂ、ヒット・ロジック４を通るため、ＣＭＯＳロジック
の速度（大振幅のため低速）と、通過するゲートの段数
で、ヒット信号が生成されるまでの遅延時間が決まって
しまう。またＣＭＯＳロジックでは、ヒット検出のため
の、多入力のＯＲ論理がとりにくい。またコンパレータ
３ａ、３ｂ等とか、ヒット・ロジック４での配線が長く
なった場合、大振幅信号を扱うＣＭＯＳロジックでは、
配線容量の影響が、信号伝搬遅延時間の増加を招く原因
となる。
では、センスアンプ２でＣＭＯＳレベル（電源電圧範囲
でフルスイング）に増幅した後、コンパレータ３ａ、３
ｂ、ヒット・ロジック４を通るため、ＣＭＯＳロジック
の速度（大振幅のため低速）と、通過するゲートの段数
で、ヒット信号が生成されるまでの遅延時間が決まって
しまう。またＣＭＯＳロジックでは、ヒット検出のため
の、多入力のＯＲ論理がとりにくい。またコンパレータ
３ａ、３ｂ等とか、ヒット・ロジック４での配線が長く
なった場合、大振幅信号を扱うＣＭＯＳロジックでは、
配線容量の影響が、信号伝搬遅延時間の増加を招く原因
となる。
【０００５】
【発明が解決しようとする課題】そこで本発明の目的
は、高速にヒット信号が得られるキャッシュ・メモリ・
システムを提供することにある。
は、高速にヒット信号が得られるキャッシュ・メモリ・
システムを提供することにある。
【０００６】
【課題を解決するための手段と作用】本発明は、キャッ
シュ・メモリのタグ（ＴＡＧ）のメモリ内に保持され電
源電圧よりも小さい第１の振幅で読み出される第１のデ
ータと前記キャッシュ・メモリの外部から入力されるデ
ータとの比較を行う比較器と、前記比較器から出力され
る第２の振幅の信号をレベルシフトするエミッタフォロ
ワと、前記エミッタフォロワからの出力信号がベースに
入力されコレクタが前記電源電圧に接続された第１のバ
イポーラトランジスタを各ビット毎に備え、これら第１
のバイポーラトランジスタのエミッタがエミッタ・ドッ
ト・ラインに共通に接続されたＯＲ回路と、コレクタが
負荷を通して前記電源電圧に接続され、ベースに基準電
圧が入力され、エミッタが前記エミッタ・ドット・ライ
ンに接続された第２のバイポーラトランジスタを有し、
この第２のバイポーラトランジスタのコレクタからヒッ
ト信号を得るヒット検出回路と、前記キャッシュ・メモ
リのタグのメモリ内に保持され電源電圧よりも小さい第
１の振幅で読み出されるコントロール・ビットである第
２のデータを第２の振幅を持つ信号に変換する読み出し
回路と、前記読み出し回路の出力信号と前記ヒット検出
回路で得られるヒット信号との論理をとるヒット論理回
路とを具備したことを特徴とする。
シュ・メモリのタグ（ＴＡＧ）のメモリ内に保持され電
源電圧よりも小さい第１の振幅で読み出される第１のデ
ータと前記キャッシュ・メモリの外部から入力されるデ
ータとの比較を行う比較器と、前記比較器から出力され
る第２の振幅の信号をレベルシフトするエミッタフォロ
ワと、前記エミッタフォロワからの出力信号がベースに
入力されコレクタが前記電源電圧に接続された第１のバ
イポーラトランジスタを各ビット毎に備え、これら第１
のバイポーラトランジスタのエミッタがエミッタ・ドッ
ト・ラインに共通に接続されたＯＲ回路と、コレクタが
負荷を通して前記電源電圧に接続され、ベースに基準電
圧が入力され、エミッタが前記エミッタ・ドット・ライ
ンに接続された第２のバイポーラトランジスタを有し、
この第２のバイポーラトランジスタのコレクタからヒッ
ト信号を得るヒット検出回路と、前記キャッシュ・メモ
リのタグのメモリ内に保持され電源電圧よりも小さい第
１の振幅で読み出されるコントロール・ビットである第
２のデータを第２の振幅を持つ信号に変換する読み出し
回路と、前記読み出し回路の出力信号と前記ヒット検出
回路で得られるヒット信号との論理をとるヒット論理回
路とを具備したことを特徴とする。
【０００７】すなわち本発明では、ＥＣＬレベル等の小
振幅信号で読み出し動作の大部分を行わせることができ
るため、高速動作が可能となる。またＯＲ論理を取ると
き、多分岐のバイポーラトランジスタの並列回路が容易
に構成できるため、高速なロジック回路が非常に組みや
すくなる。
振幅信号で読み出し動作の大部分を行わせることができ
るため、高速動作が可能となる。またＯＲ論理を取ると
き、多分岐のバイポーラトランジスタの並列回路が容易
に構成できるため、高速なロジック回路が非常に組みや
すくなる。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は同実施例の構成図であるが、これは図３
のものと対応させた場合の例であるから、対応箇所には
同一符号を用いる。
明する。図１は同実施例の構成図であるが、これは図３
のものと対応させた場合の例であるから、対応箇所には
同一符号を用いる。
【０００９】図１のものは、タグのメモリ・コア部１
と、タグのメモリから読み出された信号を、小振幅（例
えば０．２Ｖ）のまま外部信号Ｄｉｎ（例えばＣＭＯＳ
振幅レベル）と比較し、ＥＣＬレベルのタグのマッチ信
号を出力するＥＣＬレベル・コンパレータ１１（例えば
１１ａはアドレス上位ビット側、１１ｂはアドレス下位
ビット側）と、タグのマッチ信号とコントロール・ビッ
ト１ｃからのコントロール信号との論理をとるＥＣＬレ
ベル・ヒット・ロジック４と、ＣＭＯＳレベルのヒット
信号を得るため、ＥＣＬレベルからＣＭＯＳレベルへの
変換を行う変換器１２とで構成されている。
と、タグのメモリから読み出された信号を、小振幅（例
えば０．２Ｖ）のまま外部信号Ｄｉｎ（例えばＣＭＯＳ
振幅レベル）と比較し、ＥＣＬレベルのタグのマッチ信
号を出力するＥＣＬレベル・コンパレータ１１（例えば
１１ａはアドレス上位ビット側、１１ｂはアドレス下位
ビット側）と、タグのマッチ信号とコントロール・ビッ
ト１ｃからのコントロール信号との論理をとるＥＣＬレ
ベル・ヒット・ロジック４と、ＣＭＯＳレベルのヒット
信号を得るため、ＥＣＬレベルからＣＭＯＳレベルへの
変換を行う変換器１２とで構成されている。
【００１０】図１で、１３ａ、１３ｂはコンパレータ、
１４ａ、１４ｂはＥＣＬレベル・ヒット検出回路、１５
は、メモリ１からのコントロール信号をＥＣＬレベル
（例えば０．８Ｖ振幅）の信号として読み出す読み出し
回路、１６は、例えばアドレス下位ビットの比較結果を
無視するか否かを決めるためのＯＲ回路、１７は両入力
の論理積をとってＥＣＬレベルのヒット信号を得るＡＮ
Ｄ回路である。
１４ａ、１４ｂはＥＣＬレベル・ヒット検出回路、１５
は、メモリ１からのコントロール信号をＥＣＬレベル
（例えば０．８Ｖ振幅）の信号として読み出す読み出し
回路、１６は、例えばアドレス下位ビットの比較結果を
無視するか否かを決めるためのＯＲ回路、１７は両入力
の論理積をとってＥＣＬレベルのヒット信号を得るＡＮ
Ｄ回路である。
【００１１】図２は図１の具体的一回路例で、ここでは
アドレス下位ビット系を主に示している。ここで２１は
メモリセル、Ｂ、／Ｂ（図ではバーは頂部にある）は、
ビット線、反転ビット線、Ｗはワード線である。コンパ
レータ１３ｂは、トランスファーゲート２２〜２５、Ｎ
ＰＮ型トランジスタ２６、２７、抵抗２８、定電流源２
９、電源３０（例えば３．３〜５Ｖ）を有する。３１の
部分はセンスアンプを構成している。
アドレス下位ビット系を主に示している。ここで２１は
メモリセル、Ｂ、／Ｂ（図ではバーは頂部にある）は、
ビット線、反転ビット線、Ｗはワード線である。コンパ
レータ１３ｂは、トランスファーゲート２２〜２５、Ｎ
ＰＮ型トランジスタ２６、２７、抵抗２８、定電流源２
９、電源３０（例えば３．３〜５Ｖ）を有する。３１の
部分はセンスアンプを構成している。
【００１２】ヒット検出回路１４ｂは、ＮＰＮトランジ
スタ３４、定電流源３７〜３８、抵抗３９などで構成さ
れている。４０は、電流切り替えスイッチ構成のＯＲ回
路を構成するエミッタ・ドット・ラインである。Ｖｒｅ
ｆは、トランジスタ３２〜３３のベース入力と比較する
ための基準電圧である。すなわちキャッシュ・メモリ１
の１アドレスは複数ビットよりなるから、トランジスタ
３２〜３３はそのビット数分だけ並列配置され、これら
のベース（符号４１で示される部分）には、それぞれの
対応ビットからコンパレータ（１３ｂ相当）を介してＯ
Ｒ論理入力がそれぞれ与えられる。
スタ３４、定電流源３７〜３８、抵抗３９などで構成さ
れている。４０は、電流切り替えスイッチ構成のＯＲ回
路を構成するエミッタ・ドット・ラインである。Ｖｒｅ
ｆは、トランジスタ３２〜３３のベース入力と比較する
ための基準電圧である。すなわちキャッシュ・メモリ１
の１アドレスは複数ビットよりなるから、トランジスタ
３２〜３３はそのビット数分だけ並列配置され、これら
のベース（符号４１で示される部分）には、それぞれの
対応ビットからコンパレータ（１３ｂ相当）を介してＯ
Ｒ論理入力がそれぞれ与えられる。
【００１３】ＯＲ回路１６は、トランジスタ４２〜４
４、抵抗４５、４６、定電流源４７で構成されている。
トランジスタ４２、４３は、ベースに論理入力が与えら
れる部分で、符号４８は、図１の変換器１５の出力部に
相当する。Ｖｒは、各論理入力と比較する基準電圧であ
る。
４、抵抗４５、４６、定電流源４７で構成されている。
トランジスタ４２、４３は、ベースに論理入力が与えら
れる部分で、符号４８は、図１の変換器１５の出力部に
相当する。Ｖｒは、各論理入力と比較する基準電圧であ
る。
【００１４】ＥＣＬ−ＣＭＯＳレベル変換器１２は、バ
イポーラトランジスタ４９、５０、定電流源５１、５
２、ＰチャネルＭＯＳトランジスタ５３、５４、カレン
トミラー構成のＮチャネルＭＯＳトランジスタ５５、５
６、インバータ５７で構成されている。ここでバイポー
ラトランジスタ回路の部分は、ＥＣＬレベルによる中間
レベルのスイング動作であり、ＣＭＯＳトランジスタ回
路の部分は、ＣＭＯＳレベルによる電源電圧間のフルス
イング動作をしている。
イポーラトランジスタ４９、５０、定電流源５１、５
２、ＰチャネルＭＯＳトランジスタ５３、５４、カレン
トミラー構成のＮチャネルＭＯＳトランジスタ５５、５
６、インバータ５７で構成されている。ここでバイポー
ラトランジスタ回路の部分は、ＥＣＬレベルによる中間
レベルのスイング動作であり、ＣＭＯＳトランジスタ回
路の部分は、ＣＭＯＳレベルによる電源電圧間のフルス
イング動作をしている。
【００１５】次に上記構成の動作を説明する。まず、タ
グのメモリセル２１から読み出された小振幅の信号は、
外部データＤｉｎでコントロールされるトランスファゲ
ート２２〜２５をとうり、差動対２６、２７の各ベース
に入力されることでＤｉｎと比較され、ＥＣＬレベルの
比較結果を出力する。例えば、メモリセル２１のワード
線Ｗによって開いたセル２１内のデータが“１”（高レ
ベル）とすると、反転ビット線／Ｂよりもビット線Ｂの
ほうが高電位になる。このときＤｉｎとして“１”が入
力されているとすると、トランスファゲート２４、２５
が導通となり、差動対のトランジスタ２７がオン、トラ
ンジスタ２６がオフとなって、コンパレータ１３ｂから
ＥＣＬレベルの低レベルが導出される。
グのメモリセル２１から読み出された小振幅の信号は、
外部データＤｉｎでコントロールされるトランスファゲ
ート２２〜２５をとうり、差動対２６、２７の各ベース
に入力されることでＤｉｎと比較され、ＥＣＬレベルの
比較結果を出力する。例えば、メモリセル２１のワード
線Ｗによって開いたセル２１内のデータが“１”（高レ
ベル）とすると、反転ビット線／Ｂよりもビット線Ｂの
ほうが高電位になる。このときＤｉｎとして“１”が入
力されているとすると、トランスファゲート２４、２５
が導通となり、差動対のトランジスタ２７がオン、トラ
ンジスタ２６がオフとなって、コンパレータ１３ｂから
ＥＣＬレベルの低レベルが導出される。
【００１６】逆に、外部信号Ｄｉｎとして“０”が入力
されていると、トランスファゲート２２、２３がオンと
なり、差動対のトランジスタ２６がオン、トランジスタ
２７がオフになる。この時コンパレータ１３ｂからはＥ
ＣＬレベルの高レベルが出力されることになる。
されていると、トランスファゲート２２、２３がオンと
なり、差動対のトランジスタ２６がオン、トランジスタ
２７がオフになる。この時コンパレータ１３ｂからはＥ
ＣＬレベルの高レベルが出力されることになる。
【００１７】読み出されたセル２１内のデータが“０”
ならば、反転ビット線／Ｂのほうがビット線Ｂよりも高
電位となり、この場合も同様に、トランスファゲート２
２〜２５で切り替えられ、コンパレータ１３ｂの比較結
果の出力は、Ｄｉｎが、“０”のときに低レベル、
“１”のときには高レベルとなる。
ならば、反転ビット線／Ｂのほうがビット線Ｂよりも高
電位となり、この場合も同様に、トランスファゲート２
２〜２５で切り替えられ、コンパレータ１３ｂの比較結
果の出力は、Ｄｉｎが、“０”のときに低レベル、
“１”のときには高レベルとなる。
【００１８】つまり、コンパレータ１３ｂからは、セル
２１のデータとＤｉｎが一致したときは低、一致しなか
ったときは高のＥＣＬレベルの比較結果が出力されるこ
とになる。
２１のデータとＤｉｎが一致したときは低、一致しなか
ったときは高のＥＣＬレベルの比較結果が出力されるこ
とになる。
【００１９】次に、アドレスの各ビットから出力された
結果は、各ビットごとに、トランジスタ６０と定電流源
３６とからなるエミッタフォロワでレベルシフトされ
る。これにより、システムの要求により必要となる各ビ
ットごとの比較結果を読み出すことが可能になる。さら
に、トランジスタ３２〜３３とエミッタ・ドット・ライ
ンで全ビットまとめられ、ＥＣＬレベル・ヒット検出回
路１４ｂからのタグのマッチ信号を発生する。つまり、
回路１４ｂの出力は、各セル（各２１に相当）のデータ
とＤｉｎとが、全ビットにわたって一致したときのみ低
レベルとなる。
結果は、各ビットごとに、トランジスタ６０と定電流源
３６とからなるエミッタフォロワでレベルシフトされ
る。これにより、システムの要求により必要となる各ビ
ットごとの比較結果を読み出すことが可能になる。さら
に、トランジスタ３２〜３３とエミッタ・ドット・ライ
ンで全ビットまとめられ、ＥＣＬレベル・ヒット検出回
路１４ｂからのタグのマッチ信号を発生する。つまり、
回路１４ｂの出力は、各セル（各２１に相当）のデータ
とＤｉｎとが、全ビットにわたって一致したときのみ低
レベルとなる。
【００２０】さらに、ＥＣＬレベル・ヒット・ロジック
１６で、タグのマッチ信号（この場合はアドレス下位ビ
ット側のみ）の有効／無効を決定するコントロール信号
（端子４８の信号）との論理がとられ、小振幅の最終的
なヒット信号が得られる。このヒット信号は、変換器１
２によってＣＭＯＳレベルに変換され、出力端子７から
ＣＭＯＳレベルのヒット信号が得られるものである。
１６で、タグのマッチ信号（この場合はアドレス下位ビ
ット側のみ）の有効／無効を決定するコントロール信号
（端子４８の信号）との論理がとられ、小振幅の最終的
なヒット信号が得られる。このヒット信号は、変換器１
２によってＣＭＯＳレベルに変換され、出力端子７から
ＣＭＯＳレベルのヒット信号が得られるものである。
【００２１】上記構成のキャッシュ・メモリ・システム
においては、大部分の動作を、電源電圧より低い中間レ
ベル（ここではＥＣＬレベル）つまり小振幅信号で行う
ため、またバイポーラトランジスタによる電流切り替え
スイッチなどを介して行うため、高速な動作が可能とな
る。またコンパレータ部、ヒット・ロジック部での配線
長が長くなっても、小振幅信号の動作だから、その配線
容量の影響は少ない。また論理をＥＣＬ方式でとるた
め、多段積み論理などのＥＣＬ手法が利用でき、ゲート
段数削減による高速化が可能になる。しかもＯＲ回路１
６などにおいては。バイポーラトランジスタの並列回路
を用いているため、論理入力の多数化が容易にでき、論
理回路が作りやすくなる。
においては、大部分の動作を、電源電圧より低い中間レ
ベル（ここではＥＣＬレベル）つまり小振幅信号で行う
ため、またバイポーラトランジスタによる電流切り替え
スイッチなどを介して行うため、高速な動作が可能とな
る。またコンパレータ部、ヒット・ロジック部での配線
長が長くなっても、小振幅信号の動作だから、その配線
容量の影響は少ない。また論理をＥＣＬ方式でとるた
め、多段積み論理などのＥＣＬ手法が利用でき、ゲート
段数削減による高速化が可能になる。しかもＯＲ回路１
６などにおいては。バイポーラトランジスタの並列回路
を用いているため、論理入力の多数化が容易にでき、論
理回路が作りやすくなる。
【００２２】なお、本発明は実施例のみに限られず、種
々の応用が可能である。例えば、実施例ではＥＣＬレベ
ルで動作説明を行ったが、ＥＣＬ方式での論理がとれる
範囲においては、任意の信号レベルおよび振幅を用いて
も同様な効果が得られる。また上記では、図１ではアド
レスを、上位側アドレスと下位側アドレスに分け、下位
側アドレスを有効／無効とする手法をとったが、このや
り方のみに限られない。要は、図１、図２のみの回路に
限られず、種々の回路構成を取ることができる。また本
発明でいう第３の振幅は、第２の振幅のみに限られない
ために使用している用語である。
々の応用が可能である。例えば、実施例ではＥＣＬレベ
ルで動作説明を行ったが、ＥＣＬ方式での論理がとれる
範囲においては、任意の信号レベルおよび振幅を用いて
も同様な効果が得られる。また上記では、図１ではアド
レスを、上位側アドレスと下位側アドレスに分け、下位
側アドレスを有効／無効とする手法をとったが、このや
り方のみに限られない。要は、図１、図２のみの回路に
限られず、種々の回路構成を取ることができる。また本
発明でいう第３の振幅は、第２の振幅のみに限られない
ために使用している用語である。
【００２３】
【発明の効果】以上説明したごとく本発明によれば、高
速にヒット信号が得られ、回路が作りやすいなどの利点
を有したキャッシュ・メモリ・システムが提供できるも
のである。
速にヒット信号が得られ、回路が作りやすいなどの利点
を有したキャッシュ・メモリ・システムが提供できるも
のである。
【図１】本発明の一実施例の構成図。
【図２】同実施例の具体例の回路図。
【図３】従来のキャッシュ・メモリ・システムの構成
図。
図。
１…タグのメモリ・コア部、４…ＥＣＬレベル・ヒット
・ロジック、５…外部信号（アドレス）端子、７…ヒッ
ト信号取り出し端子、１１…コンパレータ、１２…ＥＣ
Ｌ−ＣＭＯＳレベル変換器、１４ａ、１４ｂ…ＥＣＬレ
ベル・ヒット検出回路、１５…ＥＣＬレベル変換器、４
０…エミッタ・ドット・ライン。
・ロジック、５…外部信号（アドレス）端子、７…ヒッ
ト信号取り出し端子、１１…コンパレータ、１２…ＥＣ
Ｌ−ＣＭＯＳレベル変換器、１４ａ、１４ｂ…ＥＣＬレ
ベル・ヒット検出回路、１５…ＥＣＬレベル変換器、４
０…エミッタ・ドット・ライン。
Claims (2)
- 【請求項１】キャッシュ・メモリのタグ（ＴＡＧ）のメ
モリ内に保持され電源電圧よりも小さい第１の振幅で読
み出される第１のデータと前記キャッシュ・メモリの外
部から入力されるデータとの比較を行う比較器と、 前記比較器から出力される第２の振幅の信号をレベルシ
フトするエミッタフォロワと、 前記エミッタフォロワからの出力信号がベースに入力さ
れコレクタが前記電源電圧に接続された第１のバイポー
ラトランジスタを各ビット毎に備え、これら第１のバイ
ポーラトランジスタのエミッタがエミッタ・ドット・ラ
インに共通に接続されたＯＲ回路と、 コレクタが負荷を通して前記電源電圧に接続され、ベー
スに基準電圧が入力され、エミッタが前記エミッタ・ド
ット・ラインに接続された第２のバイポーラトランジス
タを有し、この第２のバイポーラトランジスタのコレク
タからヒット信号を得るヒット検出回路と、 前記キャッシュ・メモリのタグのメモリ内に保持され電
源電圧よりも小さい第１の振幅で読み出されるコントロ
ール・ビットである第２のデータを第２の振幅を持つ信
号に変換する読み出し回路と、 前記読み出し回路の出力信号と前記ヒット検出回路で得
られるヒット信号との論理をとるヒット論理回路と を具
備したことを特徴とするキャッシュ・メモリ・システ
ム。 - 【請求項２】少なくとも前記ヒット検出回路とヒット論
理回路は、ＥＣＬ（エミッタ・カップルド・ロジック）
ゲートを含むことを特徴とする請求項１に記載のキャッ
シュ・メモリ・システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019320A JP2645199B2 (ja) | 1992-02-05 | 1992-02-05 | キャッシュ・メモリ・システム |
| US08/012,907 US5453947A (en) | 1992-02-05 | 1993-02-03 | Cache memory system |
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