JPH04328656A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH04328656A
JPH04328656A JP3099240A JP9924091A JPH04328656A JP H04328656 A JPH04328656 A JP H04328656A JP 3099240 A JP3099240 A JP 3099240A JP 9924091 A JP9924091 A JP 9924091A JP H04328656 A JPH04328656 A JP H04328656A
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JP
Japan
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way
sense amplifier
hit
cache memory
memory
Prior art date
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Pending
Application number
JP3099240A
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English (en)
Inventor
Makoto Takahashi
誠 高橋
Toshinari Takayanagi
俊成 高柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH04328656A publication Critical patent/JPH04328656A/ja
Priority to US08/386,130 priority patent/US5715426A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明はキャッシュメモリに関し
、特に読み出しビット幅の広い用途に使用される低消費
電力のキャッシュメモリに関する。
【０００３】
【従来の技術】キャッシュメモリの大容量化に伴いメモ
リセルは縮小され、センスアンプもデザインルールの最
小値で設計されており、特にビットピッチにセンスアン
プが簡単には入らないという問題がある。
【０００４】また、読み出しビット幅が３２ビット以上
であるようなキャッシュメモリに於いて、例えば、マイ
クロプロセッサと同一チップに搭載したオンチップ・キ
ャッシュメモリでは、パッケージの入出力ピンによる制
限がないので読み出しビット幅が広くとれることになり
、それだけセンスアンプの個数が多くなり、消費電力が
増大するという問題がある。
【０００５】以下に、従来技術について図を用いて説明
する。
【０００６】図９は、従来のｎ＋１ビットのｓウェイセ
ットアソシアティブのキャッシュメモリの基本的な構成
を示している。ｓ個のセットブロックのタグメモリＴＭ
０〜ＴＭｓ−１と、ｓ個のコンパレータＣＭＰ０〜ＣＭ
Ｐｓ−１とを有し、データメモリ部はウェイ別にブロッ
クを分けられたＭＳ０〜ＭＳｓ−１からなり、そのブロ
ックは（ｎ＋１）ビットのビット幅で、ビット毎にセン
スアンプを有し、センスアンプの出力の後の出力バッフ
ァＷＳＷ０〜ＷＳＷｓ−１でウェイを選択するような構
成となっている。この場合、読み出しサイクルでは全て
のブロックで全ビットが読み出しの状態になり、センス
アンプの後の出力バッファＷＳＷ０〜ＷＳＷｓ−１のと
ころで、タグメモリからのヒット信号によってウェイが
選択され（キャッシュヒット）、或いは選択されなかっ
たり（キャッシュミス）するわけである。従って、この
ようなキャッシュメモリの構成では、例えば一度に読み
出すビット数（読み出しビット幅）が増えれば増える程
、読み出し時にすべてのセンスアンプが活性化するので
、消費電力が非常に多くなることになる。また、レイア
ウト設計においても、ビットピッチにセンスアンプを収
めるのは容易ではない。
【０００７】また別の例では、低消費電力化の為に、ウ
ェイが選択された時に選ばれなかったウェイのセンスア
ンプをオフにして消費電流を抑えている例もあるが、こ
の場合、読み出しの期間中では少なくともウェイが選択
されるまでの期間はすべてのセンスアンプがオンになっ
ているので大幅な低消費電力化は期待できないし、それ
を制御する為にコントロールロジックが複雑になる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
キャッシュメモリでは、読み出しビット幅が増えれば増
える程、消費電力が非常に多くなるという問題があり、
制御回路を付加して消費電流を抑えるとしても大幅な低
消費電力化は期待できないし、制御回路が複雑であると
いう欠点があった。
【０００９】本発明は、上記問題点を解決するもので、
その目的は、広い読み出しビット幅が要求される場合に
於いても、読み出し時の消費電力が抑制され、且つセン
スアンプのレイアウト設計に於ける面積的な問題の無い
キャッシュメモリを提供することである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１（ａ）に示す如く、メ
モリセルＭＳと、前記メモリセルＭＳから読み出された
ビット線対の微小な電位差を増幅するセンスアンプ（差
動増幅器）ＳＡとを備えるキャッシュメモリにおいて、
アドレスタグのディレクトリを探索してヒット信号ＨＩ
Ｔを生成するヒット信号生成手段１と、前記ヒット信号
ＨＩＴを基にキャッシュヒットするまでは前記センスア
ンプＳＡをオフとしキャッシュヒットした時点で前記セ
ンスアンプＳＡを活性化させキャッシュミスの場合には
前記センスアンプＳＡをオフのままにする制御手段３と
を具備することである。
【００１１】本発明の第２の特徴は、図１（ａ）に示す
如く、メモリセルＭＳと、前記メモリセルＭＳから読み
出されたビット線対の微小な電位差を増幅するセンスア
ンプ（差動増幅器）ＳＡＷ０〜ＳＡＷｓ−１とを備え、
セットアソシアティブ方式により主記憶データとの対応
づけが行なわれるｓウェイセットアソシアティブキャッ
シュメモリにおいて、ウェイ毎にアドレスタグのディレ
クトリを探索してウェイヒット信号Ｗ０ＨＩＴ〜Ｗｓ−
１ＨＩＴを生成するｓ個のウェイヒット信号生成手段１
−０〜１−ｓ−１と、前記ウェイヒット信号ＷｉＨＩＴ
を基にヒットしたウェイの前記センスアンプＳＡＷｉを
活性化させ、ヒットしなかったウェイのセンスアンプＳ
ＡＷｊ（ｊ≠ｉ）は活性化せず、キャッシュミスの場合
には全ての前記センスアンプＳＡＷｋ（ｋ＝１，…，ｓ
）をオフのままにする制御手段３−１〜３−ｓ−１とを
具備することである。
【００１２】本発明の第３の特徴は、図１（ｂ）に示す
如く、メモリセルＭＳと、前記メモリセルＭＳから読み
出されたビット線対の微小な電位差を増幅するセンスア
ンプ（差動増幅器）ＳＡとを備え、セットアソシアティ
ブ方式により主記憶データとの対応づけが行なわれる２
つ以上のウェイで構成されているキャッシュメモリにお
いて、異なるウェイで１つのセンスアンプＳＡを共有す
ることである。
【００１３】本発明の第４の特徴は、図１（ｂ）に示す
如く、メモリセルＭＳと、前記メモリセルＭＳから読み
出されたビット線対の微小な電位差を増幅するセンスア
ンプ（差動増幅器）ＳＡＤ０〜ＳＡＤｎとを備え、セッ
トアソシアティブ方式により主記憶データとの対応づけ
が行なわれる２つ以上のウェイで構成されているキャッ
シュメモリにおいて、ウェイ毎にアドレスタグのディレ
クトリを探索してウェイヒット信号Ｗ０ＨＩＴ〜Ｗｓ−
１ＨＩＴを生成するｓ個のウェイヒット信号生成手段１
−１〜１−ｓと、ゲート以外の一方の端子に前記メモリ
セルＭＳの出力端に接続されるビット線対が接続されも
う一方の端子に共有する前記センスアンプＳＡＤ０〜Ｓ
ＡＤｎの入力端子が接続され入力端子に前記ウェイヒッ
ト信号ＷｉＨＩＴが接続されるＭＯＳトランジスタとを
具備し、該ＭＯＳトランジスタをそのヒット信号ＷｉＨ
ＩＴで切り換えることによって前記センスアンプＳＡＤ
０〜ＳＡＤｎとウェイの接続を選択して異なるウェイで
１つのセンスアンプＳＡＤ０〜ＳＡＤｎを共有すること
である。
【００１４】本発明の第５の特徴は、請求項１、２、３
、または４に記載のキャッシュメモリにおいて、前記キ
ャッシュメモリは、読み出しビット幅がシングルポート
メモリであれば３２ビット以上で、マルチポートメモリ
であれば１６ビット以上であるような構成を具備するこ
とである。
【００１５】本発明の第６の特徴は、請求項５に記載の
キャッシュメモリにおいて、前記キャッシュメモリは、
マイクロプロセッサの同一チップ上に実現されているこ
とである。
【００１６】
【作用】本発明の第１の特徴のキャッシュメモリでは、
制御手段３は、ヒット信号ＨＩＴを基にキャッシュヒッ
トするまでは前記センスアンプＳＡをオフとしキャッシ
ュヒットした時点で前記センスアンプＳＡを活性化させ
キャッシュミスの場合には前記センスアンプＳＡをオフ
のままにする。これにより、読み出し時の低消費電力化
を図ることができる。
【００１７】本発明の第２の特徴のｓウェイセットアソ
シアティブキャッシュメモリでは、制御手段３−１〜３
−ｓは、ウェイヒット信号ＷｉＨＩＴを基に、ヒットし
たウェイの前記センスアンプＳＡＷｉを活性化させ、ヒ
ットしなかったウェイのセンスアンプＳＡＷｊ（ｊ≠ｉ
）は活性化せず、キャッシュミスの場合には全ての前記
センスアンプＳＡＷｋ（ｋ＝１，…，Ｓ）をオフのまま
にする。これにより、読み出し時の低消費電力化を図る
ことができる。
【００１８】本発明の第３の特徴のキャッシュメモリは
、異なるウェイで１つのセンスアンプＳＡを共有する。 これにより、読み出し時の低消費電力化を図ることがで
きる。
【００１９】本発明の第４の特徴のキャッシュメモリは
、メモリセルＭＳ（ＤｉＷ０）〜ＭＳ（ＤｉＷｓ−１）
の出力端とセンスアンプＳＡＤｉの入力端を結ぶビット
線対にウェイセレクタを設けることで異なるウェイでセ
ンスアンプＳＡＤｉを共有し、センスアンプの個数を削
減することによって読み出し時の低消費電力化を実現す
る。
【００２０】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
【００２１】図２に、本発明の第１の実施例に係るキャ
ッシュメモリの構成図を示す。本実施例は、２ウェイセ
ットアソシアティブ（２−ｗａｙ　ｓｅｔ−ａｓｓｏｃ
ｉａｔｉｖｅ　）で、読み出しビット幅が３２ビット（
Ｄ０〜Ｄ３１）で、ウェイ０とウェイ１のメモリブロッ
クに分かれた構成のキャッシュメモリである。
【００２２】同図において、タグブロックからウェイ０
にヒットするとウェイヒット信号Ｗ０ＨＩＴが、ウェイ
１にヒットするとウェイヒット信号Ｗ１ＨＩＴがそれぞ
れのヒットを伝えるようになっており、これらウェイヒ
ット信号Ｗ０ＨＩＴ及びＷ１ＨＩＴが、それぞれデータ
メモリブロックのウェイ０とウェイ１のセンスアンプＳ
ＡＷ０及びＳＡＷ１のイネーブル端子及び出力バッファ
ＯＢＷ０及びＯＢＷ１（ウェイセレクタＷＳＷ０及びＷ
ＳＷ１）のイネーブル端子に接続され、ヒットしたウェ
イのセンスアンプＳＡＷ０、ＳＡＷ１の活性化と、出力
バッファＯＢＷ０、ＯＢＷ１のオン／オフを制御する構
成である。
【００２３】本実施例の特徴は、タグからのウェイヒッ
ト信号Ｗ０ＨＩＴ及びＷ１ＨＩＴによってヒットしたウ
ェイのセンスアンプＳＡＷ０またはＳＡＷ１を活性化さ
せ、ヒットしなかったウェイのセンスアンプＳＡＷ１ま
たはＳＡＷ０は活性化せず、キャッシュミスの場合には
全てのセンスアンプＳＡＷ０及びＳＡＷ１をオフのまま
に制御することにより、読み出し時の消費電流を低減す
ることである。
【００２４】次に、図３に、第１の実施例のキャッシュ
メモリの具体的な詳細構成図を示す。図３のように読み
出しサイクルの期間で、タグからのウェイヒット信号Ｗ
０ＨＩＴ及びＷ１ＨＩＴがそれぞれ有効になるような論
理を構成し、Ｗ０ＳＡＥとＷ１ＳＡＥというウェイに対
応したセンスアンプイネーブル信号をつくり、このセン
スアンプイネーブル信号Ｗ０ＳＡＥ及びＷ１ＳＡＥを、
ウェイ０及びウェイ１のデータメモリブロックのビット
Ｄ０〜３１に対応したセンスアンプＳＡＤ０Ｗ０〜ＳＡ
Ｄ３１Ｗ０及びＳＡＤ０Ｗ１〜ＳＡＤ３１Ｗ１のイネー
ブル端子にそれぞれ接続して、ヒットした瞬間にセンス
アンプが活性化されるようになっており、また前記セン
スアンプイネーブル信号Ｗ０ＳＡＥ及びＷ１ＳＡＥを出
力バッファのイネーブル端子にそれぞれ接続して、ウェ
イが選択されるような構成である。
【００２５】図４に、本発明の第２の実施例に係るキャ
ッシュメモリの構成図を示す。本実施例によるｓウェイ
セットアソシアティブ（Ｓ−ｗａｙ　ｓｅｔ−ａｓｓｏ
ｃｉａｔｉｖｅ　）のキャッシュメモリの構成は、ｓウ
ェイ分のタグメモリＴＭ０〜ＴＭｓ−１と、ｓ個のコン
パレータＣＭＰ０〜ＣＭＰｓ−１と、（ｎ＋１）ビット
幅のデータメモリとから成っている。
【００２６】本発明で特徴的なデータメモリの構成は、
異なるウェイの同一ビットのグループでメモリセルアレ
イＭＳＡを構成し、ウェイ毎にセレクタをそのビット線
対に設けることによって、そのグループ（異なるウェイ
の同じビット列）で１つのセンスアンプＳＡＤｉを共有
する構成である。そのセレクタＳＡＤｉの制御はタグか
らのヒット信号ＷｉＨＩＴによって行い、そのヒット信
号によって選ばれたウェイのみのビット線対がセンスア
ンプに入力される構成である。本実施例では、例えばメ
モリセルＭＳ（Ｄ０Ｗ０）からＭＳ（Ｄ０Ｗｓ−１）で
１つのセンスアンプＳＡＤ０を共有し、そのセンスアン
プはＭＳ（Ｄ０Ｗ０）〜ＭＳ（Ｄ０Ｗｓ−１）のメモリ
セル幅にレイアウトすればよく、セレクタＷＳＤ０は、
メモリセルアレイＭＳＡとセンスアンプＳＡＤ０の間に
有るのでアレイ（コア回路）の中に含まれる、つまり１
つのセンスアンプＳＡＤ０を共有するグループを単位と
してｎ回繰り返し並べるだけで、ｎビットの比較的簡単
にビット構成を作ることができる。
【００２７】この構成の具体的な実施例を次に示す。図
５は本実施例の具体的な、２ウェイセットアソシアティ
ブで読み出しビット幅が３２ビットのキャッシュメモリ
の構成図を示している。
【００２８】タグ及びコンパレータからのウェイヒット
信号Ｗ０ＨＩＴ及びＷ１ＨＩＴをビットＤ０〜Ｄ３１に
対応したウェイセレクタＷＳＤ０〜ＷＳＤ３１に入力し
、ヒットした方のウェイが選択される。また前記２種類
のウェイヒット信号のＯＲをとった信号ＳＡＥをビット
Ｄ０〜Ｄ３１に対応したセンスアンプＳＡＤ０〜ＳＡＤ
３１のイネーブル端子に接続しウェイ０またはウェイ１
のどちらかがヒットした瞬間にセンスアンプが活性化さ
れるような構成である。
【００２９】図６は図５の構成図に対応した詳細回路図
である。同図において、ウェイセレクタＷＳＤ０〜ＷＳ
Ｄ３１にｎ型のＭＯＳトランジスタ（トランスファゲー
ト）を用い、Ｄ０ブロックの各ウェイのメモリセルＭＳ
（Ｄ０Ｗ０）及びＭＳ（Ｄ０Ｗ１）の出力端に接続され
たビット線対にそのトランスファゲートのノードの一端
を接続し、そのトランスファゲートのもう一方のノード
のビット線ＢＬ、或いは／ＢＬ同士をそれぞれ短絡し（
／＊＊は信号＊＊の負論理を表す）、それらを同一のセ
ンスアンプＳＡＤ０の入力にそれぞれ接続する。そのト
ランスファゲートの入力ゲート端子にはウェイ選択信号
Ｗ０ＳＥＬ、Ｗ１ＳＥＬを接続し、ヒットした方のウェ
イを選択するようになっている。つまり、２ウェイに１
つのセンスアンプを持つ構成となっており、そのセンス
アンプのイネーブル端子にタグからの前記ウェイヒット
信号Ｗ０ＳＥＬ及びＷ１ＳＥＬの論理ＯＲをとった信号
ＳＡＥを接続し、ウェイ０またはウェイ１のどちらかが
ヒットした場合にそのセンスアンプを活性化させている
。ビットＤ１〜Ｄ３１に対応した各ブロックも同様に構
成されている。図中、トランスファゲートを境に、セル
側のビット線対ＢＬ、／ＢＬと、センスアンプ側の絞ら
れたビット線対ＳＢＬ，／ＳＢＬに高速動作の為のビッ
ト線負荷回路を設け、書き込み回路もセンスアンプと同
様にＳＢＬ，／ＳＢＬ側に設け２ウェイに対しそれぞれ
１つを共有した構成である。
【００３０】ここで、前記トランスファゲートはｐ型の
ＭＯＳトランジスタを用いても、ｎ型、ｐ型の両方を用
いても同様である。また、ビット構成も３２ビット以上
であっても、マルチポートメモリであっても同様である
。さらに、マッピング方式が何れであっても同様である
。
【００３１】また、本実施例の変形例として、図７に４
ウェイセットアソシアティブ（４−ｗａｙ　ｓｅｔ−ａ
ｓｓｏｃｉａｔｉｖｅ　）で、ビット幅が３２ビットの
キャッシュメモリの構成図を示す。
【００３２】ウェイセレクタにｎ型のＭＯＳトランジス
タ（トランスファゲート）を用い、ビットＤ０に対する
ブロックの各ウェイのメモリセルＭＳ（Ｄ０Ｗ０）〜Ｍ
Ｓ（Ｄ０Ｗ３）の下のビット線対にそのトランスファゲ
ートのノードの一端を接続し、もう一方のノードをＢＬ
、／ＢＬ別に短絡し、それを同一のセンスアンプＳＡＤ
０の入力に接続し、その入力ゲートにタグからのヒット
信号Ｗ０ＳＥＬ〜Ｗ３ＳＥＬを接続する。これによって
４ウェイに１つのセンスアンプＳＡＤ０を持つ構成とな
っている。ビットＤ１〜Ｄ３１に対する各ブロックも同
様に構成されている。図中トランスファゲートを境に、
セル側のビット線対と、センスアンプ側の絞られたビッ
ト線対（ＳＢＬ，／ＳＢＬ）に高速動作の為のビット線
負荷回路を設け、書き込み回路もセンスアンプと同様に
ＳＢＬ，／ＳＢＬ側に設け４ウェイに一つを共有した構
成である。１つのセンスアンプと書き込み回路が、４ビ
ットの幅にレイアウトされている。ここで、トランスフ
ァゲートはｐ型のＭＯＳトランジスタを用いても、ｎ型
、ｐ型両方を用いても同様である。
【００３３】更に、本実施例の変形例として、図８に２
ポートの４ウェイセットアソシアティブのキャッシュメ
モリの構成図を示す。上記実施例と同様に、各ポートの
ビット線対にｎ型のＭＯＳトランジスタをトランスファ
ゲートに用い、ビット線を絞り、それぞれのポートに１
つのセンスアンプを共有する構成となっている。ここで
、トランスファゲートはｐ型のＭＯＳトランジスタを用
いても、ｎ型、ｐ型両方を用いても同様である。また、
２ポート以上のマルチポートメモリであっても同様であ
る。
【００３４】
【発明の効果】以上のように本発明によれば、読み出し
時のセンスアンプの活性化を、タグからのヒット信号に
よって行い、ヒットが起こるまでセンスアンプを活性化
せず、ヒットした時点でセンスアンプを活性化し、また
、ミスした場合あるいはヒットしなかった場合には、セ
ンスアンプは活性化しないこととしたので、読み出し時
の消費電力を低減しうるキャッシュメモリを提供するこ
とができる。
【００３５】また、本発明によれば、マッピング方式が
ｓウェイセットアソシアティブ方式（ｓは２以上の整数
）であるキャッシュメモリにおいて、異なるウェイでセ
ンスアンプを共有することとしたので、センスアンプを
使用する個数を削減でき、低消費電力を低減しうるキャ
ッシュメモリを提供することができる。例えば、４ウェ
イであれば、読み出し時のセンスアンプの消費電力は従
来に比べ１／４となる。
【００３６】また、本発明によれば、ウェイでセンスア
ンプを共有することによって、ビットピッチにセンスア
ンプを収めるという厳しい条件がなくなるのでセンスア
ンプのレイアウト設計が非常に容易になる。
【００３７】更に、本発明によれば、マクロブロックの
中にセレクタを設けビット線を切り換えて絞っているの
で、アレイの外で、ウェイを切り換える為に出力データ
バスを複雑に引き回す必要がなくなる。また、センスア
ンプを共有している異なるウェイの同じビットのグルー
プを一つの単位とし、そのグループを繰り返し並べるだ
けでよいので、アレイの構成が非常に簡単になる。
【図面の簡単な説明】
【図１】本発明の発明原理図である。
【図２】本発明の第１の実施例に係るキャッシュメモリ
の構成図である。
【図３】第１の実施例のキャッシュメモリの具体的な詳
細構成図である。
【図４】本発明の第２の実施例に係るキャッシュメモリ
（ｓウェイ）の構成図である。
【図５】本発明の第２の実施例に係るキャッシュメモリ
（２ウェイ）の構成図である。
【図６】第２の実施例のキャッシュメモリ（図５：２ウ
ェイ）の具体的な詳細構成図である。
【図７】第２の実施例のキャッシュメモリ（図４：４ウ
ェイ）の具体的な詳細構成図である。
【図８】第２の実施例のキャッシュメモリ（２ポート，
４ウェイ）の具体的な詳細構成図である。
【図９】従来のキャッシュメモリの構成図である。
【符号の説明】
１　　ヒット信号生成手段 １−０〜１−ｓ−１　　ウェイヒット信号生成手段３−
１，３−ｓ−１　　制御手段 ＴＡＧ　　タグ ＳＥＴ　　セット ＡＤＲ　　ブロック内アドレス ＴＭ０〜ＴＭｓ−１　　タグメモリ ＣＭＰ０〜ＣＭＰｓ−１　　コンパレータＭＳＡ０〜Ｍ
ＳＡｓ−１　　メモリセルアレイＭＳ（Ｄ０Ｗ０）〜Ｍ
Ｓ（ＤｎＷｓ−１）　　メモリセルＳＡＷ０〜ＳＡＷｓ
−１　　センスアンプＳＡＤ０Ｗ０，ＳＡＤ０Ｗ１　　
センスアンプＳＡＤ０〜ＳＡＤｎ　　センスアンプ ＯＢＷ０〜ＯＢＤｎ　　出力バッファ ＯＢＤ０〜ＯＢＤｎ　　出力バッファ ＷＳＷ０〜ＷＳＷｓ−１　　ウェイセレクタＷＳＤ０〜
ＷＳＤｎ　　ウェイセレクタＤ０〜Ｄｎ　　出力データ ＨＩＴ　　ヒット信号 Ｗ０ＨＩＴ〜Ｗｓ−１ＨＩＴ　　各ウェイのヒット信号
Ｗ０ＳＥＬ〜Ｗ４ＳＥＬ　　各ウェイの選択信号Ｐ０Ｗ
０ＳＥＬ〜Ｐ０Ｗ４ＳＥＬ　　ポート１の各ウェイの選
択信号 ＳＡＥ　　センスアンプイネーブル信号Ｗ０ＳＡＥ，Ｗ
１ＳＡＥ　　各ウェイのセンスアンプイネーブル信号 ＣＫ　　クロック信号 ＷＥ　　書き込み活性化信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　メモリセルと、前記メモリセルから読
    み出されたビット線対の微小な電位差を増幅するセンス
    アンプ（差動増幅器）とを備えるキャッシュメモリにお
    いて、アドレスタグのディレクトリを探索してヒット信
    号を生成するヒット信号生成手段と、前記ヒット信号を
    基にキャッシュヒットするまでは前記センスアンプをオ
    フとしキャッシュヒットした時点で前記センスアンプを
    活性化させキャッシュミスの場合には前記センスアンプ
    をオフのままにする制御手段とを有することを特徴とす
    るキャッシュメモリ。
  2. 【請求項２】　　メモリセルと、前記メモリセルから読
    み出されたビット線対の微小な電位差を増幅するセンス
    アンプ（差動増幅器）とを備え、セットアソシアティブ
    方式により主記憶データとの対応づけが行なわれるｓウ
    ェイセットアソシアティブキャッシュメモリにおいて、
    ウェイ毎にアドレスタグのディレクトリを探索してウェ
    イヒット信号を生成するｓ個のウェイヒット信号生成手
    段と、前記ウェイヒット信号を基にヒットしたウェイの
    前記センスアンプを活性化させ、ヒットしなかったウェ
    イのセンスアンプは活性化せず、キャッシュミスの場合
    には全ての前記センスアンプをオフのままにする制御手
    段とを有することを特徴とするキャッシュメモリ。
  3. 【請求項３】　　メモリセルと、前記メモリセルから読
    み出されたビット線対の微小な電位差を増幅するセンス
    アンプ（差動増幅器）とを備え、セットアソシアティブ
    方式により主記憶データとの対応づけが行なわれる２つ
    以上のウェイで構成されているキャッシュメモリにおい
    て、異なるウェイで１つのセンスアンプを共有すること
    を特徴とするキャッシュメモリ。
  4. 【請求項４】　　メモリセルと、前記メモリセルから読
    み出されたビット線対の微小な電位差を増幅するセンス
    アンプ（差動増幅器）とを備え、セットアソシアティブ
    方式により主記憶データとの対応づけが行なわれる２つ
    以上のウェイで構成されているキャッシュメモリにおい
    て、ウェイ毎にアドレスタグのディレクトリを探索して
    ウェイヒット信号を生成するｓ個のウェイヒット信号生
    成手段と、ゲート以外の一方の端子に前記メモリセルの
    出力端に接続されるビット線対が接続されもう一方の端
    子に共有する前記センスアンプの入力端子が接続され入
    力端子に前記ウェイヒット信号が接続されるＭＯＳトラ
    ンジスタとを有し、該ＭＯＳトランジスタをそのヒット
    信号で切り換えることによって前記センスアンプとウェ
    イの接続を選択して異なるウェイで１つのセンスアンプ
    を共有することを特徴とするキャッシュメモリ。
  5. 【請求項５】　　前記キャッシュメモリは、読み出しビ
    ット幅がシングルポートメモリであれば３２ビット以上
    で、マルチポートメモリであれば１６ビット以上である
    ような構成を有することを特徴とする請求項１、２、３
    、または４に記載のキャッシュメモリ。
  6. 【請求項６】　　前記キャッシュメモリは、マイクロプ
    ロセッサの同一チップ上に実現されていることを特徴と
    する請求項５に記載のキャッシュメモリ。
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