JP2000066951A - 多ビット一致検出回路 - Google Patents

多ビット一致検出回路

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JP2000066951A
JP2000066951A JP10236802A JP23680298A JP2000066951A JP 2000066951 A JP2000066951 A JP 2000066951A JP 10236802 A JP10236802 A JP 10236802A JP 23680298 A JP23680298 A JP 23680298A JP 2000066951 A JP2000066951 A JP 2000066951A
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Satoru Kurotsu
悟 黒津
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 処理時間をほとんど増加させず、消費電力の
低減が可能な多ビット一致検出回路を提供する。 【解決手段】 ビット線対１ｉ，２ｉに与えられた相補
的な読出信号Ｂｉ，／Ｂｉは、比較部１０ｉにおいて相
補的なアドレス信号Ａｉ，／Ａｉと比較され、比較結果
の相補的な検出信号が出力線１５ｉ，１６ｉに出力され
る。出力線１５ｉ，１６ｉ上の検出信号は、端子Ｅにレ
ベル“Ｈ”が与えられたときに増幅動作を行う増幅部２
０ｉに与えられる。第１及び第２グループの初段の増幅
部２０１，２０n+1 には、外部からイネーブル信号ＥＮ
が与えられており、２段目以降の増幅部２０２〜２
０ｎ，２０n+2 〜２０2nの端子Ｅには、増幅部２０１，
２０n+1の出力信号がそれぞれ与えられる。これによ
り、処理時間をほとんど増加させずに消費電力が低減で
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
等において、メモリセルから読み出された複数ビットの
読出信号が比較対象のデータ信号に一致しているか否か
を検出する多ビット一致検出回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１：IEEE International Solid-State Circuit Con
ference 、(1996)、Mizuno.H他、“A 1V 100MHz 10mV C
ache using Separated Bit-Line Memory Hierarchy and
Domino Tag Comparators ”、P152-153 文献２：IEEE International Solid-State Circuit Con
ference 、(1997)、Osada.K 他、“A 2ns Access, 285M
Hz, Two-Port Cache Macro using Double Global Bit-L
ine Pairs、p.402-403 キャッシュメモリは、主記憶装置の記憶内容の内、プロ
セッサの当面の処理に必要な箇所をコピーして記憶する
ための所定の記憶領域を有し、読み書きのアクセスを主
記憶装置よりも高速に行うことができるメモリである。
このために、キャッシュメモリには、プロセッサから与
えられた主記憶装置のアドレスのコピーがその記憶領域
内に存在するか否かを判定するための、タグ・コンパレ
ータと呼ばれる多ビット一致検出回路が設けられてい
る。
【０００３】図２は、前記文献１に記載されたキャッシ
ュメモリに設けられた従来のタグ・コンパレータの構成
図である。このタグ・コンパレータは、ｎ個の比較部１
０ｉ（但し、ｉ＝１〜ｎ）を有している。各比較部１０
ｉは、それぞれ図示しないｎ個のメモリセルのビット線
対１ｉ，２ｉに接続されており、このビット線対１ｉ，
２ｉから相補的な読出信号Ｂｉ，／Ｂｉ（但し、「／」
は反転を意味する）が与えられている。また、各比較部
１０ｉは、それぞれアドレス線対３ｉ，４ｉに接続され
ており、このアドレス線対３ｉ，４ｉから相補的なタグ
・アドレス信号Ａｉ，／Ａｉが与えられている。各比較
部１０ｉは同一の構成であり、例えば比較部１０１は、
排他的論理和（以下、「ＥＯＲ」という）回路を構成す
るＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」
という）１１，１３、及びＰＭＯＳ１２，１４を有して
いる。そして、比較部１０１は、読出信号Ｂ１とタグ・
アドレス信号Ａ１とのＥＯＲを出力する出力線１５
１と、このＥＯＲの否定（以下、「ＥＮＯＲ」という）
を出力する出力線１６１とを有している。各比較部１０
ｉの出力線１５ｉ，１６ｉには、増幅部２０ｉが接続さ
れている。各増幅部２０ｉは同一の構成となっており、
それぞれ出力線１５ｉ，１６ｉに出力された相補的な信
号のレベルを所定の論理レベルまで増幅するものであ
る。例えば増幅部２０１は、フリップフロップ型のセン
スアンプを構成するＰＭＯＳ２１，２２、及びＮチャネ
ルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２
３，２４と、このセンスアンプの動作を制御するスイッ
チング用のＮＭＯＳ２５とで構成されている。
【０００４】初段の増幅部２０１のＮＭＯＳ２５のゲー
トには、比較判定動作を開始するためのイネーブル信号
ＥＮが与えられ、このイネーブル信号ＥＮがレベル
“Ｈ”の時に、この増幅部２０１が動作するようになっ
ている。また、ｉ段目の増幅部２０ｉの出力線１６
ｉは、次段の増幅部２０i+1 のＮＭＯＳ２５のゲートに
接続され、この増幅部２０i+1 は、前段の増幅部２０ｉ
の出力信号によって順番に動作が制御されるようになっ
ている。そして、終段の増幅部２０ｎの出力線１６ｎか
ら、一致信号ＨＩＴが出力されるようになっている。更
に、このタグ・コンパレータは、比較対象の対応する複
数のビットがすべて一致しているか否かを判定する判定
部３０を有している。判定部３０は、いずれかのビット
が不一致の場合に、レベル“Ｌ”の不一致信号ＭＨを出
力するための出力線３１と、不一致ビットがあったとき
に、出力線３１を“Ｌ”にプルダウンするための複数の
ＮＭＯＳ３２ｉと、判定前にプリチャージ信号ＰＲＣに
よって出力線３１をレベル“Ｈ”にプルアップするため
のＰＭＯＳ３３とで構成されている。各増幅部２０ｉの
出力線１５ｉは、それぞれ対応するＮＭＯＳ３２ｉのゲ
ートに接続されている。各ＮＭＯＳ３２ｉのドレインは
出力線３１に共通接続され、ソースは接地電位ＧＮＤに
接続されている。
【０００５】このようなタグ・コンパレータでは、次の
ような動作が行われる。まず、比較対象となる相補的な
タグ・アドレス信号Ａｉ，／Ａｉが、各アドレス線対３
ｉ，４ｉに与えられる。また、アドレス・データを記憶
しているメモリセルが選択され、ｎ個のメモリセルから
読み出された相補的な読出信号Ｂｉ，／Ｂｉが、それぞ
れビット線対１ｉ，２ｉに出力される。これにより、各
比較部１０ｉの出力線１５ｉ，１６ｉには、比較結果の
ＥＯＲ，ＥＮＯＲがそれぞれ出力されるが、この出力線
１５ｉ，１６ｉの信号レベルは所定の論理レベルに達し
ていない低レベルの信号となっている。次に、比較判定
動作を開始するためにイネーブル信号ＥＮに“Ｈ”が与
えられ、初段の増幅部２０１が動作可能な状態となる。
これにより、比較部１０１の出力線１５１，１６１の信
号レベルが所定の論理レベルに増幅される。ここで、読
出信号Ｂ１とタグ・アドレス信号Ａ１とが一致していれ
ば、出力線１５１のレベルは“Ｌ”となり、出力線１６
１は“Ｈ”となる。
【０００６】出力線１６１が“Ｈ”になると、次段の増
幅部２０２が動作可能な状態となり、比較部１０２の出
力線１５２，１６２の信号レベルが所定の論理レベルに
増幅される。ここで、読出信号Ｂ２とタグ・アドレス信
号Ａ２とが一致していなければ、出力線１５２は“Ｈ”
となり、出力線１６２は“Ｌ”となる。これにより、Ｎ
ＭＯＳ３２２がオン状態となり、出力線３１が“Ｌ”と
なってタグ・アドレス信号Ａｉと読出信号Ｂｉとが一致
していない旨の不一致信号ＭＨの出力が行われる。一
方、出力線１６２は“Ｌ”となるので、３段目以降の増
幅部２０３〜２０ ｎは起動されない。タグ・アドレス信
号Ａｉと読出信号Ｂｉの対応するビットがすべて一致し
ている場合には、各増幅部２０ｉによって、順番に出力
線１６ｉが“Ｈ”となり、最終段の増幅部２０ｎの出力
線１６ｎから、一致を示す“Ｈ”の一致信号ＨＩＴが出
力される。以上のように、このタグ・コンパレータは、
比較対象のタグ・アドレス信号Ａｉと読出信号Ｂｉと
を、１ビットずつ順番に比較し、不一致ビットが検出さ
れた時にそれ以降の比較を停止して、不一致信号ＭＨを
出力するようになっている。このため、全ビットを同時
に比較する一致検出回路に比べて、消費電力の低減を図
ることが可能である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
タグ・コンパレータ等の多ビット一致検出回路では、次
のような課題があった。全ビットを同時に比較しないの
で、消費電力の低減が可能ではあるが、データによっ
て、比較結果が出力されるまでの時間が一定せず、タイ
ミング回路の設計が困難であった。更に、比較するビッ
ト数が多い場合には、比較結果の確定までの時間が長く
なり、遅延時間が大きくなるという課題があった。本発
明は、前記従来技術が持っていた課題を解決し、処理時
間をほとんど増加させず、消費電力の低減が可能な多ビ
ット一致検出回路を提供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、メモリセルから読み出
された複数の相補的な読出信号と比較対象となる複数ビ
ットのデータ信号とを対応するビット毎に比較し、各ビ
ット毎の一致／不一致を示す相補的な検出信号を出力す
る複数の比較部と、前記複数の比較部毎に設けられ、そ
れぞれ動作を制御するための制御信号が与えられたとき
に起動し、前記検出信号を所定の論理レベルに増幅して
前記各ビット毎の一致／不一致を示す出力信号を生成す
る複数の増幅部と、前記複数の増幅部で生成された出力
信号に基づいて、前記複数の読出信号と前記複数のデー
タ信号とが一致しているか否かを判定する判定部とを備
えた多ビット一致検出回路において、前記複数の増幅部
を２以上の増幅グループに分割し、各増幅グループ毎に
先頭の増幅部から対応するビットの一致を示す前記出力
信号が出力されたときに、該各増幅グループ内の残りの
増幅部が同時に起動されるように構成している。第１の
発明によれば、以上のように多ビット一致検出回路を構
成したので、次のような作用が行われる。メモリセルか
ら読み出された読出信号と比較対象となる複数ビットの
データ信号は、複数の比較部において対応するビット毎
に比較され、各ビット毎の一致／不一致を示す検出信号
が出力される。複数の検出信号は、２以上の増幅グルー
プに分割された対応する複数の増幅部に与えられる。各
増幅グループ内の先頭の増幅部からビットの一致を示す
出力信号が出力されると、その増幅グループ内の残りの
増幅部が同時に起動され、それぞれ対応する検出信号が
増幅されて出力信号が出力される。複数の増幅部の出力
信号は判定部に与えられ、これらの出力信号に基づい
て、読出信号とデータ信号とが一致しているか否かの判
定が行われる。
【０００９】第２の発明は、第１の発明と同様の多ビッ
ト一致検出回路において、複数の増幅部を２以上の増幅
グループに分割し、各増幅グループ毎に前段の増幅部か
ら対応するビットの一致を示す前記出力信号が出力され
たときに、該各増幅グループ内の後段の増幅部が順番に
起動されるように構成している。第２の発明によれば、
次のような作用が行われる。メモリセルから読み出され
た読出信号と比較対象となる複数ビットのデータ信号
は、複数の比較部において対応するビット毎に比較さ
れ、各ビット毎の一致／不一致を示す検出信号が出力さ
れる。複数の検出信号は、２以上の増幅グループに分割
された対応する複数の増幅部に与えられる。各増幅グル
ープ内の複数の増幅部において、前段の増幅部からビッ
トの一致を示す出力信号が出力されると、後段の増幅部
が順番に起動され、それぞれ対応する検出信号が増幅さ
れて出力信号が出力される。複数の増幅部の出力信号は
判定部に与えられ、これらの出力信号に基づいて、読出
信号とデータ信号とが一致しているか否かの判定が行わ
れる。
【００１０】第３の発明は、第１及び第２の発明の多ビ
ット一致検出回路において、判定部を、前記増幅部の増
幅グループに対応する複数の判定グループに分割し、該
各判定グループ内での一致／不一致の検出結果に基づい
て、前記複数の読出信号と前記複数のデータ信号とが一
致しているか否かを判定する構成としている。第３の発
明によれば、多ビット一致検出回路内の判定部におい
て、次のような作用が行われる。増幅グループに対応し
て分割された判定グループで、それぞれの増幅グループ
内の一致／不一致の検出結果が出力される。更に、各判
定グループの検出結果に基づいて、読出信号とデータ信
号とが一致しているか否かの判定が行われる。第４の発
明は、第１〜第３の発明における判定部を、相補的な第
１及び第２の論理レベルを有し、前記複数の読出信号と
前記複数のデータ信号とが一致しているときに該第１の
論理レベルを出力し、不一致のときに該第２の論理レベ
ルを出力する出力線と、一致／不一致の判定前に、前記
出力線を前記第１の論理レベルに充電するＭＯＳトラン
ジスタ（以下、「ＭＯＳ」という）と、前記複数の増幅
部から出力される出力信号によってそれぞれ導通状態が
制御され、該出力信号によって不一致が示されたとき
に、前記出力線を前記第２の論理レベルに接続する複数
の複数のバイポーラトランジスタ（以下、「ＴＲ」とい
う）とを有する構成としている。第４の発明によれば、
判定部において次のような作用が行われる。一致／不一
致の判定前に、ＭＯＳによって出力線が一致を示す第１
の論理レベルに充電される。判定開始後、複数の増幅部
から出力される出力信号のいずれかによって不一致が示
されると、その出力信号に対応するＴＲが導通状態に制
御され、出力線は不一致を示す第２の論理レベルに接続
される。
【００１１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す多ビット一致検
出回路の構成図であり、図２中の要素と共通の要素には
共通の符号が付されている。この多ビット一致検出回路
は、第１グループを構成するｎ個の比較部１０１，１０
２，…，１０ｎ及び増幅部２０１，２０２，…，２０ｎ
と、第２グループを構成するｎ個の比較部１０n+1 ，１
０n+2 ，…，１０2n及び増幅部２０n+1 ，２０n+2 ，
…，２０2nとを有している。各比較部１０ｉ（但し、ｉ
＝１〜２ｎ）は、それぞれ図示しない２ｎ個のメモリセ
ルのビット線対１ｉ，２ｉに接続されており、このビッ
ト線対１ｉ，２ｉから相補的な読出信号Ｂｉ，／Ｂｉが
与えられている。また、各比較部１０ｉは、それぞれア
ドレス線対３ｉ，４ｉに接続されており、このアドレス
線対３ｉ，４ｉから相補的なアドレス信号Ａｉ，／Ａｉ
が与えられている。各比較部１０ｉは同一の構成であ
り、それぞれアドレス信号Ａｉと読出信号ＢｉとのＥＯ
Ｒを出力する出力線１５ｉと、ＥＮＯＲを出力する出力
線１６ｉとを有している。各比較部１０ｉの出力線１５
ｉ，１６ｉには、増幅部２０ｉが接続されている。各増
幅部２０ｉは、同一の構成であり、それぞれの端子Ｅに
与えられるイネーブル信号ＥＮｉによって動作が制御さ
れるようになっている。増幅部２０ｉは、イネーブル信
号ＥＮｉがレベル“Ｈ”のときに活性化されて、比較部
１０ｉから出力線１５ｉ，１６ｉに出力された相補的な
検出信号ＥＯＲ，ＥＮＯＲのレベルを所定の論理レベル
まで増幅するものである。また、イネーブル信号ＥＮｉ
がレベル“Ｌ”の場合、増幅部２０ｉは不活性化状態に
されるようになっている。
【００１２】第１及び第２グループの各初段の増幅部２
０１，２０n+1 の端子Ｅには、比較判定動作を開始する
ためのイネーブル信号ＥＮが共通に与えられるようにな
っている。また、第１グループの増幅部２０１の出力線
１６１は、この第１グループの他の増幅部２０２〜２０
ｎの端子Ｅに共通に接続され、第２グループの増幅部２
０n+1 の出力線１６n+1 は、この第２グループの他の増
幅部２０n+2 〜２０2nの端子Ｅに共通に接続されてい
る。更に、この多ビット一致検出回路は、アドレス信号
Ａｉと読出信号Ｂｉの対応するビットがすべて一致して
いるか否かを判定する判定部３０を有している。判定部
３０は、すべてのビットが一致しているときに“Ｈ”、
１ビット以上が不一致の場合に“Ｌ”の検出信号ＨＩＴ
を出力するための出力線３１と、不一致ビットがあった
ときにこの出力線３１を“Ｌ”にプルダウンするための
２ｎ個のＮＭＯＳ３２ｉと、判定前にプリチャージ信号
ＰＲＣによって出力線３１を“Ｈ”に充電するためのＰ
ＭＯＳ３３で構成されている。各増幅部２０ｉの出力線
１５ｉは、それぞれ対応するＮＭＯＳ３２ｉのゲートに
接続されている。各ＮＭＯＳ３２ｉのドレインは出力線
３１に共通接続され、ソースは接地電位ＧＮＤに接続さ
れている。
【００１３】図３は、図１中の比較部１０ｉと増幅部２
０ｉの回路図である。比較部１０ｉは、４個のＰＭＯＳ
１１ｉ，１２ｉ，１３ｉ，１４ｉで構成されたバタフラ
イ型コンパレータである。即ち、ビット線１ｉと出力線
１５ｉとの間、及びビット線２ｉと出力線１６ｉとの間
に、アドレス線３ｉからのアドレス信号Ａｉによってゲ
ート制御されるＰＭＯＳ１１ｉ，１２ｉが、それぞれ接
続されている。また、これに交差するように、ビット線
２ｉと出力線１５ｉとの間、及びビット線１ｉと出力線
１６ｉとの間に、アドレス線４ｉからのアドレス信号／
Ａｉによってゲート制御されるＰＭＯＳ１３ｉ，１４ｉ
が、それぞれ接続されている。これにより、アドレス信
号Ａｉが“Ｌ”のときには、ＰＭＯＳ１１ｉ，１２ｉが
オン状態となって、ビット線対１ｉ，２ｉの信号が、出
力線１５ｉ，１６ｉにそれぞれ出力される。また、アド
レス信号Ａｉが“Ｈ”のときには、ＰＭＯＳ１３ｉ，１
４ｉがオン状態となって、ビット線対１ｉ，２ｉの信号
が、出力線１６ ｉ，１５ｉにそれぞれ出力される。従っ
て、出力線１５ｉにはアドレス信号Ａｉと読出信号Ｂｉ
のＥＯＲが出力され、出力線１６ｉにはアドレス信号Ａ
ｉと読出信号ＢｉのＥＮＯＲが出力されることになる。
【００１４】また、増幅部２０ｉは、ＰＭＯＳ２１ｉ，
２２ｉ、及びＮＭＯＳ２３ｉ，２４ ｉで構成されたフリ
ップフロップ型のセンスアンプＳＡを有している。即
ち、ＰＭＯＳ２１ｉ，２２ｉのドレインは電源電位ＶＤ
Ｄに共通に接続され、これらのＰＭＯＳ２１ｉ，２２ｉ
のソースが、ＮＭＯＳ２３ｉ，２４ｉのドレインにそれ
ぞれ接続されている。ＮＭＯＳ２３ｉ，２４ｉのソース
は、ノードＮ２１に共通に接続されている。ＰＭＯＳ２
１ｉとＮＭＯＳ２３ｉのゲートはノードＮ２２に接続さ
れ、このノードＮ２２にＰＭＯＳ２２ｉのソース、ＮＭ
ＯＳ２４ｉのドレイン、及び出力線１６ｉが接続されて
いる。また、ＰＭＯＳ２２ｉとＮＭＯＳ２４ｉのゲート
はノードＮ２３に接続され、このノードＮ２３にＰＭＯ
Ｓ２１ｉのソース、ＮＭＯＳ２３ｉのドレイン、及び出
力線１５ｉが接続されている。ノードＮ２１には、ＮＭ
ＯＳ２５ｉのドレインが接続され、このＮＭＯＳ２５ ｉ
のソースが接地電位ＧＮＤに接続されている。ＮＭＯＳ
２５ｉのゲートは、端子Ｅに接続され、イネーブル信号
ＥＮｉが与えられるようになっている。
【００１５】このような増幅部２０ｉでは、端子Ｅに与
えられたイネーブル信号ＥＮｉが“Ｈ”のときに、セン
スアンプＳＡが活性化される。そして、ノードＮ２２の
電位がノードＮ２３の電位よりも少しでも高ければ、Ｎ
ＭＯＳ２３ｉがオン状態となり、ノードＮ２３の電位は
“Ｌ”となる。これにより、ノードＮ２２の電位は更に
上昇して“Ｈ”となる。逆に、ノードＮ２２の電位がノ
ードＮ２３の電位よりも少しでも低くければ、ＮＭＯＳ
２４ｉがオン状態となり、ノードＮ２２の電位は“Ｌ”
となって、ノードＮ２３の電位は更に上昇して“Ｈ”と
なる。このように、増幅部２０ｉは、イネーブル信号Ｅ
Ｎｉによって動作の制御が行われるとともに、活性化さ
れたときには、比較部１０ｉから出力線１５ｉ，１６ｉ
に出力された相補的な検出信号ＥＯＲ，ＥＮＯＲを、所
定の論理レベル“Ｌ”，“Ｈ”まで増幅する機能を有し
ている。
【００１６】図４（ａ）〜（ｃ）は、図１の動作を示す
信号波形図であり、同図（ａ）はヒット時、同図（ｂ）
は最上位ビットが不一致の時、及び同図（ｃ）は下位ビ
ットが不一致の時の信号波形を示している。次に、図４
（ａ）〜（ｃ）を参照しつつ、図１の多ビット一致検出
回路の動作（Ｉ）〜（III)を説明する。 （Ｉ） ヒット時の動作 まず、比較対象となる相補的なアドレス信号Ａｉ，／Ａ
ｉが、各アドレス線対３ｉ，４ｉに与えられる。また、
特定のアドレスのメモリセルが選択され、２ｎ個のメモ
リセルから読み出された相補的な読出信号Ｂｉ，／Ｂｉ
が、それぞれビット線対１ｉ，２ｉに出力される。これ
により、各比較部１０ｉの出力線１５ｉ，１６ｉには、
比較結果の検出信号ＥＯＲ，ＥＮＯＲがそれぞれ出力さ
れる。但し、メモリセルから出力される読み出し信号Ｂ
ｉ，／Ｂｉのレベル差は、所定の論理レベルのレベル差
よりも小さいので、出力線１５ｉ，１６ｉの信号レベル
は所定の論理レベルに達していない低レベルの信号とな
っている。
【００１７】次に、比較動作を開始するために“Ｈ”の
イネーブル信号ＥＮが与えられると、第１グループの初
段の増幅部２０１と、第２グループの初段の増幅部２０
n+1とが動作可能な状態となる。これにより、比較部１
０１の出力線１５１，１６１の信号レベルが所定の論理
レベルに増幅される。同時に、比較部１０n+1 の出力線
１５n+1 ，１６n+1 の信号レベルが所定の論理レベルに
増幅される。ここで、読出信号Ｂ１とアドレス信号Ａ１
とが一致していれば、出力線１５１のレベルは“Ｌ”と
なり、出力線１６１は“Ｈ”となる。同様に、読出信号
Ｂn+1 とアドレス信号Ａn+1 とが一致していれば、出力
線１５n+1 は“Ｌ”となり、出力線１６ n+1 は“Ｈ”と
なる。出力線１６１が“Ｈ”になると、第１グループの
残りの増幅部２０２〜２０ｎが動作可能な状態となり、
比較部１０２〜１０ｎの出力線１５２〜１５ｎ，１６ ２
〜１６ｎの信号レベルが、同時に所定の論理レベルまで
増幅される。同様に、出力線１６n+1 が“Ｈ”になる
と、第２グループの残りの増幅部２０n+2 〜２０ 2nが動
作可能な状態となり、比較部１０n+2 〜１０2nの出力線
１５n+2 〜１５2n，１６n+2 〜１６2nの信号レベルが、
所定の論理レベルまで増幅される。２ｎビットのアドレ
ス信号Ａｉと読出信号Ｂｉの対応するビットがすべて一
致している場合には、各増幅部２０ｉで増幅された出力
線１５ｉのレベルはすべて“Ｌ”となり、出力線３１か
ら出力される検出信号ＨＩＴは、一致を示す“Ｈ”のま
まの状態となる。
【００１８】（II） 最上位ビットが不一致の時の動作 比較動作を開始するために“Ｈ”のイネーブル信号ＥＮ
が与えられると、第１グループの初段の増幅部２０
１と、第２グループの初段の増幅部２０n+1 とが動作可
能な状態となる。これにより、比較部１０１の出力線１
５１，１６１の信号レベルが所定の論理レベルに増幅さ
れる。同時に、比較部１０n+1 の出力線１５ n+1 ，１６
n+1 の信号レベルが所定の論理レベルに増幅される。こ
こで、読出信号Ｂ１とアドレス信号Ａ１とが不一致であ
ると、出力線１５１のレベルは“Ｈ”となり、出力線１
６１の検出信号ＨＩＴは“Ｌ”となる。
【００１９】（III) 下位ビットが不一致の時の動作 比較動作を開始するために“Ｈ”のイネーブル信号ＥＮ
が与えられると、第１グループの初段の増幅部２０
１と、第２グループの初段の増幅部２０n+1 とが動作可
能な状態となる。これにより、比較部１０１の出力線１
５１，１６１の信号レベルが所定の論理レベルに増幅さ
れる。同時に、比較部１０n+1 の出力線１５ n+1 ，１６
n+1 の信号レベルが所定の論理レベルに増幅される。こ
こで、読出信号Ｂ１とアドレス信号Ａ１とが一致してい
れば、出力線１５１のレベルは“Ｌ”となり、出力線１
６１は“Ｈ”となる。同様に、読出信号Ｂn+1 とアドレ
ス信号Ａn+1 とが一致していれば、出力線１５n+1 は
“Ｌ”となり、出力線１６n+1 は“Ｈ”となる。出力線
１６１が“Ｈ”になると、第１グループの残りの増幅部
２０２〜２０ｎが動作可能な状態となり、比較部１０２
〜１０ｎの出力線１５２〜１５ｎ，１６ ２〜１６ｎの信
号レベルが、同時に所定の論理レベルまで増幅される。
同様に、出力線１６n+1 が“Ｈ”になると、第２グルー
プの残りの増幅部２０n+2 〜２０ 2nが動作可能な状態と
なり、比較部１０n+2 〜１０2nの出力線１５n+2 〜１５
2n，１６n+2 〜１６2nの信号レベルが、所定の論理レベ
ルまで増幅される。ここで、読出信号Ｂｉとアドレス信
号Ａｉとが一致していなければ、その一致していない読
出信号Ｂｉに対応する出力線１５ｉは“Ｈ”となる。こ
れにより、出力線１５ｉで制御されるＮＭＯＳ３２ｉが
オン状態となり、出力線３１の検出信号ＨＩＴが“Ｌ”
となってアドレス信号Ａｉと読出信号Ｂｉとが一致して
いない旨の出力が行われる。以上のように、この第１の
実施形態の多ビット一致検出回路は、比較対象のアドレ
ス信号Ａｉと読出信号Ｂｉの第１ビット同士を比較し
て、一致したときには残りのビットを一斉に比較し、不
一致のときには残りのビットの比較を停止するようにし
ている。このため、全ビットを同時に比較する一致検出
回路に比べて消費電力の低減が可能になるとともに、図
２のタグ・コンパレータのように１ビットずつ順番に比
較するものに比べて処理速度が速く、かつ常に同一タイ
ミングで比較結果が得られるという利点がある。
【００２０】第２の実施形態 図５は、本発明の第２の実施形態を示す多ビット一致検
出回路の構成図であり、図１中の要素と共通の要素には
共通の符号が付されている。この第２の実施形態の多ビ
ット一致検出回路では、図１の多ビット一致検出回路に
おける判定部３０に代えて、構成の異なる判定部３０Ａ
を設けている。判定部３０Ａでは、出力線３１を、第１
グループの比較結果を判定してその検出結果を出力する
出力線３１ａと、第２グループの比較結果を判定してそ
の検出結果を出力する出力線３１ｂとに分割している。
このため、判定前にプリチャージ信号ＰＲＣによって出
力線３１ａ，３１ｂを“Ｈ”に充電するために、それぞ
れＰＭＯＳ３３ａ，３３ｂを設けている。更に、出力線
３１ａ，３１ｂは、２入力の論理積ゲート（以下、「Ａ
ＮＤ」という）３４によって論理積がとられて、このＡ
ＮＤ３４の出力側から検出信号ＨＩＴが出力されるよう
になっている。その他の構成及び動作は、図１と同様で
ある。以上のように、この第２の実施形態の多ビット一
致検出回路は、第１及び第２グループ毎に検出結果を出
力する出力線３１ａ，３１ｂを設けている。これによ
り、第２の実施形態の利点に加えて、各出力線３１ａ、
３１ｂの寄生容量が小さくなり、高速動作が可能にな
る。更に、各出力線３１ａ、３１ｂによって寄生容量が
分割されているので、不一致時の充放電量を分割するこ
とが可能になり、消費電力の低減が可能になるという利
点がある。
【００２１】第３の実施形態 図６は、本発明の第３の実施形態を示す多ビット一致検
出回路の構成図であり、図１中の要素と共通の要素には
共通の符号が付されている。この第３の実施形態の多ビ
ット一致検出回路では、増幅部２０２〜２０ｎ，２０
n+2 〜２０2nに対するイネーブル信号ＥＮｉの接続形態
を変更している。即ち、第１及び第２グループの各初段
の増幅部２０１，２０n+1 の端子Ｅには、図１と同様
に、比較判定動作を開始するためのイネーブル信号ＥＮ
が共通に与えられるようになっている。また、増幅部２
０１の出力線１６１は、増幅部２０ ２端子Ｅに接続さ
れ、増幅部２０n+1 の出力線１６n+1 は、増幅部２０
n+2 端子Ｅに接続されている。一方、第１グループの増
幅部２０３，…，２０ｎの端子Ｅには、それぞれ前段の
増幅部２０２，…，２０n-1 の出力線１６２，…，１６
n-1 が接続されている。また、第２グループの増幅部２
０n+3 ，…，２０2nの端子Ｅには、それぞれ前段の増幅
部２０n+2 ，…，２０2n-1の出力線１６n+2 ，…，１６
2n-1が接続されている。その他の構成は、図１と同様で
ある。
【００２２】この多ビット一致検出回路では、第１及び
第２グループ内の各増幅部２０２〜２０ｎ，２０n+2 〜
２０2nの動作は、それぞれ前段の増幅部２０１〜２０
n-1 ，２０n+1 〜２０2n-1の出力線１６ｉによって制御
される。即ち、前段の比較結果が一致している場合にの
み、後段の増幅部２０ｉが活性化される。従って、例え
ば、アドレス信号Ａｉと読出信号Ｂｉとが不一致であれ
ば、増幅部２０ｉの出力線１５ｉは“Ｈ”、出力線１６
ｉは“Ｌ”となる。これにより、ＮＭＯＳ３２ｉがオン
状態となって出力線３１上の検出信号ＨＩＴは“Ｌ”と
なり、不一致の検出結果が出力される。一方、同一グル
ープ内の後段の増幅部２０i+1 ，…は起動されない。以
上のように、この第３の実施形態の多ビット一致検出回
路は、比較するビットを第１及び第２グループのグルー
プに分割し、各グループ毎に比較対象のアドレス信号Ａ
ｉと読出信号Ｂｉとを、１ビットずつ順番に比較し、不
一致ビットが検出された時にそれ以降の比較を停止し
て、検出信号ＨＩＴを出力するようになっている。この
ため、全ビットを同時に比較する一致検出回路に比べ
て、消費電力の低減が可能になるとともに、図２の従来
のタグ・コンパレータのように全ビットを順次比較する
ものに比べて、処理時間を短縮することが可能になると
いう利点がある。
【００２３】第４の実施形態 図７は、本発明の第４の実施形態を示すプルダウン部の
構成図である。このプルダウン部は、図１、図５及び図
６中の各ＮＭＯＳ３２１〜３２2nに代えて用いられるも
のであり、出力線１５ｉから不一致の旨の“Ｈ”が出力
されたときに、出力線３１を高速にプルダウンして検出
信号ＨＩＴを“Ｌ”にするためのものである。プルダウ
ン部は、ＮＭＯＳ４１を有しており、このＮＭＯＳ４１
のドレインが出力線３１に接続されている。ＮＭＯＳ４
１のゲートは出力線１５ｉに、ソースはノードＮ４０
に、それぞれ接続されている。また、ノードＮ４０は、
抵抗４２を介して接地電位ＧＮＤに接続されている。更
に、プルダウン部４０は、ＮＰＮ型ＴＲ４３を有してお
り、このＴＲ４３のコレクタが出力線３１に、ベースが
ノードＮ４０に、エミッタが接地電位ＧＮＤに、それぞ
れ接続された構成となっている。このようなプルダウン
部において、出力線１５ｉのレベルが“Ｈ”になると、
ＮＭＯＳ４１はオン状態となり、出力線３１から抵抗４
２を介して電流が流れ、ノードＮ４０の電位が上昇す
る。これにより、ＴＲ４３がオン状態となり、出力線３
１はＴＲ４３を介して接地電位ＧＮＤにプルダウンさ
れ、出力線３１上の電化は急速に放電される。以上のよ
うに、この第４の実施形態のプルダウン部は、ＴＲ４３
によって出力線３１をプルダウンするようにしている。
このため、例えば図１中のＮＭＯＳ３２ｉに比べて、寄
生容量をほとんど増加させずに、駆動電流を大きくする
ことができ、不一致が検出されたときの高速動作が可能
になるという利点を有する。
【００２４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図１、図５及び図６では、比較部１０ｉ及び増
幅部２０ｉをそれぞれｎ個ずつの２グループに分割して
いるが、グループ数は２に限定されない。また、各グル
ープ内の増幅部２０ｉの数は、同一である必要はない。 （ｂ） 比較部１０ｉの回路構成は図３中の回路に限定
されず、メモリセルから読み出された相補的な読出信号
Ｂｉ，／Ｂｉを比較対象のデータ信号Ａｉと比較して、
相補的な検出信号を出力するものであればどのような回
路でも適用可能である。 （ｃ） 増幅部２０ｉの回路構成は図３中の回路に限定
されず、比較部１０ｉから出力された相補的な検出信号
を増幅して所定の論理レベルの出力信号を出力するもの
であればどのような回路でも適用可能である。 （ｄ） ＰＭＯＳ３３，３３ａ，３３ｂに代えて、プル
アップ抵抗を用いても良い。 （ｅ） 図７中の抵抗４２に代えて、ドレインとゲート
を接続したＮＭＯＳを抵抗素子として用いても良い。
【００２５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、判定部から出力された検出信号を増幅する複
数の増幅部を２以上の増幅グループに分割し、各増幅グ
ループ毎に先頭の増幅部から対応するビットの一致を示
す前記出力信号が出力されたときに、該各増幅グループ
内の残りの増幅部が同時に起動されるように構成してい
る。このため、全ビットを同時に比較する一致検出回路
に比べて消費電力の低減が可能になるとともに、１ビッ
トずつ順番に比較するものに比べて処理速度が速く、か
つ常に同一タイミングで比較結果が得られるという効果
がある。第２の発明によれば、判定部から出力された検
出信号を増幅する複数の増幅部を２以上の増幅グループ
に分割し、各増幅グループ毎に前段の増幅部から対応す
るビットの一致を示す出力信号が出力されたときに、各
増幅グループ内の後段の増幅部が順番に起動されるよう
に構成している。このため、第１の発明よりも処理時間
は増加するが、消費電力を更に低減することができると
いう効果がある。
【００２６】第３の発明によれば、判定部を、増幅部の
増幅グループに対応する複数の判定グループに分割し、
各判定グループ内での一致／不一致の検出結果に基づい
て、読出信号とデータ信号とが一致しているか否かを判
定する構成としている。このため、分割された判定部の
配線等の寄生容量が小さくなり、高速動作が可能にな
る。更に、判定部の寄生容量が分割されているので、不
一致時の判定部の充放電量を分割することが可能にな
り、消費電力が低減できるという効果がある。第４の発
明によれば、判定部を読出信号とデータ信号が一致して
いるときに第１の論理レベルを出力し、不一致のときに
第２の論理レベルを出力する出力線と、一致／不一致の
判定前に出力線を第１の論理レベルに充電するＭＯＳ
と、出力信号によって不一致が示されたときに出力線を
第２の論理レベルに接続する複数の複数のＴＲを有する
構成にしている。これにより、不一致時に出力線を高速
に第２の論理レベルにすることが可能になり、高速動作
が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す多ビット一致検
出回路の構成図である。
【図２】従来のタグ・コンパレータの構成図である。
【図３】図１中の比較部１０ｉと増幅部２０ｉの回路図
である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の第２の実施形態を示す多ビット一致検
出回路の構成図である。
【図６】本発明の第３の実施形態を示す多ビット一致検
出回路の構成図である。
【図７】本発明の第４の実施形態を示すプルダウン部の
構成図である。
【符号の説明】
１ｉ，２ｉ ビット線対 ３ｉ，４ｉ アドレス線対 １０ｉ 比較部 １５，１６，３１ 出力線 ２０ｉ 増幅部 ３０ 判定部 ３２ｉ，３３ ＮＭＯＳ（ＮチャネルＭＯＳトランジ
スタ） ４３ ＴＲ（バイポーラトランジスタ）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルから読み出された複数の相補
    的な読出信号と比較対象となる複数ビットのデータ信号
    とを対応するビット毎に比較し、各ビット毎の一致／不
    一致を示す相補的な検出信号を出力する複数の比較部
    と、 前記複数の比較部毎に設けられ、それぞれ動作を制御す
    るための制御信号が与えられたときに起動し、前記検出
    信号を所定の論理レベルに増幅して前記各ビット毎の一
    致／不一致を示す出力信号を生成する複数の増幅部と、 前記複数の増幅部で生成された出力信号に基づいて、前
    記複数の読出信号と前記複数のデータ信号とが一致して
    いるか否かを判定する判定部とを備えた多ビット一致検
    出回路において、 前記複数の増幅部を２以上の増幅グループに分割し、各
    増幅グループ毎に先頭の増幅部から対応するビットの一
    致を示す前記出力信号が出力されたときに、該各増幅グ
    ループ内の残りの増幅部が同時に起動されるように構成
    したことを特徴とする多ビット一致検出回路。
  2. 【請求項２】 メモリセルから読み出された複数の相補
    的な読出信号と比較対象となる複数ビットのデータ信号
    とを対応するビット毎に比較し、各ビット毎の一致／不
    一致を示す相補的な検出信号を出力する複数の比較部
    と、 前記複数の比較部毎に設けられ、それぞれ動作を制御す
    るための制御信号が与えられたときに起動し、前記検出
    信号を所定の論理レベルに増幅して前記各ビット毎の一
    致／不一致を示す出力信号を生成する複数の増幅部と、 前記複数の増幅部で生成された出力信号に基づいて、前
    記複数の読出信号と前記複数のデータ信号とが一致して
    いるか否かを判定する判定部とを備えた多ビット一致検
    出回路において、 前記複数の増幅部を２以上の増幅グループに分割し、各
    増幅グループ毎に前段の増幅部から対応するビットの一
    致を示す前記出力信号が出力されたときに、該各増幅グ
    ループ内の後段の増幅部が順番に起動されるように構成
    したことを特徴とする多ビット一致検出回路。
  3. 【請求項３】 前記判定部を、前記増幅部の増幅グルー
    プに対応する複数の判定グループに分割し、該各判定グ
    ループ内での一致／不一致の検出結果に基づいて、前記
    複数の読出信号と前記複数のデータ信号とが一致してい
    るか否かを判定する構成としたことを特徴とする請求項
    １または２記載の多ビット一致検出回路。
  4. 【請求項４】 前記判定部は、 相補的な第１及び第２の論理レベルを有し、前記複数の
    読出信号と前記複数のデータ信号とが一致しているとき
    に該第１の論理レベルを出力し、不一致のときに該第２
    の論理レベルを出力する出力線と、 一致／不一致の判定前に、前記出力線を前記第１の論理
    レベルに充電するＭＯＳトランジスタと、 前記複数の増幅部から出力される出力信号によってそれ
    ぞれ導通状態が制御され、該出力信号によって不一致が
    示されたときに、前記出力線を前記第２の論理レベルに
    接続する複数の複数のバイポーラトランジスタとを、 有することを特徴とする請求項１、２または３記載の多
    ビット一致検出回路。
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