JP3617569B2 - 多ビット一致回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるキャッシュメモリ等に使用される多ビット一致回路に係り、詳細には、ｎビットの入力信号の全ビットについて一致比較を行う多ビット一致回路に関する。
【０００２】
【従来の技術】
１ビットの２進数ｘ，ｙが一致しているか否かを調べる回路を一致回路あるいは不一致回路と呼び、その１ビットの２進数ｘ，ｙを何ビットか集め、多ビット一致回路や多ビット不一致回路を構成する。１ビット一致回路は別名、排他的論理和（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）ゲート、１ビット不一致回路は別名、否定排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートとも呼ばれる。
【０００３】
従来のこの種の多ビット一致回路としては、例えば「ＣＭＯＳ回路の使い方（Ｉ）」（工業調査会 １９８８年１月２０日発行 １０５〜１０９頁）に記載されたものがあった。
【０００４】
図２４は、一般的な４ビット一致回路を示す回路図である。図２４において、この４ビット一致回路は被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］をそれぞれ入力する４個の２入力排他的論理和回路１〜４と、それらの２入力排他的論理和回路１〜４による各ビットの比較出力を入力し、一致比較の出力信号ＯＵＴの論理を確定する４入力ＮＯＲ回路５から構成されている。
【０００５】
上記４ビット一致回路回路は、被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］の各ビットの論理がすべて同じであった場合に出力信号ＯＵＴに一致していたことを示すハイレベル信号「Ｈ」を出力するものである。
【０００６】
一方、上記被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］のうち、１ビットでも論理が異なる場合、出力信号ＯＵＴには不一致ビットがあったことを示すローレベル信号「Ｌ」を出力する。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の多ビット一致回路では、以下（１）〜（４）のような間題点があった。
【０００８】
すなわち、（１）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、出力の論理確定までの遅延時間が増大する。
【０００９】
（２）被一致比較対象の入力信号の論理確定と一致比較対象の入力信号の論理確定に遅延差がある場合、出力信号にヒゲ状の細いパルス（ハザード）が出力されてしまう。
【００１０】
（３）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、レイアウト面積が増大する。
【００１１】
（４）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、消費電力が増加する。
【００１２】
本発明は、入力信号の論理に拘らず出力信号の遅延時間を一定に保つことによりタイミング設計を容易にすることができ、高速動作を可能にするとともに、レイアウト面積を小さくでき、さらには消費電力を小さくできる多ビット一致回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る多ビット一致回路は、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行う多ビット一致回路において、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部とを備え、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成している。
【００１４】
本発明に係る多ビット一致回路は、一致比較部が、２入力排他的論理和回路とその出力を制御信号とするプルダウン素子にオープンドレインＮＭＯＳを用いて一致比較結果を出力する構成とし、出力制御部は、２入力ＮＡＮＤ回路とその出力を制御信号とするプルダウン素子であるオープンドレインＮＭＯＳにより入力遷移検出結果を出力する構成とし、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成する。
【００１５】
また、本発明に係る多ビット一致回路は、一致比較部内のプルダウン素子にバイポーラトランジスタを付加して一致比較結果を出力する構成とし、出力制御部のプルダウン素子にバイポーラトランジスタを付加して入力遷移検出信号を出力する構成としてもよい。
【００１６】
また、本発明に係る多ビット一致回路は、出力制御部内の２入力ＮＡＮＤ回路を、一致比較部内の２入力排他的論理和回路に使用された回路構成と同じレイアウトを用いて、論理回路を構成するものであってもよい。
【００１７】
また、本発明に係る多ビット一致回路は、出力制御部内で用いるプルダウン素子の駆動能力に対応して、出力制御部の出力にタイミング調整用の負荷回路を付加する構成であってもよい。
【００１８】
また、本発明に係る多ビット一致回路は、一致比較部内で用いるプルダウン素子と出力制御部内で用いるプルダウン素子を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子をダミー素子として（ｎ−１）個付加する構成であってもよい。
【００１９】
また、本発明に係る多ビット一致回路は、出力部からレイアウト的に最も離れている一致比較部に対して出力制御部を隣接して配置し、一致比較部に入力される被一致比較信号対を、出力制御部に入力するようにレイアウトしてもよい。
【００２０】
また、本発明に係る多ビット一致回路は、ｎビットの一致比較部内で用いるプルダウン素子と、出力制御部内で用いるプルダウン素子の駆動能力を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子を使いダミー素子としてｎ個、又はそれ以上、付加する構成であってもよい。
【００２１】
さらに、多ビット一致回路が、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行い、不一致比較結果を出力する多ビット不一致回路であってもよい。
【００２２】
【発明の実施の形態】
本発明に係る多ビット一致回路は、半導体集積回路におけるキャッシュメモリ等に用いられる多ビット一致回路に適用することができる。
【００２３】
図１は本発明の第１の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１に示す多ビット一致回路は、ｎ入力ビットの一致回路を用いたヒットコンパレータ回路に適用した例である。
【００２４】
図１において、ｎビット一致回路１０（多ビット一致回路）は、ｎ個の一致比較部１００、出力制御部１１０、出力部１２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３０，１３１から構成されるダイナミック型論理回路である。
【００２５】
上記ｎビット一致回路１０は、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ＿Ｎ［１：ｎ］と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］を入力し、ｎビットの一致比較結果である出力信号ＨＩＴを出力するものである。
【００２６】
上記ｎ個の一致比較部１００には、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］とがそれぞれに入力される。なお、詳細な内部構成については図２及び図３で後述する。このｎ個の一致比較部１００の出力は、すべてワイヤードオア接続され、ワイヤードオア接続された出力はＣＯＭＰ信号として同期信号ＣＬＫによって制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３０と出力部１２０の１入力に接続される。
【００２７】
上記出力制御部１１０には、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］のうち、１ビットの信号対が入力される。なお、詳細な内部構成については図４及び図５で後述する。この出力制御部１１０の出力は、ＲＥＡＤＹ信号として同期信号ＣＬΚによって制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３１と出力部１２０の１入力に接続される。
【００２８】
出力部１２０は、ワイヤードオア接続されたｎ個の一致比較部１００の出力ＣＯＭＰと出力制御部１１０の出力ＲＥＡＤＹを入力し、ｎビットの一致比較結果を出力信号ＨＩＴとして出力する。
【００２９】
ここで、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］とＤＡＴＡ Ｎ［１：ｎ］は相補的な論理信号であり、同期信号ＣＬΚに同期して活性化されるものとし、それ以外のときは両信号とも初期値に固定されているものとする。本ｎビット一致回路１０の場合、同期信号ＣＬＫがローレベルの時（プリチャージ時）、前記入力信号対ＤＡＴＡ［１：ｎ］とＤＡＴＡ Ｎ［１：ｎ］は両信号ともハイレベルにプルアップされていることとする。
【００３０】
また、一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］は同期信号ＣＬＫがハイレベルになる以前（すなわち、サンプリング時以前）には、すでに論理は確定しているものとする。
【００３１】
図２及び図３は上記ｎ個の一致比較部１００の構成を説明するための図であり、図２はその論理回路図、図３はその具体的な回路構成図である。
【００３２】
図２において、一致比較部１００は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲとが入力される３入力端子と、一致比較結果である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲは、２入力排他的論理和回路１０１に入力され、その出力は次段のプルダウン素子１０２の制御信号となる。上記プルダウン素子１０２の一方の端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００３３】
よって、この一致比較部１００の出力端子ＯＵＴには、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲとの否定排他的論理和（ＯＵＴ＝ＤＡＴＡ・ＡＤＤＲ＋ＤＡＴＡ Ｎ・ＡＤＤＲ Ｎ）が出力されることになる。
【００３４】
図３は一致比較部１００の具体的な回路構成例を示した図であり、この図において、前記入力信号ＡＤＤＲは、インバータ素子１０３に接続されＡＤＤＲ Ｎを生成する。また、前記入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと入力信号ＡＤＤＲ，ＡＤＤＲ Ｎはそれぞれ、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０８のゲート電極、ＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０Ａのゲート電極、ＰＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０９のゲート電極、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０Ｂのゲート電極にそれぞれ接続される。また、ＰＭＯＳトランジスタ１０４，１０６のソース電極は電源端子ＶＤＤに接続され、それらの各ドレイン電極はＰＭＯＳトランジスタ１０５，１０７のソース電極にそれぞれ接続されている。
【００３５】
上記ＮＭＯＳトランジスタ１０９，１０Ｂのソース電極は、接地端子ＧＮＤに接続され、それらの各ドレイン電極はＮＭＯＳトランジスタ１０８，１０Ａのソース電極にそれぞれ接続されている。また、ＰΜＯＳトランジスタ１０５，１０７とＮΜＯＳトランジスタ１０８，１０Ａのドレイン電極は、プルダウン素子１０２であるＮΜＯＳトランジスタ１０Ｃのゲート電極に接続され、そのソース電極は接地端子ＧＮＤに、ドレイン電極は出力端子ＯＵＴに接続され、オープンドレイン構造になっている。
【００３６】
図４及び図５は上記出力制御部１１０の構成を説明するための図であり、図４はその論理回路図、図５はその具体的な回路構成図である。
【００３７】
図４において、出力制御部１１０は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの２入力端子と出力制御信号である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは２入力ＮＡＮＤ回路１１１に入力され、その出力は次段のプルダウン素子１１２の制御信号となる。前記、プルダウン素子１１２の一方の端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００３８】
よって、この出力端子ＯＵＴには、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの論理和（ＯＵＴ＝ＤＡＴＡ・ＤＡＴＡ Ｎ）が出力されることになる。
【００３９】
図５は上記出力制御部１１０の具体的な回路構成例を示した図であり、この図において、前記入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎはそれぞれ、ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１１５のゲート電極、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６のゲート電極にそれぞれ接続される。また、ＰＭＯＳトランジスタ１１３，１１４のソース電極は電源端子ＶＤＤに接続される。また、ＮＭＯＳトランジスタ１１６のソース電極は接地端子ＧＮＤに接続され、そのドレイン電極はＮＭＯＳトランジスタ１１５のソース電極に接続される。
【００４０】
また、ＰＭＯＳトランジスタ１１３，１１４とＮΜＯＳトランジスタ１１５のドレイン電極は、プルダウン素子１１２であるＮＭＯＳトランジスタ１１７のゲート電極に接続され、そのソース電極は接地端子ＧＮＤに、ドレイン電極は出力端子ＯＵＴ接続され、オープンドレイン構造になっている。
【００４１】
一方、上記出力部１２０は、前記図１に示すように、ｎ個の一致比較部１００のワイヤード接続部である内部ノードＣＯＭＰがインバータ回路１２１に接続される。そのインバータ回路１２１の出力と出力制御部１１０の出力である内部ノードＲＥＡＤＹが２ＮＯＲ回路１２２に接続され、ｎビットの一致比較結果を出力信号ＨＩＴとして出力する。
【００４２】
このように、第１の実施形態に係るｎビット一致回路１０は、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部１００と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部１１０と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部１２０とを備え、一致比較部１００は、２入力排他的論理和回路１０１とその出力を制御信号とするプルダウン素子１０２にオープンドレインＮＭＯＳ１０Ｃを用いて一致比較結果を出力する構成とし、出力制御部１１０は、２入力ＮＡＮＤ回路１１１とその出力を制御信号とするプルダウン素子１１２であるオープンドレインＮＭＯＳ１１７により入力遷移検出結果を出力する構成とし、ｎビットの一致比較部１００の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成されている。
【００４３】
以下、上述のように構成されたｎビット一致回路１０の動作を説明する。
【００４４】
図６は、第１の実施形態に係るｎビット一致回路１０を採用した具体的な回路適用例を示す図であり、例えば、この回路は、キャッシュメモリ内で使われるｎビットのヒットコンパレータ回路２００である。図１〜図５と同一構成部分には同一番号を付している。この図６を用いて具体的な回路動作を説明する。
【００４５】
図６において、ヒットコンパレータ回路２００は、同期信号ＣＬΚに同期して、メモリセル２１０のワード線ＷＬ、センスアンプ２２０の動作を活性化して読み出し動作を開始し、図６破線に示すｎビット一致回路１０によりｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］の各ビットの一致比較を行い、一致結果ＨＩＴを出力するものである。
【００４６】
このヒットコンパレータ回路２００が非活性化状態の時、すなわち同期信号ＣＬΚがローレベルのときは、センスアンプ２２０の出力、すなわちｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）は、初期値に固定されており、本ヒットコンパレータ回路２００ではハイレベルにプルアップされているものとする。
【００４７】
また、一致比較対象の入力信号ＡＤＤＲ［１：ｎ］は、ヒットコンパレータ回路２００が活性化状態になる以前にすでに論理は確定されているものとする。
【００４８】
図７及び図８は、前記図６に示したｎビット一致回路１０を採用した回路適用例の各ノードの電位の関係を表したタイミングチャートであり、図７はｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）と一致比較対象のｎビット入力信号ＡＤＤＲ［１：ｎ］の各ビットがすべて一致していた場合の波形（ヒット時の波形）を示す波形図、図８は１ビットでも一致しないものがあった場合の波形（ミス時の波形）を示す波形図である。
【００４９】
まず、図７に示すヒット時の波形を参照して第１の実施形態に係るｎビット一致回路１０の動作を説明する。
【００５０】
同期信号ＣＬΚがローレベルの時、プルアップ素子であるＰＭＯＳトランジスタ１３０，１３１が導通状態であり、内部ノードＣＯΜＰ，ＲＥＡＤＹはハイレベルにプリチャージされている。このとき、センスアンプ２２０は非活性化状態であるので、ｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］はともにプルアップされており、ハイレベルに初期化されている。
【００５１】
また、同期信号ＣＬＫがハイレベルになる前に、一致比較対象の入力信号ＡＤＤＲ［１：ｎ］は、すでに論理が確定されている。このとき、一致比較部１００の状態は、前記図３に示すように、ＤＡＴＡ，ＤＡＴＡ Ｎはともにハイレベルにプルアップ、ＡＤＤＲ，ＡＤＤＲ Ｎはどちらかがハイレベルとなっているので、ＮΜＯＳトランジスタ１０８，１０９のパス、又はＮΜＯＳトランジスタ１０Ａ，１０Ｂのパスはどちらかが導通状態になっており、次段のプルダウン素子１０２であるＮＭＯＳトランジスタ１０Ｃのゲート電極には、ローレベルの信号が入力され非導通状態となっている。これは、全ビットの一致比較部１００に対して、同様のことがいえるので、図６の内部ノードＣＯＭＰはプリチャージ状態が保たれていることになる。
【００５２】
また、出力制御部１１０についても同様であり、前記図５に示すように、ＤＡＴＡ，ＤＡＴＡ Ｎがともにハイレベルにプルアップされているので、２ＮＡＮＤ回路１１１出力はローレベルとなり、次段のプルダウン素子１１２であるＮＭＯＳトランジスタ１１７は非導通状態となっているので、図５の内部ノードＲＥＡＤＹはプリチャージ状態が保たれていることになる。
【００５３】
以上のことから、同期信号ＣＬΚがローレベルの時、内部ノードＣＯＭＰ、ＲＥＡＤＹがともにハイレベルにプルアップされているので、出力信号ＨＩＴにはローレベルの信号が出力されることになる。
【００５４】
次に、同期信号ＣＬＫがハイレベルになると、プリチャージ素子のＰＭＯＳトランジスタ１３０，１３１は非導通状態になる。また、この同期信号ＣＬＫに同期してメモリセル２１０のワード線ＷＬ、センスアンプ２２０の動作が活性化され、読み出し動作が開始される。このとき、ｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対対象の信号対）はまだハイレベルのままであるが、読み出し動作が完了すると、メモリ保持内容が読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］に出力され、一方がハイレベル、他方がローレベルの相補的な信号対となる。
【００５５】
このとき、読み出し完了後の相補的な読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］と一致比較対象の信号ＡＤＤＲ［１：ｎ］の論理が一致している場合、一致比較部１００の状態は前記図３に示すように、ＡＤＤＲとＤＡＴＡがともにハイレベル、又はＡＤＤＲとＤＡＴＡがともにローレベル（ＡＤＤＲ ＮとＤＡＴＡ Ｎがともにハイレベル）の論理状態であるので、ＮＭＯＳトランジスタ１０８，１０９のパス又はＮＭＯＳトランジスタ１０Ａ，１０Ｂのパスのどちらかが導通状態である。
【００５６】
よって、次段のプルダウン素子１０２のＮＭＯＳトランジスタ１０Ｃは非導通状態のままである。この動作が、ｎビット分のすべての一致比較部１００で起こった場合、すなわち、ｎビットがすべて一致していた場合、内部ノードＣＯＭＰはハイレベルのまま電位が保たれていることになる。
【００５７】
また、上記出力制御部１１０では、図５に示すように、読み出し動作開始時は、ＤＡＴＡ，ＤＡＴＡ Ｎがともにハイレベルのままであったのが、読み出し動作が完了すると同時に、２ＮＡＮＤ回路１１１がハイレベルの信号を出力し、次段のプルダウン素子１１２であるＮＭＯＳトランジスタ１１７が導通状態となる。これは、図６において、内部ノードＲＥＡＤＹのプリチャージ電荷を放電することになり、内部ノードＲＥＡＤＹはローレベルにプルダウンされる。このとき、すでにｎビットのすべての一致比較部１００の一致比較動作が完了して、内部ノードＣＯＭＰは全ビットが一致していたことを示すハイレベルの状態で論理が確定されおり、また、内部ノードＲＥＡＤＹがハイレベルからローレベルにプルダウンされたこと、すなわち、メモリの読み出し動作が完了したことによって、上記出力部１２０が活性化され、出力端子ＨＩＴはローレベルからハイレベルにプルアップされ、ｎビットがすべて一致していたことを示すハイレベルの出力信号ＨＩＴを出力する。
【００５８】
次に、図８に示すミス時の波形を参照して第１の実施形態に係るｎビット一致回路１０の動作を説明する。
【００５９】
読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対対象の信号対）と一致比較対象の信号ＡＤＤＲ［１：ｎ］の論理に１ビットでも不一致があった場合、一致比較部１００の状態は、前記図３の一致比較部１００に照らし合わせると、ＡＤＤＲとＤＡＴＡ Ｎ、又はＡＤＤＲ ＮとＤＡＴＡが、ともにローレベルの状態であるので、ＰＭＯＳトランジスタ１０４，１０５のパス又はＰΜＯＳトランジスタ１０６，１０７のパスのどちらかが導通状態になる。よって、次段のプルダウン素子１０２のＮＭＯＳトランジスタ１０Ｃが導通状態となる。
【００６０】
これは、前記図６の内部ノードＣＯＭＰのプリチャージ電荷が放電されることになり、内部ノードＣＯＭＰはローレベルにプルダウンされる。この動作がｎビットの一致比較部１００において、不一致のビットに対してすべて行われる。
【００６１】
出力制御部１１０は、ヒット時と同様にメモリの読み出し動作が完了したのと同時に、図６の内部ノードＲＥＡＤＹをプルダウンする。
【００６２】
このとき、ｎビットのすべての一致比較部１００の一致比較動作が完了して、内部ノードＣＯＭＰには１ビット以上の不一致があったことを示すローレベルの状態で論理が確定されおり、また、内部ノードＲＥＡＤＹがハイレベルからローレベルにプルダウンされたこと、つまり、メモリの読み出し動作が完了したことによって出力部１２０が活性化され、出力端子ＨＩＴには内部ノードＣＯＭＰのローレベルの信号を出力し、不一致ビット（ミス）があったことを示す。
【００６３】
以上説明したように、第１の実施形態に係るｎビット一致回路１０は、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴΑ Ｎ［１：ｎ］と一致比較対象の入力信号ＡＤＤＲ［１：ｎ］を入力し、オープンドレイン電極ＮＭＯＳで比較結果を出力する各ｎビット分の一致比較部１００と、前記入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］のうち、１ビット分の信号対で入力信号対の遷移を検出しオープンドレイン電極ＮＭＯＳで入力遷移検出信号を出力する出力制御部１１０と、前記ｎビット分の比較結果と、前記入力遷移検出信号を入力し、入力遷移検出信号によって活性化される出力部１２０とを備え、前記ｎビットの一致比較部１００をワイヤードオア接続したダイナミック回路構成にしているので、従来例のような多段接続あるいは論理分割の必要性がなくなるため、高速動作が可能になり、レイアウト面積を小さくでき、コストを削減することができるとともに、消費電力を小さくすることができる。また、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の遷移を検出し、その信号によって出力部１２０を活性化させているので、ｎ入力ビットの入力信号の論理がどのような場合でも、出力信号ＨＩＴの遅延時間を一定に保つことができ、タイミング設計を容易にすることができる。
【００６４】
図９は本発明の第２の実施形態に係る多ビット一致回路の構成を示すブロック図である。図９に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、本実施形態に係るｎビット一致回路１０の説明にあたり図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００６５】
図９において、ｎビット一致回路２０（多ビット一致回路）は、ｎ個の一致比較部３００、出力制御部３１０、出力部３２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ３３０，３３１から構成されるダイナミック型論理回路である。
【００６６】
本実施形態に係るｎビット一致回路２０は、前記第１の実施形態に係るｎビット一致回路１０に対して、一致比較部３００と出力制御部３１０の中でそれぞれ使われているプルダウン素子３０２，３１２に、Ｂｉｐｏａｒトランジスタを付加してプルダウン駆動能力を向上させた点のみが異なっている。
【００６７】
図１０及び図１１は上記ｎ個の一致比較部３００の構成を説明するための図であり、図１０はその論理回路図、図１１はその具体的な回路構成図である。
図１０に示すように、一致比較部３００の論理回路は前記図２に示す一致比較部１００と同様である。
【００６８】
図１１において、入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと入力信号ＡＤＤＲを入力する２入力排他的論理和回路３０１の出力は、ＮＭＯＳトランジスタ３０３のゲート電極に接続される。そのＮＭＯＳトランジスタ３０３のドレイン電極はＢｉｐｏｌａｒトランジスタ３０４のコレクタ電極と出力端子ＯＵＴに接続され、ソース電極はＢｉｐｏａｒトランジスタ３０４のベース電極とベース電荷引き抜き素子３０５に接続される。ベース電荷引き抜き素子３０５の他方端子とＢｉｐｏａｒトランジスタ３０４のエミッタ電極は接地端子ＧＮＤに接続される。
【００６９】
図１２及び図１３は上記出力制御部３１０の構成を説明するための図であり、図１２はその論理回路図、図１３はその具体的な回路構成図である。
【００７０】
図１２に示すように、出力制御部３１０の論理回路は前記図４に示す出力制御部１１０と同様である。
【００７１】
図１３は出力制御部３１０のうちプルダウン素子３１２を詳細に示した回路図である。
【００７２】
図１３において、上記出力制御部３１０は、２入力ＮＡＮＤ回路３１１及びプルダウン素子３１２から構成され、プルダウン素子３１２はＮＭＯＳトランジスタ３１３、Ｂｉｐｏａｒトランジスタ３１４及び電荷引き抜き素子３１５から構成される。
【００７３】
入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎを入力する２入力ＮＡＮＤ回路３１１の出力は、ＮＭＯＳトランジスタ３１３のゲート電極に接続される。そのＮＭＯＳトランジスタ３１３のドレイン電極は、Ｂｉｐｏａｒトランジスタ３１４のコレクタ電極と出力端子ＯＵＴに接続され、ソース電極はＢｉｐｏａｒトランジスタ３１４のベース電極とベース電荷引き抜き素子３１５とに接続される。ベース電荷引き抜き素子３１５の他方の端子とＢｉｐｏａｒトランジスタ３１４のエミッタ電極は接地端子ＧＮＤに接続される。
【００７４】
このように、第２の実施形態に係るｎビット一致回路２０は、一致比較部３００内のプルダウン素子３０２にＢｉｐｏａｒトランジスタ３０４を付加して一致比較結果を出力する構成とし、出力制御部３１０のプルダウン素子３１２にＢｉｐｏａｒトランジスタ３１４を付加して入力遷移検出信号を出力する構成としている。
【００７５】
以下、上述のように構成されたｎビット一致回路２０の動作を説明する。
【００７６】
上記ｎビット一致回路２０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様である。
【００７７】
同期信号ＣＬΚがローレベルのとき、図９に示すように内部ノードＣＯＭＰ，ＲＥＡＤＹはＰＭＯＳトランジスタ３３０，３３１によりプリチャージされる。このとき、図１１に示す一致比較部３００うちの２入力排他的論理和回路３０１と図１３に示す出力制御部３１０うちの２入力ＮＡＮＤ回路３１１はともにローレベルの電位を出力しているので、次段のＮΜＯＳトランジスタ３０３，３１３はともに非導通状態である。
【００７８】
このとき、前記ＮΜＯＳトランジスタ３０３，３１３のソース電極、すなわち、Ｂｉｐｏａｒトランジスタ３０４，３１４のベース電位はベース電荷引き抜き素子３０５，３１５によってローレベルにプルダウンされており、Ｂｉｐｏａｒトランジスタ３０４，３１４は非導通状態となっている。よって、同期信号ＣＬＫがローレベルの時、プリチャージ状態が保たれている。
【００７９】
次に、同期信号ＣＬＫがハイレベルになり、図１１に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致対象の入力信号ＡＤＤＲが不一致のとき、２入力排他的論理和回路３０１はハイレベルの信号を出力し、次段のＮＭＯＳ卜ランジスタ３０３が導通状態となる。これにより、図９に示す内部ノードＣＯＭＰに蓄えられていたプリチャージ電荷がＮΜＯＳトランジスタ３０３を介してＢｉｐｏａｒトランジスタ３０４のベース電極に流れ込み、Ｂｉｐｏａｒトランジスタ３０４が導通状態になり、内部ノードＣＯＭＰは一気にローレベルにプルダウンされる。
【００８０】
同様に、同期信号ＣＬΚがハイレベルになり、図１３に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎが相補的な信号状態に遷移したとき、２入力ＮＡＮＤ回路３１１はハイレベルの信号を出力し、次段のＮＭＯＳトランジスタ３１３が導通状態となる。これにより、図９に示す内部ノードＲＥＡＤＹに蓄えられていたプリチャージ電荷がＮΜＯＳ卜ランジスタ３１３を介してＢｉｐｏａｒトランジスタ３１４のベースに流れ込み、Ｂｉｐｏａｒトランジスタ３１４が導通状態になり、内部ノードＲＥＡＤＹは一気にローレベルにプルダウンされる。
【００８１】
以上のように、第２の実施形態によれば、ｎ入力の一致比較部３００及び出力制御部３１０のプルダウン素子３０２，３１２にＢｉｐｏａｒトランジスタ３０４，３１４を付加しているので、Ｂｉｐｏａｒトランジスタの高駆動能力により、さらなる高速動作が可能になる。また、一致比較の入力信号数の増加による、ワイヤードオア接続部（一致比較部出力）の寄生容量の増加に対し、遅延時間の負荷依存性を小さくすることができる。
【００８２】
図１４は本発明の第３の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１４に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、前記図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８３】
図１４において、ｎビット一致回路３０（多ビット一致回路）は、ｎ個の一致比較部４００、出力制御部４１０、出力部４２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ４３０，４３１から構成されるダイナミック型論理回路である。
【００８４】
本実施形態に係るｎビット一致回路３０は、前記第１の実施形態に係るｎビット一致回路１０に対して、出力制御部４１０の中で使用されている２入力ＮＡＮＤ回路４１１のトランジスタレベルでの回路を、一致比較部４００の中で使われている２入力排他的論理和回路４０１の回路構成回路ディメンジョン（レイアウト）を使い、論理（２ＮＡＮＤ）を実現させたものである。
【００８５】
図１５及び図１６は上記ｎ個の一致比較部４００の構成を説明するための図であり、図１５はその論理回路図、図１６はその具体的な回路構成図である。
図１５及び図１６に示すように、一致比較部４００の論理回路は前記図２及び図３に示す一致比較部１００と全く同じ回路構成であり、この部分の説明を省略する。
【００８６】
図１７及び図１８は上記出力制御部４１０の構成を説明するための図であり、図１７はその論理回路図、図１８はその具体的な回路構成図である。
【００８７】
図１７に示すように、出力制御部４１０の論理回路は前記図４に示す出力制御部１１０と同様である。
【００８８】
図１８は出力制御部４１０の２入力ＮＡＮＤ回路４１１を詳細に示した回路図である。
【００８９】
図１８において、出力制御部４１０は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの２入力端子と出力制御信号である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは２入力ＮＡＮＤ回路４１１に入力され、その出力は次段のプルダウン素子４１２の制御信号となる。前記、プルダウン素子４１２の一端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００９０】
上記２入力ＮＡＮＤ回路４１１は、図１６に示す一致比較部４００の２入力排他的論理和回路４０１のトランジスタレベルでの回路構成、回路ディメンジョンをそのまま使い、２ＮＡＮＤの論理を実現している。
【００９１】
入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは、２入力ＮＡＮＤ回路４１１内のＰＭＯＳトランジスタ４１３，４１４とＮＭＯＳトランジスタ４１７，４１９、ＰＭＯＳトランジスタ４１５，４１６とＮＭＯＳトランジスタ４１８，４１Ａ、の各ゲート電極にそれぞれ入力される。ＰΜＯＳトランジスタ４１３，４１５のソース電極は電源端子ＶＤＤに接続され、ドレイン電極はＰΜＯＳトランジスタ４１４，４１６のソース電極にそれぞれ接続される。また、ＮＭＯＳトランジスタ４１８，４１Ａのソース電極は接地端子ＧＮＤに接続され、それらのドレイン電極はＮＭＯＳトランジスタ４１７，４１９のソース電極に接続される。ＰＭＯＳトランジスタ４１４，４１６のドレイン電極とＮＭＯＳトランジスタ４１７，４１９のドレイン電極は次段のプルダウン素子４１２の制御信号として使用される。
【００９２】
このように、第３の実施形態に係るｎビット一致回路３０は、出力制御部４１０内の２入力ＮＡＮＤ回路４１１を、一致比較部４００内の２入力排他的論理和回路４０１に使用された回路構成と同じレイアウトを用いて、２ＮＡＮＤ論理回路を構成している。
【００９３】
以下、上述のように構成されたｎビット一致回路３０の動作を説明する。
【００９４】
上記ｎビット一致回路３０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様である。
【００９５】
同期信号ＣＬΚがハイレベルになり、図１８に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎが相補的な信号状態に遷移したとき、出力制御部４１０の２入力ＮＡＮＤ回路４１１は、ＰΜＯＳトランジスタ４１３，４１４のパス又はＰＭＯＳ卜ランジスタ４１５，４１６のパスが導通状態になることにより、ハイレベルの信号を出力する。この入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの信号遷移から２入力ＮＡＮＤ回路４１１出力までの遅延時間は、一致比較部４００での２入力排他的論理和回路４０１の遅延時間とほぼ等しい。これは、一致比較部４００と出力制御部４１０内のプルダウン素子４０２，４１２の活性化のタイミングが等しくなることを示す。
【００９６】
以上のように、第３の実施形態によれば、出力制御部４１０内の２入力ＮＡＮＤ回路４１１を一致比較部４００内の２入力排他的論理和回路４０１の回路構成（レイアウト）を使い、論理（２ＮＡＮＤ）を実現しているので、一致比較部４００内のプルダウン素子４０２と、出力制御部４１０内のプルダウン素子４１２の活性化タイミング差をなくすことにより、ミス時の内部ノードＣＯＭＰ，ＲＥＡＤＹのプルダウンタイミングが等しくなり、出力端子にヒゲ（ハザート）が出力されなくなる効果がある。
【００９７】
また、レイアウト差による寄生素子（容量、抵抗）の影響を考慮する必要がないのでタイミング設計を容易化することができ、レイアウト設計を容易化することができ開発期間を短縮することができる。
【００９８】
図１９は本発明の第４の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１９に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、前記図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００９９】
図１９において、ｎビット一致回路４０（多ビット一致回路）は、ｎ個の一致比較部５００、出力制御部５１０、出力部５２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ５３０，５３１、及び負荷回路５４０から構成されるダイナミック型論理回路である。
【０１００】
本実施形態に係るｎビット一致回路４０は、前記第１の実施形態に係るｎビット一致回路１０に対して、タイミング調整用の負荷回路５４０を内部ノードＲＥＡＤＹに付加したものである。
【０１０１】
上記負荷回路５４０は、出力制御部５１０内のプルダウン素子５１２で内部ノードＲＥＡＤＹをディスチャージする遅延時間を、１ビット分の一致比較部５００内のプルダウン素子５０２で内部ノードＣＯＭＰをディスチャージ（ｎビット中、１ビットのみが不一致するワーストケース）する遅延時間と、等しくする、又はそれより大きくするために付加したものであり、例えば、ゲート電極ソース電極を接地端子に接続し、ドレイン電極を内部ノードＲＥＡＤＹに接続したダミーのＮＭＯＳトランジスタ５４１により構成する。
【０１０２】
この負荷回路５４０は、内部ノードＲＥＡＤＹの出力制御部５１０内のプルダウン素子５１２のプルダウン駆動能力から決定される遅延時間を負荷回路５４０によりタイミング調整し、内部ノードＣＯＭＰに寄生する全寄生容量（ワイヤードオア接続による一致比較部５００うちのｎ個のプダウン素子５０２の接合容量とその配線容量の総和）に対し１ビット分のプルダウン素子５０２のプルダウン駆動能力により決定される遅延時間と等しく、又はそれより大きくするのものである。
【０１０３】
この負荷回路５４０は、例えば、ゲート電極ソース電極を接地端子に接続し、ドレイン電極を内部ノードＲＥＡＤＹに接続したダミーのＮＭＯＳトランジスタ５４１を使い、そのディメンジョンを調整したものである。
【０１０４】
このように、第４の実施形態に係るｎビット一致回路４０は、出力制御部５１０内で用いるプルダウン素子５１２の駆動能力に対応して、出力制御部５１０の出力にタイミング調整用の負荷回路５４０を付加するように構成している。
【０１０５】
以下、上述のように構成されたｎビット一致回路４０の動作を説明する。
【０１０６】
上記ｎビット一致回路４０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様であるが、第４の実施形態はミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１０７】
図２０は、ミス時の出力端子ＨＩＴにヒゲ（ハザード）が出力されてしまう場合を示した波形図である。
【０１０８】
図２０に示すように、同期信号ＣＬΚがハイレベルになり、一致比較動作が開始され、例えばｎ入力ビットのうち１ビットのみが不一致であった場合、その不一致ビットの一致比較部５００内のプルダウン素子５０２一つで、内部ノードＣＯＭＰに接続される全寄生容量（ｎビット分のプルダウン素子５０２の接合容量及び配線容量）をディスチャージしなければならない。
【０１０９】
これに対し、出力制御部５１０のプルダウン素子５１２は、それ自身の接合容量と配線容量のみのディスチャージでよく、内部ノードＣＯΜＰとＲＥＡＤＹはその寄生容量差あるいはプルダウン素子５０２，５１２の駆動能力差によってプルダウンのタイミング差が生じてしまう。
【０１１０】
これらのことを考慮に入れて図２０を参照すると、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］が相補的な信号対に遷移してから、出力制御部５１０の出力である内部ノードＲＥＡＤＹは、直ちにローレベルにプルダウンするが、一致比較部５００の出力であるワイヤードオア接続された内部ノードＣＯＭＰは前述したように、ｎ個分のプルダウン素子５０２の全接合容量及びその配線容量をディスチャージしなければならず、プルダウン動作に時間がかかり、内部ノードＣＯＭＰの立ち下がりとＲＥＡＤＹの立ち下がりとでは遅延差が生じてしまう。
【０１１１】
これは、内部ノードＲＥＡＤＹはローレベルに論理が確定し出力部５２０を活性化させても、内部ノードＣＯΜＰはまだプリチャージされたままの状態（ヒット時の状態）でまだ論理が確定されておらず、その遅延差分だけ、出力端子ＨＩＴには、ミスにもかかわらずハイレベルの信号（ヒットの信号）を出力してしまうことになる。
【０１１２】
第４の実施形態では、その内部ノードＲＥＡＤＹに負荷回路５４０を付加して、ＲＥＡＤＹの寄生容量を調整したことでその立ち下がりの遅延時間が増加し、内部ノードＣＯＭＰの立ち下がりの遅延時間と等しく、又はそれより大きくしたことにより、ミス時の出力端子ＨＩＴにヒゲ（ハザード）が出力されないようにしたものである。
【０１１３】
以上のように、第４の実施形態によれば、出力制御部５１０うちのプルダウン素子５１２の駆動能力に対応させて、内部ノードＲＥＡＤＹにタイミング調整用の負荷回路５４０を付加したことにより、内部ノードＲＥＡＤＹの立ち下がり遅延時間が内部ノードＣＯＭＰの立ち下がり遅延時間と等しく、又はそれより大きくなるので、不一致ビット数とは無関係に、出力端子ＨＩＴにハザードが出力されなくなり信頼性のある出力信号を獲得することができる。また、ミス時に出力端子ＨＩＴにハザードが出力されないことにより、次段の回路が誤動作しないようになるとともに、次段の回路の消費電力を削減することができる。
【０１１４】
図２１は本発明の第５の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１１５】
図２１において、ｎビット一致回路５０（多ビット一致回路）は、ｎ個の一致比較部６００、出力制御部６１０、出力部６２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ６３０，６３１、及び負荷回路６４０から構成されるダイナミック型論理回路である。
【０１１６】
本実施形態に係るｎビット一致回路５０は、前記第４の実施形態に係るｎビット一致回路４０に対して、一致比較部６００、出力制御部６１０の中で使用されているプルダウン素子６４１をすべて同一のプルダウン素子に統一してプルダウン駆動能力を等しくし、また、負荷回路６４０はそのプルダウン素子６４１をダミー素子として（ｎ−１）個接続し、内部ノードＣＯＭＰとＲＥＡＤＹの寄生接合容量を全く等しくしたものである。
【０１１７】
上記一致比較部６００、出力制御部６１０の中で使われているプルダウン素子６４１は、例えば、前記第１の実施形態又は第２の実施形態で示したもので全て統一してある。
【０１１８】
上記負荷回路６４０は、前述した一致比較部６００、出力制御部６１０の中で使われているプルダウン素子６４１を用いて、制御信号をローレベルに固定したプルダウン素子６４１をタイミング調整用のダミー素子として使用する。この負荷回路６４０内のダミー素子６４１は、内部ノードＲＥＡＤＹの接合容量が内部ノードＣＯＭＰと等しくなるように（ｎ−１）個接続する。
【０１１９】
このように、第５の実施形態に係るｎビット一致回路５０は、一致比較部６００内で用いるプルダウン素子と出力制御部６１０内で用いるプルダウン素子をプルダウン素子６４１に統一し、出力制御部６１０の出力に、タイミング調整用の負荷回路６４０として、統一されたプルダウン素子６４１をダミー素子として（ｎ−１）個付加するように構成している。
【０１２０】
以下、上述のように構成されたｎビット一致回路５０の動作を説明する。
【０１２１】
上記ｎビット一致回路５０の全体の回路動作はヒット時もミス時も、前記第４の実施形態で説明したｎビット一致回路４０と同様であり、第５の実施形態もミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１２２】
第５の実施形態では、一致比較部６００と出力制御部６１０内のプルダウン素子６４１を同一なものに統一したことにより、プルダウン駆動能力が統一され、なおかつ、内部ノードＲＥＡＤＹには内部ノードＣＯＭＰの寄生接合容量と等価になるダミー素子６４１が（ｎ−１）個接続されたことにより、両内部ノードの寄生接合容量が等しくなり、両ノードの遅延時間差が無くなる。
【０１２３】
同期信号ＣＬＫがハイレベルになり、一致比較動作が開始され、例えばｎ入力ビットのうち１ビットのみが不一致であった場合、その不一致ビットの一致比較部６００内のプルダウン素子６４１一つで、内部ノードＣＯＭＰに接続される全接合容量（ｎビット分のプルダウン素子６４１の接合容量）をディスチャージする。同様に、出力制御部６１０のプルダウン素子６４１は、負荷回路６４０内の（ｎ−１）個のダミー素子６４１が接続されたことにより、内部ノードＣＯＭＰと等価の寄生容量（ｎビット分のプルダウン素子６４１の接合容量）をディスチャージすることになる。
【０１２４】
一致比較部６００と出力制御部６１０内のプルダウン素子６４１は同じものに統一されたので、その駆動能力が統一され、なおかつ、内部ノードＣＯＭＰ，ＲＥＡＤＹの寄生接合容量が統一されたことにより、全く同タイミングで両ノードはディスチャージされることになる。これにより、ミス時の場合、出力端子ＨＩＴにはハザードが出力されない。
【０１２５】
以上のように、第５の実施形態によれば、一致比較部６００、出力制御部６１０内で使われるプルダウン素子６４１を統一して駆動能力を等しくし、なおかつ、内部ノードＲＥＡＤＹに負荷回路６４０を接続し、その負荷回路６４０もその前述したプルダウン素子６４１を使いダミー素子として（ｎ−１）個接続しているので、内部ノードＣＯΜＰとＲＥＡＤＹの寄生接合容量が全く等しくすることができ、これにより、プルダウン素子のブロセス変動に左右されないタイミング設計が可能となる。
【０１２６】
図２２は本発明の第６の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１２７】
図２２において、ｎビット一致回路６０（多ビット一致回路）は、ｎ個の一致比較部７００、出力制御部７１０、出力部７２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ７３０，７３１、及び負荷回路７４０から構成されるダイナミック型論理回路である。
【０１２８】
上記ｎビット一致回路６０は、前記第４の実施形態に係るｎビット一致回路４０に対して、出力制御部７１０を出力部７２０からレイアウト的に一番離れている一致比較部７００に隣接させ配置し、その一致比較部７００に入力される入力信号対（ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の中の１ビットの信号対）を出力制御部７１０に入力するようにしたものである。
【０１２９】
図２２の場合、ＤＡＴＡ［１］，ＤＡＴＡ Ｎ［１］を入力する一致比較部７００がレイアウト的に出力部７２０から一番離れているものとし、この一致比較部７００に隣接して出力制御部７１０を配置し、前記ＤＡＴＡ［１］，ＤＡＴＡＮ［１］を出力制御部７１０に入力しするように構成する。これにより、出力制御部７１０から出力部７２０までの内部ノードＲＥＡＤＹのレイアウト配線長が、一致比較部７００から出力部７２０までの内部ノードＣＯΜＰの最長の配線長と等しくなる。
【０１３０】
このように、第６の実施形態に係るｎビット一致回路６０は、出力部７２０からレイアウト的に最も離れている一致比較部７００に対して出力制御部７１０を隣接して配置し、一致比較部７００に入力される被一致比較信号対を、出力制御部７１０に入力するようにレイアウトしている。 以下、上述のように構成されたｎビット一致回路６０の動作を説明する。
【０１３１】
上記ｎビット一致回路６０の全体の回路動作は、ヒット時もミス時も、前記第４の実施形態で説明したｎビット一致回路４０と同様であり、ミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１３２】
特に、この第６の実施形態に係るｎビット一致回路６０は、出力制御部７１０から出力部７２０までの内部ノードＲＥＡＤＹのレイアウト配線長を、一致比較部７００から出力部７２０までの内部ノードＣＯＭＰの最も長いの配線長と等しくしたので、両ノードの寄生の配線容量及び配線抵抗を等しくすることができ、両ノードの遅延時間差がなくなる。
【０１３３】
以上のように、第６の実施形態によれば、出力制御部７１０を出力部７２０からレイアウト的に一番離れている一致比較部７００に隣接させ配置し、その一致比較部７００に入力される入力信号対（ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の中の１ビットの信号対）を出力制御部７１０に入力するように構成しているので、内部ノードＣＯＭＰと内部ノードＲＥＡＤＹの寄生の配線容量及び配線抵抗が等しくなり、一致比較の入力数増加に対し、一致比較部７００のワイヤードオア接続部の配線が長くなって寄生の配線容量及び配線抵抗が増加しても、それとは無関係に出力端子ＨＩＴにハザードが出力されないタイミング設計を行うことができる。
【０１３４】
図２３は本発明の第７の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１３５】
図２３において、ｎビット一致回路７０（多ビット一致回路）は、ｎ個の一致比較部８００、出力制御部８１０、出力部８２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ８３０，８３１、及び負荷回路８４０から構成されるダイナミック型論理回路である。
【０１３６】
上記ｎビット一致回路７０は、前記第５の実施形態に係るｎビット一致回路５０に対して、一致比較部８００、出力制御部８１０の中で使われているプルダウン素子８４１をすべて同一のプルダウン素子に統一し、また、負荷回路８４０はそのプルダウン素子８４１をダミー素子としてｎ個、又はそれ以上接続し、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰのそれより大きくしたものである。
【０１３７】
このように、第７の実施形態に係るｎビット一致回路７０は、ｎビットの一致比較部８００内で用いるプルダウン素子８４１と、出力制御部８１０内で用いるプルダウン素子８４１の駆動能力を統一し、出力制御部８１０の出力に、タイミング調整用の負荷回路８４０として、統一されたプルダウン素子８４１を使いダミー素子としてｎ個、又はそれ以上、付加するように構成している。
【０１３８】
以下、上述のように構成されたｎビット一致回路７０の動作を説明する。
【０１３９】
上記ｎビット一致回路７０の全体の回路動作は、ヒット時もミス時も、前記第５の実施形態で説明したことと同様であり、ミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１４０】
この第７の実施形態に係るｎビット一致回路７０は、第５の実施形態に係るｎビット一致回路５０に対し、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯΜＰに対して大きくすることにより、内部ノードＲＥＡＤＹの立ち下がり遅延時間が内部ノードＣＯΜＰのそれより、大きく設定することができる。これは、出力部８２０の活性化タイミングが、負荷回路８４０でさらに追加したダミー素子８４１の寄生接合容量のディスチャージ分だけ遅れ、ミス時のときの出力端子ＨＩＴに確実にハザードが出力されないことになる。
【０１４１】
以上のように、第７の実施形態によれば、一致比較部８００、出力制御部８１０内で使われるプルダウン素子８４１を統一し、なおかつ、内部ノードＲＥＡＤＹに負荷回路８４０を接続し、さらにその負荷回路８４０もその前述したプルグウン素子８４１を使いダミー素子としてｎ個、又はそれ以上接続するようにしているので、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰに対して大きく設定することができ、ミス時のときの出力端子ＨＩＴに確実にハザードを出力させないようにすることができ、タイミング設計のマージンを向上させることができる。
【０１４２】
なお、上記各実施形態に係るｎビット一致回路では、半導体集積回路におけるキャッシュメモリ等に用いられるｎビット一致回路に適用することができるが、ｎビットの入力信号の全ビットについて一致比較を行う多ビット一致回路であれば、どのような集積回路装置（例えば、ヒットコンパレータ回路）に用いてもよく、あるいは集積回路装置内部に組み込まれて使用される回路にも適用できることは言うまでもない。
【０１４３】
また、上記各実施形態に係るｎビット一致回路は、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行うものであれば、そのビット数は何ビットでもよく、また、不一致比較結果を出力する多ビット不一致回路であってもよいことは勿論である。
【０１４４】
さらに、上記各実施形態に係るｎビット一致回路、一致比較部、出力制御部、出力部等を構成する回路、それら回路内のＭＯＳトランジスタ、バイポーラトランジスタ、ゲート回路、プルダウン素子などの個数、種類、接続状態等は上記各実施形態に限定されない。
【０１４５】
【発明の効果】
本発明に係る多ビット一致回路では、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部とを備え、一致比較部が、２入力排他的論理和回路とその出力を制御信号とするプルダウン素子にオープンドレインＮＭＯＳを用いて一致比較結果を出力する構成とし、出力制御部は、２入力ＮＡＮＤ回路とその出力を制御信号とするプルダウン素子であるオープンドレインＮＭＯＳにより入力遷移検出結果を出力する構成とし、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成しているので、高速動作が可能になり、レイアウト面積を小さくでき、コストを削減することができるとともに、消費電力を小さくすることができる。さらに、ｎ入力ビットの入力信号の論理がどのような場合でも、出力信号ＨＩＴの遅延時間を一定に保つことができ、タイミング設計を容易にすることができる。
【０１４６】
また、本発明に係る多ビット一致回路では、一致比較部内のプルダウン素子にバイポーラトランジスタを付加して一致比較結果を出力する構成とし、出力制御部のプルダウン素子にバイポーラトランジスタを付加して入力遷移検出信号を出力するように構成しているので、駆動能力を高めて、さらなる高速動作が可能になる。また、一致比較の入力信号数の増加による、ワイヤードオア接続部（一致比較部出力）の寄生容量の増加に対し、遅延時間の負荷依存性を小さくすることができる。
【０１４７】
また、本発明に係る多ビット一致回路では、出力制御部内の２入力ＮＡＮＤ回路を、一致比較部内の２入力排他的論理和回路に使用された回路構成と同じレイアウトを用いて、論理回路を構成しているので、一致比較部内のプルダウン素子と、出力制御部内のプルダウン素子の活性化タイミング差をなくすことができ、ミス時の内部ノードＣＯＭＰ，ＲＥＡＤＹのプルダウンタイミングが等しくなり、出力端子にヒゲ（ハザート）が出力されなくなる効果がある。
【０１４８】
また、本発明に係る多ビット一致回路では、出力制御部内で用いるプルダウン素子の駆動能力に対応して、出力制御部の出力にタイミング調整用の負荷回路を付加するように構成しているので、不一致ビット数とは無関係に、出力端子ＨＩＴにハザードが出力されなくなり信頼性のある出力信号を獲得することができる。また、ミス時に出力端子ＨＩＴにハザードが出力されないことにより、次段の回路が誤動作しないようになるとともに、次段の回路の消費電力を削減することができる。
【０１４９】
また、本発明に係る多ビット一致回路では、一致比較部内で用いるプルダウン素子と出力制御部内で用いるプルダウン素子を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子をダミー素子として（ｎ−１）個付加するように構成しているので、内部ノードＣＯΜＰとＲＥＡＤＹの寄生接合容量が全く等しくすることができ、これにより、プルダウン素子のブロセス変動に左右されないタイミング設計が可能となる。
【０１５０】
また、本発明に係る多ビット一致回路では、出力部からレイアウト的に最も離れている一致比較部に対して出力制御部を隣接して配置し、該一致比較部に入力される被一致比較信号対を、出力制御部に入力するようにレイアウトしているので、内部ノードＣＯＭＰと内部ノードＲＥＡＤＹの寄生の配線容量及び配線抵抗が等しくすることができ、一致比較の入力数増加に対し、一致比較部のワイヤードオア接続部の配線が長くなって寄生の配線容量及び配線抵抗が増加しても、それとは無関係に出力端子ＨＩＴにハザードが出力されないタイミング設計を行うことができる。
【０１５１】
また、本発明に係る多ビット一致回路では、ｎビットの一致比較部内で用いるプルダウン素子と、出力制御部内で用いるプルダウン素子の駆動能力を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子を使いダミー素子としてｎ個、又はそれ以上、付加するように構成しているので、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰに対して大きく設定することができ、ミス時のときの出力端子ＨＩＴに確実にハザードを出力させないようにすることができ、タイミング設計のマージンを向上させることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２】上記多ビット一致回路の一致比較部の論理回路図である。
【図３】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図４】上記多ビット一致回路の出力制御部の論理回路図である。
【図５】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図６】上記多ビット一致回路の動作を具体的に説明するためのブロック図である。
【図７】上記多ビット一致回路のヒット時の各ノード電位を示す波形図である。
【図８】上記多ビット一致回路のミス時の各ノード電位を示す波形図である。
【図９】本発明を適用した第２の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図１０】上記多ビット一致回路の一致比較部の論理回路図である。
【図１１】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図１２】上記多ビット一致回路の出力制御部の論理回路図である。
【図１３】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図１４】本発明を適用した第３の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図１５】上記多ビット一致回路の一致比較部の論理回路図である。
【図１６】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図１７】上記多ビット一致回路の出力制御部の論理回路図である。
【図１８】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図１９】本発明を適用した第４の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２０】上記多ビット一致回路のミス時のＨＩＴ信号のヒゲを示す波形図である。
【図２１】本発明を適用した第５の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２２】本発明を適用した第６の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２３】本発明を適用した第７の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２４】従来の多ビット一致回路の構成を示すブロック図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０ ｎビット一致回路（多ビット一致回路）、１００，３００，４００，５００，６００，７００，８００ ｎ個の一致比較部、１０１，３０１，４０１，５０１，６０１，７０１，８０１ ２入力排他的論理和回路、１０２，１１２，３１２，４１２ プルダウン素子、１０３ インバータ素子、１１０，３１０，４１０，５１０，６１０，７１０，８１０ 出力制御部、１１１，３１１，４１１，５１１，６１１，７１１，８１１ ２入力ＮＡＮＤ回路、１２０，３２０，４２０，５２０，６２０，７２０，８２０ 出力部、１２１，３２１，４２１，５２１，６２１，７２１，８２１ インバータ回路、１２２，３２２，４２２，５２２，６２２，７２２，８２２ ２ＮＯＲ回路、１３０，１３１，３３０，３３１，４３０，４３１，５３０，５３１，６３０，６３１，７３０，７３１，８３０，８３１ プリチャージ素子であるＰＭＯＳトランジスタ、５４０，６４０，７４０，８４０ 負荷回路
【発明の属する技術分野】
本発明は、半導体集積回路におけるキャッシュメモリ等に使用される多ビット一致回路に係り、詳細には、ｎビットの入力信号の全ビットについて一致比較を行う多ビット一致回路に関する。
【０００２】
【従来の技術】
１ビットの２進数ｘ，ｙが一致しているか否かを調べる回路を一致回路あるいは不一致回路と呼び、その１ビットの２進数ｘ，ｙを何ビットか集め、多ビット一致回路や多ビット不一致回路を構成する。１ビット一致回路は別名、排他的論理和（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）ゲート、１ビット不一致回路は別名、否定排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートとも呼ばれる。
【０００３】
従来のこの種の多ビット一致回路としては、例えば「ＣＭＯＳ回路の使い方（Ｉ）」（工業調査会 １９８８年１月２０日発行 １０５〜１０９頁）に記載されたものがあった。
【０００４】
図２４は、一般的な４ビット一致回路を示す回路図である。図２４において、この４ビット一致回路は被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］をそれぞれ入力する４個の２入力排他的論理和回路１〜４と、それらの２入力排他的論理和回路１〜４による各ビットの比較出力を入力し、一致比較の出力信号ＯＵＴの論理を確定する４入力ＮＯＲ回路５から構成されている。
【０００５】
上記４ビット一致回路回路は、被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］の各ビットの論理がすべて同じであった場合に出力信号ＯＵＴに一致していたことを示すハイレベル信号「Ｈ」を出力するものである。
【０００６】
一方、上記被一致比較対象の４ビットの入力信号ＤＡＴＡ［０：３］と一致比較対象の４ビットの入力信号ＡＤＤＲ［０：３］のうち、１ビットでも論理が異なる場合、出力信号ＯＵＴには不一致ビットがあったことを示すローレベル信号「Ｌ」を出力する。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の多ビット一致回路では、以下（１）〜（４）のような間題点があった。
【０００８】
すなわち、（１）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、出力の論理確定までの遅延時間が増大する。
【０００９】
（２）被一致比較対象の入力信号の論理確定と一致比較対象の入力信号の論理確定に遅延差がある場合、出力信号にヒゲ状の細いパルス（ハザード）が出力されてしまう。
【００１０】
（３）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、レイアウト面積が増大する。
【００１１】
（４）一致比較の入力信号数の増加に伴い、出力確定のＮＯＲ回路の入力数が増加し、多段接続あるいは論理分割の必要性があるので、消費電力が増加する。
【００１２】
本発明は、入力信号の論理に拘らず出力信号の遅延時間を一定に保つことによりタイミング設計を容易にすることができ、高速動作を可能にするとともに、レイアウト面積を小さくでき、さらには消費電力を小さくできる多ビット一致回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る多ビット一致回路は、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行う多ビット一致回路において、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部とを備え、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成している。
【００１４】
本発明に係る多ビット一致回路は、一致比較部が、２入力排他的論理和回路とその出力を制御信号とするプルダウン素子にオープンドレインＮＭＯＳを用いて一致比較結果を出力する構成とし、出力制御部は、２入力ＮＡＮＤ回路とその出力を制御信号とするプルダウン素子であるオープンドレインＮＭＯＳにより入力遷移検出結果を出力する構成とし、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成する。
【００１５】
また、本発明に係る多ビット一致回路は、一致比較部内のプルダウン素子にバイポーラトランジスタを付加して一致比較結果を出力する構成とし、出力制御部のプルダウン素子にバイポーラトランジスタを付加して入力遷移検出信号を出力する構成としてもよい。
【００１６】
また、本発明に係る多ビット一致回路は、出力制御部内の２入力ＮＡＮＤ回路を、一致比較部内の２入力排他的論理和回路に使用された回路構成と同じレイアウトを用いて、論理回路を構成するものであってもよい。
【００１７】
また、本発明に係る多ビット一致回路は、出力制御部内で用いるプルダウン素子の駆動能力に対応して、出力制御部の出力にタイミング調整用の負荷回路を付加する構成であってもよい。
【００１８】
また、本発明に係る多ビット一致回路は、一致比較部内で用いるプルダウン素子と出力制御部内で用いるプルダウン素子を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子をダミー素子として（ｎ−１）個付加する構成であってもよい。
【００１９】
また、本発明に係る多ビット一致回路は、出力部からレイアウト的に最も離れている一致比較部に対して出力制御部を隣接して配置し、一致比較部に入力される被一致比較信号対を、出力制御部に入力するようにレイアウトしてもよい。
【００２０】
また、本発明に係る多ビット一致回路は、ｎビットの一致比較部内で用いるプルダウン素子と、出力制御部内で用いるプルダウン素子の駆動能力を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子を使いダミー素子としてｎ個、又はそれ以上、付加する構成であってもよい。
【００２１】
さらに、多ビット一致回路が、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行い、不一致比較結果を出力する多ビット不一致回路であってもよい。
【００２２】
【発明の実施の形態】
本発明に係る多ビット一致回路は、半導体集積回路におけるキャッシュメモリ等に用いられる多ビット一致回路に適用することができる。
【００２３】
図１は本発明の第１の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１に示す多ビット一致回路は、ｎ入力ビットの一致回路を用いたヒットコンパレータ回路に適用した例である。
【００２４】
図１において、ｎビット一致回路１０（多ビット一致回路）は、ｎ個の一致比較部１００、出力制御部１１０、出力部１２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３０，１３１から構成されるダイナミック型論理回路である。
【００２５】
上記ｎビット一致回路１０は、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ＿Ｎ［１：ｎ］と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］を入力し、ｎビットの一致比較結果である出力信号ＨＩＴを出力するものである。
【００２６】
上記ｎ個の一致比較部１００には、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］とがそれぞれに入力される。なお、詳細な内部構成については図２及び図３で後述する。このｎ個の一致比較部１００の出力は、すべてワイヤードオア接続され、ワイヤードオア接続された出力はＣＯＭＰ信号として同期信号ＣＬＫによって制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３０と出力部１２０の１入力に接続される。
【００２７】
上記出力制御部１１０には、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］のうち、１ビットの信号対が入力される。なお、詳細な内部構成については図４及び図５で後述する。この出力制御部１１０の出力は、ＲＥＡＤＹ信号として同期信号ＣＬΚによって制御されるプリチャージ素子であるＰＭＯＳトランジスタ１３１と出力部１２０の１入力に接続される。
【００２８】
出力部１２０は、ワイヤードオア接続されたｎ個の一致比較部１００の出力ＣＯＭＰと出力制御部１１０の出力ＲＥＡＤＹを入力し、ｎビットの一致比較結果を出力信号ＨＩＴとして出力する。
【００２９】
ここで、被一致比較対象のｎビットの入力信号対ＤＡＴＡ［１：ｎ］とＤＡＴＡ Ｎ［１：ｎ］は相補的な論理信号であり、同期信号ＣＬΚに同期して活性化されるものとし、それ以外のときは両信号とも初期値に固定されているものとする。本ｎビット一致回路１０の場合、同期信号ＣＬＫがローレベルの時（プリチャージ時）、前記入力信号対ＤＡＴＡ［１：ｎ］とＤＡＴＡ Ｎ［１：ｎ］は両信号ともハイレベルにプルアップされていることとする。
【００３０】
また、一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］は同期信号ＣＬＫがハイレベルになる以前（すなわち、サンプリング時以前）には、すでに論理は確定しているものとする。
【００３１】
図２及び図３は上記ｎ個の一致比較部１００の構成を説明するための図であり、図２はその論理回路図、図３はその具体的な回路構成図である。
【００３２】
図２において、一致比較部１００は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲとが入力される３入力端子と、一致比較結果である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲは、２入力排他的論理和回路１０１に入力され、その出力は次段のプルダウン素子１０２の制御信号となる。上記プルダウン素子１０２の一方の端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００３３】
よって、この一致比較部１００の出力端子ＯＵＴには、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致比較対象の入力信号ＡＤＤＲとの否定排他的論理和（ＯＵＴ＝ＤＡＴＡ・ＡＤＤＲ＋ＤＡＴＡ Ｎ・ＡＤＤＲ Ｎ）が出力されることになる。
【００３４】
図３は一致比較部１００の具体的な回路構成例を示した図であり、この図において、前記入力信号ＡＤＤＲは、インバータ素子１０３に接続されＡＤＤＲ Ｎを生成する。また、前記入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと入力信号ＡＤＤＲ，ＡＤＤＲ Ｎはそれぞれ、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０８のゲート電極、ＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０Ａのゲート電極、ＰＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０９のゲート電極、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０Ｂのゲート電極にそれぞれ接続される。また、ＰＭＯＳトランジスタ１０４，１０６のソース電極は電源端子ＶＤＤに接続され、それらの各ドレイン電極はＰＭＯＳトランジスタ１０５，１０７のソース電極にそれぞれ接続されている。
【００３５】
上記ＮＭＯＳトランジスタ１０９，１０Ｂのソース電極は、接地端子ＧＮＤに接続され、それらの各ドレイン電極はＮＭＯＳトランジスタ１０８，１０Ａのソース電極にそれぞれ接続されている。また、ＰΜＯＳトランジスタ１０５，１０７とＮΜＯＳトランジスタ１０８，１０Ａのドレイン電極は、プルダウン素子１０２であるＮΜＯＳトランジスタ１０Ｃのゲート電極に接続され、そのソース電極は接地端子ＧＮＤに、ドレイン電極は出力端子ＯＵＴに接続され、オープンドレイン構造になっている。
【００３６】
図４及び図５は上記出力制御部１１０の構成を説明するための図であり、図４はその論理回路図、図５はその具体的な回路構成図である。
【００３７】
図４において、出力制御部１１０は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの２入力端子と出力制御信号である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは２入力ＮＡＮＤ回路１１１に入力され、その出力は次段のプルダウン素子１１２の制御信号となる。前記、プルダウン素子１１２の一方の端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００３８】
よって、この出力端子ＯＵＴには、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの論理和（ＯＵＴ＝ＤＡＴＡ・ＤＡＴＡ Ｎ）が出力されることになる。
【００３９】
図５は上記出力制御部１１０の具体的な回路構成例を示した図であり、この図において、前記入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎはそれぞれ、ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１１５のゲート電極、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６のゲート電極にそれぞれ接続される。また、ＰＭＯＳトランジスタ１１３，１１４のソース電極は電源端子ＶＤＤに接続される。また、ＮＭＯＳトランジスタ１１６のソース電極は接地端子ＧＮＤに接続され、そのドレイン電極はＮＭＯＳトランジスタ１１５のソース電極に接続される。
【００４０】
また、ＰＭＯＳトランジスタ１１３，１１４とＮΜＯＳトランジスタ１１５のドレイン電極は、プルダウン素子１１２であるＮＭＯＳトランジスタ１１７のゲート電極に接続され、そのソース電極は接地端子ＧＮＤに、ドレイン電極は出力端子ＯＵＴ接続され、オープンドレイン構造になっている。
【００４１】
一方、上記出力部１２０は、前記図１に示すように、ｎ個の一致比較部１００のワイヤード接続部である内部ノードＣＯＭＰがインバータ回路１２１に接続される。そのインバータ回路１２１の出力と出力制御部１１０の出力である内部ノードＲＥＡＤＹが２ＮＯＲ回路１２２に接続され、ｎビットの一致比較結果を出力信号ＨＩＴとして出力する。
【００４２】
このように、第１の実施形態に係るｎビット一致回路１０は、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部１００と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部１１０と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部１２０とを備え、一致比較部１００は、２入力排他的論理和回路１０１とその出力を制御信号とするプルダウン素子１０２にオープンドレインＮＭＯＳ１０Ｃを用いて一致比較結果を出力する構成とし、出力制御部１１０は、２入力ＮＡＮＤ回路１１１とその出力を制御信号とするプルダウン素子１１２であるオープンドレインＮＭＯＳ１１７により入力遷移検出結果を出力する構成とし、ｎビットの一致比較部１００の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成されている。
【００４３】
以下、上述のように構成されたｎビット一致回路１０の動作を説明する。
【００４４】
図６は、第１の実施形態に係るｎビット一致回路１０を採用した具体的な回路適用例を示す図であり、例えば、この回路は、キャッシュメモリ内で使われるｎビットのヒットコンパレータ回路２００である。図１〜図５と同一構成部分には同一番号を付している。この図６を用いて具体的な回路動作を説明する。
【００４５】
図６において、ヒットコンパレータ回路２００は、同期信号ＣＬΚに同期して、メモリセル２１０のワード線ＷＬ、センスアンプ２２０の動作を活性化して読み出し動作を開始し、図６破線に示すｎビット一致回路１０によりｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）と一致比較対象のｎビットの入力信号ＡＤＤＲ［１：ｎ］の各ビットの一致比較を行い、一致結果ＨＩＴを出力するものである。
【００４６】
このヒットコンパレータ回路２００が非活性化状態の時、すなわち同期信号ＣＬΚがローレベルのときは、センスアンプ２２０の出力、すなわちｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）は、初期値に固定されており、本ヒットコンパレータ回路２００ではハイレベルにプルアップされているものとする。
【００４７】
また、一致比較対象の入力信号ＡＤＤＲ［１：ｎ］は、ヒットコンパレータ回路２００が活性化状態になる以前にすでに論理は確定されているものとする。
【００４８】
図７及び図８は、前記図６に示したｎビット一致回路１０を採用した回路適用例の各ノードの電位の関係を表したタイミングチャートであり、図７はｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対象の信号対）と一致比較対象のｎビット入力信号ＡＤＤＲ［１：ｎ］の各ビットがすべて一致していた場合の波形（ヒット時の波形）を示す波形図、図８は１ビットでも一致しないものがあった場合の波形（ミス時の波形）を示す波形図である。
【００４９】
まず、図７に示すヒット時の波形を参照して第１の実施形態に係るｎビット一致回路１０の動作を説明する。
【００５０】
同期信号ＣＬΚがローレベルの時、プルアップ素子であるＰＭＯＳトランジスタ１３０，１３１が導通状態であり、内部ノードＣＯΜＰ，ＲＥＡＤＹはハイレベルにプリチャージされている。このとき、センスアンプ２２０は非活性化状態であるので、ｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］はともにプルアップされており、ハイレベルに初期化されている。
【００５１】
また、同期信号ＣＬＫがハイレベルになる前に、一致比較対象の入力信号ＡＤＤＲ［１：ｎ］は、すでに論理が確定されている。このとき、一致比較部１００の状態は、前記図３に示すように、ＤＡＴＡ，ＤＡＴＡ Ｎはともにハイレベルにプルアップ、ＡＤＤＲ，ＡＤＤＲ Ｎはどちらかがハイレベルとなっているので、ＮΜＯＳトランジスタ１０８，１０９のパス、又はＮΜＯＳトランジスタ１０Ａ，１０Ｂのパスはどちらかが導通状態になっており、次段のプルダウン素子１０２であるＮＭＯＳトランジスタ１０Ｃのゲート電極には、ローレベルの信号が入力され非導通状態となっている。これは、全ビットの一致比較部１００に対して、同様のことがいえるので、図６の内部ノードＣＯＭＰはプリチャージ状態が保たれていることになる。
【００５２】
また、出力制御部１１０についても同様であり、前記図５に示すように、ＤＡＴＡ，ＤＡＴＡ Ｎがともにハイレベルにプルアップされているので、２ＮＡＮＤ回路１１１出力はローレベルとなり、次段のプルダウン素子１１２であるＮＭＯＳトランジスタ１１７は非導通状態となっているので、図５の内部ノードＲＥＡＤＹはプリチャージ状態が保たれていることになる。
【００５３】
以上のことから、同期信号ＣＬΚがローレベルの時、内部ノードＣＯＭＰ、ＲＥＡＤＹがともにハイレベルにプルアップされているので、出力信号ＨＩＴにはローレベルの信号が出力されることになる。
【００５４】
次に、同期信号ＣＬＫがハイレベルになると、プリチャージ素子のＰＭＯＳトランジスタ１３０，１３１は非導通状態になる。また、この同期信号ＣＬＫに同期してメモリセル２１０のワード線ＷＬ、センスアンプ２２０の動作が活性化され、読み出し動作が開始される。このとき、ｎビットの読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対対象の信号対）はまだハイレベルのままであるが、読み出し動作が完了すると、メモリ保持内容が読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］に出力され、一方がハイレベル、他方がローレベルの相補的な信号対となる。
【００５５】
このとき、読み出し完了後の相補的な読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］と一致比較対象の信号ＡＤＤＲ［１：ｎ］の論理が一致している場合、一致比較部１００の状態は前記図３に示すように、ＡＤＤＲとＤＡＴＡがともにハイレベル、又はＡＤＤＲとＤＡＴＡがともにローレベル（ＡＤＤＲ ＮとＤＡＴＡ Ｎがともにハイレベル）の論理状態であるので、ＮＭＯＳトランジスタ１０８，１０９のパス又はＮＭＯＳトランジスタ１０Ａ，１０Ｂのパスのどちらかが導通状態である。
【００５６】
よって、次段のプルダウン素子１０２のＮＭＯＳトランジスタ１０Ｃは非導通状態のままである。この動作が、ｎビット分のすべての一致比較部１００で起こった場合、すなわち、ｎビットがすべて一致していた場合、内部ノードＣＯＭＰはハイレベルのまま電位が保たれていることになる。
【００５７】
また、上記出力制御部１１０では、図５に示すように、読み出し動作開始時は、ＤＡＴＡ，ＤＡＴＡ Ｎがともにハイレベルのままであったのが、読み出し動作が完了すると同時に、２ＮＡＮＤ回路１１１がハイレベルの信号を出力し、次段のプルダウン素子１１２であるＮＭＯＳトランジスタ１１７が導通状態となる。これは、図６において、内部ノードＲＥＡＤＹのプリチャージ電荷を放電することになり、内部ノードＲＥＡＤＹはローレベルにプルダウンされる。このとき、すでにｎビットのすべての一致比較部１００の一致比較動作が完了して、内部ノードＣＯＭＰは全ビットが一致していたことを示すハイレベルの状態で論理が確定されおり、また、内部ノードＲＥＡＤＹがハイレベルからローレベルにプルダウンされたこと、すなわち、メモリの読み出し動作が完了したことによって、上記出力部１２０が活性化され、出力端子ＨＩＴはローレベルからハイレベルにプルアップされ、ｎビットがすべて一致していたことを示すハイレベルの出力信号ＨＩＴを出力する。
【００５８】
次に、図８に示すミス時の波形を参照して第１の実施形態に係るｎビット一致回路１０の動作を説明する。
【００５９】
読み出しデータ対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］（被一致比較対対象の信号対）と一致比較対象の信号ＡＤＤＲ［１：ｎ］の論理に１ビットでも不一致があった場合、一致比較部１００の状態は、前記図３の一致比較部１００に照らし合わせると、ＡＤＤＲとＤＡＴＡ Ｎ、又はＡＤＤＲ ＮとＤＡＴＡが、ともにローレベルの状態であるので、ＰＭＯＳトランジスタ１０４，１０５のパス又はＰΜＯＳトランジスタ１０６，１０７のパスのどちらかが導通状態になる。よって、次段のプルダウン素子１０２のＮＭＯＳトランジスタ１０Ｃが導通状態となる。
【００６０】
これは、前記図６の内部ノードＣＯＭＰのプリチャージ電荷が放電されることになり、内部ノードＣＯＭＰはローレベルにプルダウンされる。この動作がｎビットの一致比較部１００において、不一致のビットに対してすべて行われる。
【００６１】
出力制御部１１０は、ヒット時と同様にメモリの読み出し動作が完了したのと同時に、図６の内部ノードＲＥＡＤＹをプルダウンする。
【００６２】
このとき、ｎビットのすべての一致比較部１００の一致比較動作が完了して、内部ノードＣＯＭＰには１ビット以上の不一致があったことを示すローレベルの状態で論理が確定されおり、また、内部ノードＲＥＡＤＹがハイレベルからローレベルにプルダウンされたこと、つまり、メモリの読み出し動作が完了したことによって出力部１２０が活性化され、出力端子ＨＩＴには内部ノードＣＯＭＰのローレベルの信号を出力し、不一致ビット（ミス）があったことを示す。
【００６３】
以上説明したように、第１の実施形態に係るｎビット一致回路１０は、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴΑ Ｎ［１：ｎ］と一致比較対象の入力信号ＡＤＤＲ［１：ｎ］を入力し、オープンドレイン電極ＮＭＯＳで比較結果を出力する各ｎビット分の一致比較部１００と、前記入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］のうち、１ビット分の信号対で入力信号対の遷移を検出しオープンドレイン電極ＮＭＯＳで入力遷移検出信号を出力する出力制御部１１０と、前記ｎビット分の比較結果と、前記入力遷移検出信号を入力し、入力遷移検出信号によって活性化される出力部１２０とを備え、前記ｎビットの一致比較部１００をワイヤードオア接続したダイナミック回路構成にしているので、従来例のような多段接続あるいは論理分割の必要性がなくなるため、高速動作が可能になり、レイアウト面積を小さくでき、コストを削減することができるとともに、消費電力を小さくすることができる。また、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の遷移を検出し、その信号によって出力部１２０を活性化させているので、ｎ入力ビットの入力信号の論理がどのような場合でも、出力信号ＨＩＴの遅延時間を一定に保つことができ、タイミング設計を容易にすることができる。
【００６４】
図９は本発明の第２の実施形態に係る多ビット一致回路の構成を示すブロック図である。図９に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、本実施形態に係るｎビット一致回路１０の説明にあたり図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００６５】
図９において、ｎビット一致回路２０（多ビット一致回路）は、ｎ個の一致比較部３００、出力制御部３１０、出力部３２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ３３０，３３１から構成されるダイナミック型論理回路である。
【００６６】
本実施形態に係るｎビット一致回路２０は、前記第１の実施形態に係るｎビット一致回路１０に対して、一致比較部３００と出力制御部３１０の中でそれぞれ使われているプルダウン素子３０２，３１２に、Ｂｉｐｏａｒトランジスタを付加してプルダウン駆動能力を向上させた点のみが異なっている。
【００６７】
図１０及び図１１は上記ｎ個の一致比較部３００の構成を説明するための図であり、図１０はその論理回路図、図１１はその具体的な回路構成図である。
図１０に示すように、一致比較部３００の論理回路は前記図２に示す一致比較部１００と同様である。
【００６８】
図１１において、入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと入力信号ＡＤＤＲを入力する２入力排他的論理和回路３０１の出力は、ＮＭＯＳトランジスタ３０３のゲート電極に接続される。そのＮＭＯＳトランジスタ３０３のドレイン電極はＢｉｐｏｌａｒトランジスタ３０４のコレクタ電極と出力端子ＯＵＴに接続され、ソース電極はＢｉｐｏａｒトランジスタ３０４のベース電極とベース電荷引き抜き素子３０５に接続される。ベース電荷引き抜き素子３０５の他方端子とＢｉｐｏａｒトランジスタ３０４のエミッタ電極は接地端子ＧＮＤに接続される。
【００６９】
図１２及び図１３は上記出力制御部３１０の構成を説明するための図であり、図１２はその論理回路図、図１３はその具体的な回路構成図である。
【００７０】
図１２に示すように、出力制御部３１０の論理回路は前記図４に示す出力制御部１１０と同様である。
【００７１】
図１３は出力制御部３１０のうちプルダウン素子３１２を詳細に示した回路図である。
【００７２】
図１３において、上記出力制御部３１０は、２入力ＮＡＮＤ回路３１１及びプルダウン素子３１２から構成され、プルダウン素子３１２はＮＭＯＳトランジスタ３１３、Ｂｉｐｏａｒトランジスタ３１４及び電荷引き抜き素子３１５から構成される。
【００７３】
入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎを入力する２入力ＮＡＮＤ回路３１１の出力は、ＮＭＯＳトランジスタ３１３のゲート電極に接続される。そのＮＭＯＳトランジスタ３１３のドレイン電極は、Ｂｉｐｏａｒトランジスタ３１４のコレクタ電極と出力端子ＯＵＴに接続され、ソース電極はＢｉｐｏａｒトランジスタ３１４のベース電極とベース電荷引き抜き素子３１５とに接続される。ベース電荷引き抜き素子３１５の他方の端子とＢｉｐｏａｒトランジスタ３１４のエミッタ電極は接地端子ＧＮＤに接続される。
【００７４】
このように、第２の実施形態に係るｎビット一致回路２０は、一致比較部３００内のプルダウン素子３０２にＢｉｐｏａｒトランジスタ３０４を付加して一致比較結果を出力する構成とし、出力制御部３１０のプルダウン素子３１２にＢｉｐｏａｒトランジスタ３１４を付加して入力遷移検出信号を出力する構成としている。
【００７５】
以下、上述のように構成されたｎビット一致回路２０の動作を説明する。
【００７６】
上記ｎビット一致回路２０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様である。
【００７７】
同期信号ＣＬΚがローレベルのとき、図９に示すように内部ノードＣＯＭＰ，ＲＥＡＤＹはＰＭＯＳトランジスタ３３０，３３１によりプリチャージされる。このとき、図１１に示す一致比較部３００うちの２入力排他的論理和回路３０１と図１３に示す出力制御部３１０うちの２入力ＮＡＮＤ回路３１１はともにローレベルの電位を出力しているので、次段のＮΜＯＳトランジスタ３０３，３１３はともに非導通状態である。
【００７８】
このとき、前記ＮΜＯＳトランジスタ３０３，３１３のソース電極、すなわち、Ｂｉｐｏａｒトランジスタ３０４，３１４のベース電位はベース電荷引き抜き素子３０５，３１５によってローレベルにプルダウンされており、Ｂｉｐｏａｒトランジスタ３０４，３１４は非導通状態となっている。よって、同期信号ＣＬＫがローレベルの時、プリチャージ状態が保たれている。
【００７９】
次に、同期信号ＣＬＫがハイレベルになり、図１１に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎと一致対象の入力信号ＡＤＤＲが不一致のとき、２入力排他的論理和回路３０１はハイレベルの信号を出力し、次段のＮＭＯＳ卜ランジスタ３０３が導通状態となる。これにより、図９に示す内部ノードＣＯＭＰに蓄えられていたプリチャージ電荷がＮΜＯＳトランジスタ３０３を介してＢｉｐｏａｒトランジスタ３０４のベース電極に流れ込み、Ｂｉｐｏａｒトランジスタ３０４が導通状態になり、内部ノードＣＯＭＰは一気にローレベルにプルダウンされる。
【００８０】
同様に、同期信号ＣＬΚがハイレベルになり、図１３に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎが相補的な信号状態に遷移したとき、２入力ＮＡＮＤ回路３１１はハイレベルの信号を出力し、次段のＮＭＯＳトランジスタ３１３が導通状態となる。これにより、図９に示す内部ノードＲＥＡＤＹに蓄えられていたプリチャージ電荷がＮΜＯＳ卜ランジスタ３１３を介してＢｉｐｏａｒトランジスタ３１４のベースに流れ込み、Ｂｉｐｏａｒトランジスタ３１４が導通状態になり、内部ノードＲＥＡＤＹは一気にローレベルにプルダウンされる。
【００８１】
以上のように、第２の実施形態によれば、ｎ入力の一致比較部３００及び出力制御部３１０のプルダウン素子３０２，３１２にＢｉｐｏａｒトランジスタ３０４，３１４を付加しているので、Ｂｉｐｏａｒトランジスタの高駆動能力により、さらなる高速動作が可能になる。また、一致比較の入力信号数の増加による、ワイヤードオア接続部（一致比較部出力）の寄生容量の増加に対し、遅延時間の負荷依存性を小さくすることができる。
【００８２】
図１４は本発明の第３の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１４に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、前記図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８３】
図１４において、ｎビット一致回路３０（多ビット一致回路）は、ｎ個の一致比較部４００、出力制御部４１０、出力部４２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ４３０，４３１から構成されるダイナミック型論理回路である。
【００８４】
本実施形態に係るｎビット一致回路３０は、前記第１の実施形態に係るｎビット一致回路１０に対して、出力制御部４１０の中で使用されている２入力ＮＡＮＤ回路４１１のトランジスタレベルでの回路を、一致比較部４００の中で使われている２入力排他的論理和回路４０１の回路構成回路ディメンジョン（レイアウト）を使い、論理（２ＮＡＮＤ）を実現させたものである。
【００８５】
図１５及び図１６は上記ｎ個の一致比較部４００の構成を説明するための図であり、図１５はその論理回路図、図１６はその具体的な回路構成図である。
図１５及び図１６に示すように、一致比較部４００の論理回路は前記図２及び図３に示す一致比較部１００と全く同じ回路構成であり、この部分の説明を省略する。
【００８６】
図１７及び図１８は上記出力制御部４１０の構成を説明するための図であり、図１７はその論理回路図、図１８はその具体的な回路構成図である。
【００８７】
図１７に示すように、出力制御部４１０の論理回路は前記図４に示す出力制御部１１０と同様である。
【００８８】
図１８は出力制御部４１０の２入力ＮＡＮＤ回路４１１を詳細に示した回路図である。
【００８９】
図１８において、出力制御部４１０は、被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの２入力端子と出力制御信号である１出力端子ＯＵＴを持つ。前記被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは２入力ＮＡＮＤ回路４１１に入力され、その出力は次段のプルダウン素子４１２の制御信号となる。前記、プルダウン素子４１２の一端子は出力端子ＯＵＴに接続され、他方の端子は接地端子ＧＮＤに接続される。
【００９０】
上記２入力ＮＡＮＤ回路４１１は、図１６に示す一致比較部４００の２入力排他的論理和回路４０１のトランジスタレベルでの回路構成、回路ディメンジョンをそのまま使い、２ＮＡＮＤの論理を実現している。
【００９１】
入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎは、２入力ＮＡＮＤ回路４１１内のＰＭＯＳトランジスタ４１３，４１４とＮＭＯＳトランジスタ４１７，４１９、ＰＭＯＳトランジスタ４１５，４１６とＮＭＯＳトランジスタ４１８，４１Ａ、の各ゲート電極にそれぞれ入力される。ＰΜＯＳトランジスタ４１３，４１５のソース電極は電源端子ＶＤＤに接続され、ドレイン電極はＰΜＯＳトランジスタ４１４，４１６のソース電極にそれぞれ接続される。また、ＮＭＯＳトランジスタ４１８，４１Ａのソース電極は接地端子ＧＮＤに接続され、それらのドレイン電極はＮＭＯＳトランジスタ４１７，４１９のソース電極に接続される。ＰＭＯＳトランジスタ４１４，４１６のドレイン電極とＮＭＯＳトランジスタ４１７，４１９のドレイン電極は次段のプルダウン素子４１２の制御信号として使用される。
【００９２】
このように、第３の実施形態に係るｎビット一致回路３０は、出力制御部４１０内の２入力ＮＡＮＤ回路４１１を、一致比較部４００内の２入力排他的論理和回路４０１に使用された回路構成と同じレイアウトを用いて、２ＮＡＮＤ論理回路を構成している。
【００９３】
以下、上述のように構成されたｎビット一致回路３０の動作を説明する。
【００９４】
上記ｎビット一致回路３０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様である。
【００９５】
同期信号ＣＬΚがハイレベルになり、図１８に示す被一致比較対象の入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎが相補的な信号状態に遷移したとき、出力制御部４１０の２入力ＮＡＮＤ回路４１１は、ＰΜＯＳトランジスタ４１３，４１４のパス又はＰＭＯＳ卜ランジスタ４１５，４１６のパスが導通状態になることにより、ハイレベルの信号を出力する。この入力信号対ＤＡＴＡ，ＤＡＴＡ Ｎの信号遷移から２入力ＮＡＮＤ回路４１１出力までの遅延時間は、一致比較部４００での２入力排他的論理和回路４０１の遅延時間とほぼ等しい。これは、一致比較部４００と出力制御部４１０内のプルダウン素子４０２，４１２の活性化のタイミングが等しくなることを示す。
【００９６】
以上のように、第３の実施形態によれば、出力制御部４１０内の２入力ＮＡＮＤ回路４１１を一致比較部４００内の２入力排他的論理和回路４０１の回路構成（レイアウト）を使い、論理（２ＮＡＮＤ）を実現しているので、一致比較部４００内のプルダウン素子４０２と、出力制御部４１０内のプルダウン素子４１２の活性化タイミング差をなくすことにより、ミス時の内部ノードＣＯＭＰ，ＲＥＡＤＹのプルダウンタイミングが等しくなり、出力端子にヒゲ（ハザート）が出力されなくなる効果がある。
【００９７】
また、レイアウト差による寄生素子（容量、抵抗）の影響を考慮する必要がないのでタイミング設計を容易化することができ、レイアウト設計を容易化することができ開発期間を短縮することができる。
【００９８】
図１９は本発明の第４の実施形態に係る多ビット一致回路の構成を示すブロック図である。図１９に示す多ビット一致回路も、ｎ入力ビットのヒットコンパレータ回路に適用することができる。なお、前記図１に示すｎビット一致回路１０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００９９】
図１９において、ｎビット一致回路４０（多ビット一致回路）は、ｎ個の一致比較部５００、出力制御部５１０、出力部５２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ５３０，５３１、及び負荷回路５４０から構成されるダイナミック型論理回路である。
【０１００】
本実施形態に係るｎビット一致回路４０は、前記第１の実施形態に係るｎビット一致回路１０に対して、タイミング調整用の負荷回路５４０を内部ノードＲＥＡＤＹに付加したものである。
【０１０１】
上記負荷回路５４０は、出力制御部５１０内のプルダウン素子５１２で内部ノードＲＥＡＤＹをディスチャージする遅延時間を、１ビット分の一致比較部５００内のプルダウン素子５０２で内部ノードＣＯＭＰをディスチャージ（ｎビット中、１ビットのみが不一致するワーストケース）する遅延時間と、等しくする、又はそれより大きくするために付加したものであり、例えば、ゲート電極ソース電極を接地端子に接続し、ドレイン電極を内部ノードＲＥＡＤＹに接続したダミーのＮＭＯＳトランジスタ５４１により構成する。
【０１０２】
この負荷回路５４０は、内部ノードＲＥＡＤＹの出力制御部５１０内のプルダウン素子５１２のプルダウン駆動能力から決定される遅延時間を負荷回路５４０によりタイミング調整し、内部ノードＣＯＭＰに寄生する全寄生容量（ワイヤードオア接続による一致比較部５００うちのｎ個のプダウン素子５０２の接合容量とその配線容量の総和）に対し１ビット分のプルダウン素子５０２のプルダウン駆動能力により決定される遅延時間と等しく、又はそれより大きくするのものである。
【０１０３】
この負荷回路５４０は、例えば、ゲート電極ソース電極を接地端子に接続し、ドレイン電極を内部ノードＲＥＡＤＹに接続したダミーのＮＭＯＳトランジスタ５４１を使い、そのディメンジョンを調整したものである。
【０１０４】
このように、第４の実施形態に係るｎビット一致回路４０は、出力制御部５１０内で用いるプルダウン素子５１２の駆動能力に対応して、出力制御部５１０の出力にタイミング調整用の負荷回路５４０を付加するように構成している。
【０１０５】
以下、上述のように構成されたｎビット一致回路４０の動作を説明する。
【０１０６】
上記ｎビット一致回路４０の全体の回路動作はヒット時もミス時も、第１の実施形態で説明したｎビット一致回路１０と同様であるが、第４の実施形態はミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１０７】
図２０は、ミス時の出力端子ＨＩＴにヒゲ（ハザード）が出力されてしまう場合を示した波形図である。
【０１０８】
図２０に示すように、同期信号ＣＬΚがハイレベルになり、一致比較動作が開始され、例えばｎ入力ビットのうち１ビットのみが不一致であった場合、その不一致ビットの一致比較部５００内のプルダウン素子５０２一つで、内部ノードＣＯＭＰに接続される全寄生容量（ｎビット分のプルダウン素子５０２の接合容量及び配線容量）をディスチャージしなければならない。
【０１０９】
これに対し、出力制御部５１０のプルダウン素子５１２は、それ自身の接合容量と配線容量のみのディスチャージでよく、内部ノードＣＯΜＰとＲＥＡＤＹはその寄生容量差あるいはプルダウン素子５０２，５１２の駆動能力差によってプルダウンのタイミング差が生じてしまう。
【０１１０】
これらのことを考慮に入れて図２０を参照すると、被一致比較対象の入力信号対ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］が相補的な信号対に遷移してから、出力制御部５１０の出力である内部ノードＲＥＡＤＹは、直ちにローレベルにプルダウンするが、一致比較部５００の出力であるワイヤードオア接続された内部ノードＣＯＭＰは前述したように、ｎ個分のプルダウン素子５０２の全接合容量及びその配線容量をディスチャージしなければならず、プルダウン動作に時間がかかり、内部ノードＣＯＭＰの立ち下がりとＲＥＡＤＹの立ち下がりとでは遅延差が生じてしまう。
【０１１１】
これは、内部ノードＲＥＡＤＹはローレベルに論理が確定し出力部５２０を活性化させても、内部ノードＣＯΜＰはまだプリチャージされたままの状態（ヒット時の状態）でまだ論理が確定されておらず、その遅延差分だけ、出力端子ＨＩＴには、ミスにもかかわらずハイレベルの信号（ヒットの信号）を出力してしまうことになる。
【０１１２】
第４の実施形態では、その内部ノードＲＥＡＤＹに負荷回路５４０を付加して、ＲＥＡＤＹの寄生容量を調整したことでその立ち下がりの遅延時間が増加し、内部ノードＣＯＭＰの立ち下がりの遅延時間と等しく、又はそれより大きくしたことにより、ミス時の出力端子ＨＩＴにヒゲ（ハザード）が出力されないようにしたものである。
【０１１３】
以上のように、第４の実施形態によれば、出力制御部５１０うちのプルダウン素子５１２の駆動能力に対応させて、内部ノードＲＥＡＤＹにタイミング調整用の負荷回路５４０を付加したことにより、内部ノードＲＥＡＤＹの立ち下がり遅延時間が内部ノードＣＯＭＰの立ち下がり遅延時間と等しく、又はそれより大きくなるので、不一致ビット数とは無関係に、出力端子ＨＩＴにハザードが出力されなくなり信頼性のある出力信号を獲得することができる。また、ミス時に出力端子ＨＩＴにハザードが出力されないことにより、次段の回路が誤動作しないようになるとともに、次段の回路の消費電力を削減することができる。
【０１１４】
図２１は本発明の第５の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１１５】
図２１において、ｎビット一致回路５０（多ビット一致回路）は、ｎ個の一致比較部６００、出力制御部６１０、出力部６２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ６３０，６３１、及び負荷回路６４０から構成されるダイナミック型論理回路である。
【０１１６】
本実施形態に係るｎビット一致回路５０は、前記第４の実施形態に係るｎビット一致回路４０に対して、一致比較部６００、出力制御部６１０の中で使用されているプルダウン素子６４１をすべて同一のプルダウン素子に統一してプルダウン駆動能力を等しくし、また、負荷回路６４０はそのプルダウン素子６４１をダミー素子として（ｎ−１）個接続し、内部ノードＣＯＭＰとＲＥＡＤＹの寄生接合容量を全く等しくしたものである。
【０１１７】
上記一致比較部６００、出力制御部６１０の中で使われているプルダウン素子６４１は、例えば、前記第１の実施形態又は第２の実施形態で示したもので全て統一してある。
【０１１８】
上記負荷回路６４０は、前述した一致比較部６００、出力制御部６１０の中で使われているプルダウン素子６４１を用いて、制御信号をローレベルに固定したプルダウン素子６４１をタイミング調整用のダミー素子として使用する。この負荷回路６４０内のダミー素子６４１は、内部ノードＲＥＡＤＹの接合容量が内部ノードＣＯＭＰと等しくなるように（ｎ−１）個接続する。
【０１１９】
このように、第５の実施形態に係るｎビット一致回路５０は、一致比較部６００内で用いるプルダウン素子と出力制御部６１０内で用いるプルダウン素子をプルダウン素子６４１に統一し、出力制御部６１０の出力に、タイミング調整用の負荷回路６４０として、統一されたプルダウン素子６４１をダミー素子として（ｎ−１）個付加するように構成している。
【０１２０】
以下、上述のように構成されたｎビット一致回路５０の動作を説明する。
【０１２１】
上記ｎビット一致回路５０の全体の回路動作はヒット時もミス時も、前記第４の実施形態で説明したｎビット一致回路４０と同様であり、第５の実施形態もミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１２２】
第５の実施形態では、一致比較部６００と出力制御部６１０内のプルダウン素子６４１を同一なものに統一したことにより、プルダウン駆動能力が統一され、なおかつ、内部ノードＲＥＡＤＹには内部ノードＣＯＭＰの寄生接合容量と等価になるダミー素子６４１が（ｎ−１）個接続されたことにより、両内部ノードの寄生接合容量が等しくなり、両ノードの遅延時間差が無くなる。
【０１２３】
同期信号ＣＬＫがハイレベルになり、一致比較動作が開始され、例えばｎ入力ビットのうち１ビットのみが不一致であった場合、その不一致ビットの一致比較部６００内のプルダウン素子６４１一つで、内部ノードＣＯＭＰに接続される全接合容量（ｎビット分のプルダウン素子６４１の接合容量）をディスチャージする。同様に、出力制御部６１０のプルダウン素子６４１は、負荷回路６４０内の（ｎ−１）個のダミー素子６４１が接続されたことにより、内部ノードＣＯＭＰと等価の寄生容量（ｎビット分のプルダウン素子６４１の接合容量）をディスチャージすることになる。
【０１２４】
一致比較部６００と出力制御部６１０内のプルダウン素子６４１は同じものに統一されたので、その駆動能力が統一され、なおかつ、内部ノードＣＯＭＰ，ＲＥＡＤＹの寄生接合容量が統一されたことにより、全く同タイミングで両ノードはディスチャージされることになる。これにより、ミス時の場合、出力端子ＨＩＴにはハザードが出力されない。
【０１２５】
以上のように、第５の実施形態によれば、一致比較部６００、出力制御部６１０内で使われるプルダウン素子６４１を統一して駆動能力を等しくし、なおかつ、内部ノードＲＥＡＤＹに負荷回路６４０を接続し、その負荷回路６４０もその前述したプルダウン素子６４１を使いダミー素子として（ｎ−１）個接続しているので、内部ノードＣＯΜＰとＲＥＡＤＹの寄生接合容量が全く等しくすることができ、これにより、プルダウン素子のブロセス変動に左右されないタイミング設計が可能となる。
【０１２６】
図２２は本発明の第６の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１２７】
図２２において、ｎビット一致回路６０（多ビット一致回路）は、ｎ個の一致比較部７００、出力制御部７１０、出力部７２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ７３０，７３１、及び負荷回路７４０から構成されるダイナミック型論理回路である。
【０１２８】
上記ｎビット一致回路６０は、前記第４の実施形態に係るｎビット一致回路４０に対して、出力制御部７１０を出力部７２０からレイアウト的に一番離れている一致比較部７００に隣接させ配置し、その一致比較部７００に入力される入力信号対（ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の中の１ビットの信号対）を出力制御部７１０に入力するようにしたものである。
【０１２９】
図２２の場合、ＤＡＴＡ［１］，ＤＡＴＡ Ｎ［１］を入力する一致比較部７００がレイアウト的に出力部７２０から一番離れているものとし、この一致比較部７００に隣接して出力制御部７１０を配置し、前記ＤＡＴＡ［１］，ＤＡＴＡＮ［１］を出力制御部７１０に入力しするように構成する。これにより、出力制御部７１０から出力部７２０までの内部ノードＲＥＡＤＹのレイアウト配線長が、一致比較部７００から出力部７２０までの内部ノードＣＯΜＰの最長の配線長と等しくなる。
【０１３０】
このように、第６の実施形態に係るｎビット一致回路６０は、出力部７２０からレイアウト的に最も離れている一致比較部７００に対して出力制御部７１０を隣接して配置し、一致比較部７００に入力される被一致比較信号対を、出力制御部７１０に入力するようにレイアウトしている。 以下、上述のように構成されたｎビット一致回路６０の動作を説明する。
【０１３１】
上記ｎビット一致回路６０の全体の回路動作は、ヒット時もミス時も、前記第４の実施形態で説明したｎビット一致回路４０と同様であり、ミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１３２】
特に、この第６の実施形態に係るｎビット一致回路６０は、出力制御部７１０から出力部７２０までの内部ノードＲＥＡＤＹのレイアウト配線長を、一致比較部７００から出力部７２０までの内部ノードＣＯＭＰの最も長いの配線長と等しくしたので、両ノードの寄生の配線容量及び配線抵抗を等しくすることができ、両ノードの遅延時間差がなくなる。
【０１３３】
以上のように、第６の実施形態によれば、出力制御部７１０を出力部７２０からレイアウト的に一番離れている一致比較部７００に隣接させ配置し、その一致比較部７００に入力される入力信号対（ＤＡＴＡ［１：ｎ］，ＤＡＴＡ Ｎ［１：ｎ］の中の１ビットの信号対）を出力制御部７１０に入力するように構成しているので、内部ノードＣＯＭＰと内部ノードＲＥＡＤＹの寄生の配線容量及び配線抵抗が等しくなり、一致比較の入力数増加に対し、一致比較部７００のワイヤードオア接続部の配線が長くなって寄生の配線容量及び配線抵抗が増加しても、それとは無関係に出力端子ＨＩＴにハザードが出力されないタイミング設計を行うことができる。
【０１３４】
図２３は本発明の第７の実施形態に係る多ビット一致回路の構成を示すブロック図である。なお、前記図１９に示すｎビット一致回路４０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【０１３５】
図２３において、ｎビット一致回路７０（多ビット一致回路）は、ｎ個の一致比較部８００、出力制御部８１０、出力部８２０及び同期信号ＣＬＫにて制御されるプリチャージ素子であるＰＭＯＳトランジスタ８３０，８３１、及び負荷回路８４０から構成されるダイナミック型論理回路である。
【０１３６】
上記ｎビット一致回路７０は、前記第５の実施形態に係るｎビット一致回路５０に対して、一致比較部８００、出力制御部８１０の中で使われているプルダウン素子８４１をすべて同一のプルダウン素子に統一し、また、負荷回路８４０はそのプルダウン素子８４１をダミー素子としてｎ個、又はそれ以上接続し、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰのそれより大きくしたものである。
【０１３７】
このように、第７の実施形態に係るｎビット一致回路７０は、ｎビットの一致比較部８００内で用いるプルダウン素子８４１と、出力制御部８１０内で用いるプルダウン素子８４１の駆動能力を統一し、出力制御部８１０の出力に、タイミング調整用の負荷回路８４０として、統一されたプルダウン素子８４１を使いダミー素子としてｎ個、又はそれ以上、付加するように構成している。
【０１３８】
以下、上述のように構成されたｎビット一致回路７０の動作を説明する。
【０１３９】
上記ｎビット一致回路７０の全体の回路動作は、ヒット時もミス時も、前記第５の実施形態で説明したことと同様であり、ミス時に出力端子ＨＩＴにハザードが出力されないようにしたものである。
【０１４０】
この第７の実施形態に係るｎビット一致回路７０は、第５の実施形態に係るｎビット一致回路５０に対し、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯΜＰに対して大きくすることにより、内部ノードＲＥＡＤＹの立ち下がり遅延時間が内部ノードＣＯΜＰのそれより、大きく設定することができる。これは、出力部８２０の活性化タイミングが、負荷回路８４０でさらに追加したダミー素子８４１の寄生接合容量のディスチャージ分だけ遅れ、ミス時のときの出力端子ＨＩＴに確実にハザードが出力されないことになる。
【０１４１】
以上のように、第７の実施形態によれば、一致比較部８００、出力制御部８１０内で使われるプルダウン素子８４１を統一し、なおかつ、内部ノードＲＥＡＤＹに負荷回路８４０を接続し、さらにその負荷回路８４０もその前述したプルグウン素子８４１を使いダミー素子としてｎ個、又はそれ以上接続するようにしているので、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰに対して大きく設定することができ、ミス時のときの出力端子ＨＩＴに確実にハザードを出力させないようにすることができ、タイミング設計のマージンを向上させることができる。
【０１４２】
なお、上記各実施形態に係るｎビット一致回路では、半導体集積回路におけるキャッシュメモリ等に用いられるｎビット一致回路に適用することができるが、ｎビットの入力信号の全ビットについて一致比較を行う多ビット一致回路であれば、どのような集積回路装置（例えば、ヒットコンパレータ回路）に用いてもよく、あるいは集積回路装置内部に組み込まれて使用される回路にも適用できることは言うまでもない。
【０１４３】
また、上記各実施形態に係るｎビット一致回路は、ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行うものであれば、そのビット数は何ビットでもよく、また、不一致比較結果を出力する多ビット不一致回路であってもよいことは勿論である。
【０１４４】
さらに、上記各実施形態に係るｎビット一致回路、一致比較部、出力制御部、出力部等を構成する回路、それら回路内のＭＯＳトランジスタ、バイポーラトランジスタ、ゲート回路、プルダウン素子などの個数、種類、接続状態等は上記各実施形態に限定されない。
【０１４５】
【発明の効果】
本発明に係る多ビット一致回路では、同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部と、被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部と、ｎビット分の比較結果を、入力遷移検出信号によって活性化させる出力部とを備え、一致比較部が、２入力排他的論理和回路とその出力を制御信号とするプルダウン素子にオープンドレインＮＭＯＳを用いて一致比較結果を出力する構成とし、出力制御部は、２入力ＮＡＮＤ回路とその出力を制御信号とするプルダウン素子であるオープンドレインＮＭＯＳにより入力遷移検出結果を出力する構成とし、ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成しているので、高速動作が可能になり、レイアウト面積を小さくでき、コストを削減することができるとともに、消費電力を小さくすることができる。さらに、ｎ入力ビットの入力信号の論理がどのような場合でも、出力信号ＨＩＴの遅延時間を一定に保つことができ、タイミング設計を容易にすることができる。
【０１４６】
また、本発明に係る多ビット一致回路では、一致比較部内のプルダウン素子にバイポーラトランジスタを付加して一致比較結果を出力する構成とし、出力制御部のプルダウン素子にバイポーラトランジスタを付加して入力遷移検出信号を出力するように構成しているので、駆動能力を高めて、さらなる高速動作が可能になる。また、一致比較の入力信号数の増加による、ワイヤードオア接続部（一致比較部出力）の寄生容量の増加に対し、遅延時間の負荷依存性を小さくすることができる。
【０１４７】
また、本発明に係る多ビット一致回路では、出力制御部内の２入力ＮＡＮＤ回路を、一致比較部内の２入力排他的論理和回路に使用された回路構成と同じレイアウトを用いて、論理回路を構成しているので、一致比較部内のプルダウン素子と、出力制御部内のプルダウン素子の活性化タイミング差をなくすことができ、ミス時の内部ノードＣＯＭＰ，ＲＥＡＤＹのプルダウンタイミングが等しくなり、出力端子にヒゲ（ハザート）が出力されなくなる効果がある。
【０１４８】
また、本発明に係る多ビット一致回路では、出力制御部内で用いるプルダウン素子の駆動能力に対応して、出力制御部の出力にタイミング調整用の負荷回路を付加するように構成しているので、不一致ビット数とは無関係に、出力端子ＨＩＴにハザードが出力されなくなり信頼性のある出力信号を獲得することができる。また、ミス時に出力端子ＨＩＴにハザードが出力されないことにより、次段の回路が誤動作しないようになるとともに、次段の回路の消費電力を削減することができる。
【０１４９】
また、本発明に係る多ビット一致回路では、一致比較部内で用いるプルダウン素子と出力制御部内で用いるプルダウン素子を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子をダミー素子として（ｎ−１）個付加するように構成しているので、内部ノードＣＯΜＰとＲＥＡＤＹの寄生接合容量が全く等しくすることができ、これにより、プルダウン素子のブロセス変動に左右されないタイミング設計が可能となる。
【０１５０】
また、本発明に係る多ビット一致回路では、出力部からレイアウト的に最も離れている一致比較部に対して出力制御部を隣接して配置し、該一致比較部に入力される被一致比較信号対を、出力制御部に入力するようにレイアウトしているので、内部ノードＣＯＭＰと内部ノードＲＥＡＤＹの寄生の配線容量及び配線抵抗が等しくすることができ、一致比較の入力数増加に対し、一致比較部のワイヤードオア接続部の配線が長くなって寄生の配線容量及び配線抵抗が増加しても、それとは無関係に出力端子ＨＩＴにハザードが出力されないタイミング設計を行うことができる。
【０１５１】
また、本発明に係る多ビット一致回路では、ｎビットの一致比較部内で用いるプルダウン素子と、出力制御部内で用いるプルダウン素子の駆動能力を統一し、出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子を使いダミー素子としてｎ個、又はそれ以上、付加するように構成しているので、内部ノードＲＥＡＤＹの寄生接合容量を内部ノードＣＯＭＰに対して大きく設定することができ、ミス時のときの出力端子ＨＩＴに確実にハザードを出力させないようにすることができ、タイミング設計のマージンを向上させることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２】上記多ビット一致回路の一致比較部の論理回路図である。
【図３】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図４】上記多ビット一致回路の出力制御部の論理回路図である。
【図５】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図６】上記多ビット一致回路の動作を具体的に説明するためのブロック図である。
【図７】上記多ビット一致回路のヒット時の各ノード電位を示す波形図である。
【図８】上記多ビット一致回路のミス時の各ノード電位を示す波形図である。
【図９】本発明を適用した第２の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図１０】上記多ビット一致回路の一致比較部の論理回路図である。
【図１１】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図１２】上記多ビット一致回路の出力制御部の論理回路図である。
【図１３】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図１４】本発明を適用した第３の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図１５】上記多ビット一致回路の一致比較部の論理回路図である。
【図１６】上記多ビット一致回路の一致比較部の構成を示す回路図である。
【図１７】上記多ビット一致回路の出力制御部の論理回路図である。
【図１８】上記多ビット一致回路の出力制御部の構成を示す回路図である。
【図１９】本発明を適用した第４の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２０】上記多ビット一致回路のミス時のＨＩＴ信号のヒゲを示す波形図である。
【図２１】本発明を適用した第５の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２２】本発明を適用した第６の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２３】本発明を適用した第７の実施形態に係る多ビット一致回路の構成を示すブロック図である。
【図２４】従来の多ビット一致回路の構成を示すブロック図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０ ｎビット一致回路（多ビット一致回路）、１００，３００，４００，５００，６００，７００，８００ ｎ個の一致比較部、１０１，３０１，４０１，５０１，６０１，７０１，８０１ ２入力排他的論理和回路、１０２，１１２，３１２，４１２ プルダウン素子、１０３ インバータ素子、１１０，３１０，４１０，５１０，６１０，７１０，８１０ 出力制御部、１１１，３１１，４１１，５１１，６１１，７１１，８１１ ２入力ＮＡＮＤ回路、１２０，３２０，４２０，５２０，６２０，７２０，８２０ 出力部、１２１，３２１，４２１，５２１，６２１，７２１，８２１ インバータ回路、１２２，３２２，４２２，５２２，６２２，７２２，８２２ ２ＮＯＲ回路、１３０，１３１，３３０，３３１，４３０，４３１，５３０，５３１，６３０，６３１，７３０，７３１，８３０，８３１ プリチャージ素子であるＰＭＯＳトランジスタ、５４０，６４０，７４０，８４０ 負荷回路
Claims (9)
- ｎビット（ｎは任意の整数）の被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行う多ビット一致回路において、
同期信号によって活性化される被一致比較対象のｎビットの入力信号対と一致比較対象の入力信号を入力して各ビットの比較結果を出力する一致比較部と、
前記被一致比較対象のｎビットの入力信号対のうち、１ビット分の信号対を入力し、該入力信号対の遷移を検出して入力遷移検出信号を出力する出力制御部と、
前記ｎビット分の比較結果を、前記入力遷移検出信号によって活性化させる出力部とを備え、
前記ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うように構成したことを特徴とする多ビット一致回路。 - 上記請求項１記載の多ビット一致回路において、
前記一致比較部は、２入力排他的論理和回路とその出力を制御信号とするプルダウン素子にオープンドレインＮＭＯＳを用いて一致比較結果を出力する構成とし、
前記出力制御部は、２入力ＮＡＮＤ回路とその出力を制御信号とするプルダウン素子であるオープンドレインＮＭＯＳにより入力遷移検出結果を出力する構成とし、
前記ｎビットの一致比較部の出力をワイヤードオア接続させ、同期信号に同期してダイナミック動作を行うことを特徴とする多ビット一致回路。 - 前記一致比較部内のプルダウン素子にバイポーラトランジスタを付加して一致比較結果を出力する構成とし、
前記出力制御部のプルダウン素子にバイポーラトランジスタを付加して入力遷移検出信号を出力する構成としたことを特徴とする請求項１又は２の何れかに記載の多ビット一致回路。 - 前記出力制御部内の２入力ＮＡＮＤ回路を、前記一致比較部内の２入力排他的論理和回路に使用された回路構成と同じレイアウトを用いて、論理回路を構成したことを特徴とする請求項１又は２の何れかに記載の多ビット一致回路。
- 前記出力制御部内で用いるプルダウン素子の駆動能力に対応して、前記出力制御部の出力にタイミング調整用の負荷回路を付加したことを特徴とする請求項１、２又は３の何れかに記載の多ビット一致回路。
- 前記一致比較部内で用いるプルダウン素子と前記出力制御部内で用いるプルダウン素子を統一し、前記出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子をダミー素子として（ｎ−１）個付加したことを特徴とする請求項１、２又は３の何れかに記載の多ビット一致回路。
- 前記出力制御部を前記出力部からレイアウト的に一番離れている前記一致比較部に隣接して配置し、前記一致比較部に入力される被一致比較信号対を、前記出力制御部に入力するようにレイアウトしたことを特徴とする請求項１、２、３、４、５又は６の何れかに記載の多ビット一致回路。
- 前記ｎビットの一致比較部内で用いるプルダウン素子と、前記出力制御部内で用いるプルダウン素子の駆動能力を統一し、前記出力制御部の出力に、タイミング調整用の負荷回路として、該統一されたプルダウン素子を使いダミー素子としてｎ個、又はそれ以上、付加したことを特徴とする請求項１、２、３、４、５、６又は７の何れかに記載の多ビット一致回路。
- 上記請求項１又は２の何れかに記載の多ビット一致回路において、
ｎビットの被一致比較対象の入力信号と、ｎビットの一致比較対象の入力信号の全ビットについて一致比較を行い、不一致比較結果を出力する多ビット不一致回路であることを特徴とする多ビット一致回路。
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