JPH07282587A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】高周波動作可能なＣＡＭ回路を用いた高速ＴＬ
Ｂ回路を実現し、CMOSマイクロプロセッサのキャッシュ
メモリシステムを高速化する。 【構成】ＣＡＭ回路のマッチ線を階層化し、第一階層の
マッチ線３１の信号をラッチ回路３０６，３０７，３０
８に記憶する。ラッチ回路３０６，３０７，３０８の信
号５１を用いて、第一階層マッチ線３１のプリチャージ
の期間に、第二の階層マッチ線３４を放電する。また、
第一階層マッチ線３１の放電の期間に第二階層マッチ線
３４をプリチャージする。 【効果】第一階層マッチ線３１のプリチャージの開始
を、第二の階層マッチ線３４の放電が終了するまで遅ら
せる必要がなく、高速サイクルが達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路、特に、
高速ＣＭＯＳ回路、特に高速ＣＭＯＳ連想メモリ回路に
関する。

【０００２】

【従来の技術】ＣＭＯＳマイクロプロセッサの分野で
は、加工技術の微細化および回路的な工夫により動作周
波数および集積度の向上がすすめられており、既に動作
周波数が１００ＭＨｚから２００ＭＨｚに達するＣＭＯ
Ｓマイクロプロセッサが発表されている。これらの高速
マイクロプロセッサの最大性能を引き出すためには、演
算速度に見合った命令およびデータのメモリバンド幅を
確保する必要があり、キャッシュメモリシステムによっ
ていかに実効のメモリバンド幅を大きくできるかが、マ
イクロプロセッサの性能向上の鍵になっている。

【０００３】また、高速マイクロプロセッサ上で実行さ
れるプログラムは一般に仮想アドレスで記述されるの
で、プログラム実行時にキャッシュメモリをアクセスす
るためには、仮想アドレス（ＶＡ）から物理アドレス
（ＰＡ）への変換が必要となる。このため高速なキャッ
シュメモリシステムの実現のためには、仮想アドレスか
ら物理アドレスへの変換の高速化が重要となる。この仮
想アドレスから物理アドレスへの変換の高速化のために
アドレス変換バッファ（以下ＴＬＢ）と呼ばれる機能メ
モリが一般に使われている。ＴＬＢは通常、キャッシュ
メモリのように大容量であることは要求されないが、高
いヒット率を要求されるので連想メモリ（以下ＣＡＭ）
によりフルアソシアティブ方式の高速ＴＬＢが実現でき
れば、その効果は大きい。このため、ＣＡＭによる高速
ＴＬＢの実現が試みられている。

【０００４】このようなＴＬＢの例は、例えば、電子情
報通信学会技術研究報告 アイ シー ディー ９２−
５７ １９９２年 ページ ２９−３６（ＩＣＤ９２−
５７１９９２，ｐｐ．２９−３６）の回路あるいは、特
開平5−127872 号公報の回路、プロシーディングス １
９９１ シー アイ シー シー ページ １０.２.１
−１０．２．４（Proc. CICC 1991, pp. 10. 2. 1-10.
2. 4）およびページ１４．３．１−１０．３．４（Pro
c. CICC 1991, pp. 14. 3. 1-14. 3. 4）の回路が知ら
れている。これら従来のＴＬＢ回路では、プリチャージ
されたマッチ線を連想メモリ（ＣＡＭ）セルで放電し、
マッチ線を階層化する回路の工夫で高速なＣＡＭでの比
較動作を実現していた。

【０００５】上では、回路の工夫によるＴＬＢの高速化
の例を示したが、ＴＬＢだけではなく一般のＣＭＯＳメ
モリでも、製造設備への投資の増大を伴わない回路の工
夫による高速化が強く望まれている。

【０００６】このような回路の工夫による高速化とし
て、同期回路を用いたメモリのアクセス時間の短縮とウ
エーブパイプライン動作の実現が提案されている。例え
ば、同期式の高速ＣＭＯＳ ＳＲＡＭ回路として、米国
特許第4,985,643 号の回路あるいは、アイ イー イー
イー ジャーナル オブ ソリッドステイト サーキッ
ツボリューム２６ ナンバー１１ １９９１年 ページ
１５７７−１５８５（IEEEJournal of Solid-State Cir
cuits ，Vol.26，No.11，November 1991，pp1577-158
5）の回路が知られている。この従来のセルフリセット
回路では、回路をパルス動作させることで、通常のＣＭ
ＯＳ回路に比べ入力容量を１／２程度とし、回路の高速
化を達成し、実効チャネル長０.５ μｍのＣＭＯＳデバ
イスでアクセス時間約４ｎｓ，（データの読み出しおよ
び書き込みの）サイクル時間２ｎｓの同期式ＳＲＡＭが
実現されていた。さらに、従来のセルフリセット回路
は、出力信号のリセットのためのパルス（リセットパル
ス）を出力信号から作るため、信号の変化した回路にの
みリセットパルスが供給され、外部から一括でクロック
を供給するダイナミック回路に比べ無効なクロックでの
電力消費がなく低電力化も達成されていた。

【０００７】また、セルフリセット回路では、信号はパ
ルスとして伝達され信号のパルス幅は基準クロックと無
関係に一定に設定されるので、信号がリセットされる時
刻は基準クロックで規定できない。このため、外部に読
み出した信号を取り出すためには信号がリセットされる
以前にラッチ回路にデータを取り込む必要があり、従来
回路では、２組のセルフリセット回路によるバスドライ
バを用意し、これにセンスアンプ出力を加え一つのデー
タに対し（二つのバスのどちらかにパルスが出力される
という意味での）相補なバス信号を送り、これらのバス
信号によりデータをラッチに取り込んでいた。つまり、
一つのデータに対し二つのバス信号を送ることで、ラッ
チがデータを記憶している状態，ラッチに０を書き込む
状態，ラッチに１を書き込む状態の三つの状態を区別
し、二つのバス信号がともにバスドライバの待機時のレ
ベルにある状態をラッチのデータ記憶の状態に割り当
て、どちらかのバス信号にパルスが出力される状態をそ
れぞれ０を書き込む状態，１を書き込む状態に割当てて
いた。

【０００８】

【発明が解決しようとする課題】従来のＴＬＢ回路で
は、マッチ線をプリチャージし、仮想アドレス（ＶＡ）
とＣＡＭセルのデータが不一致のマッチ線をＣＡＭセル
で放電するダイナミック動作を採用することおよびマッ
チ線を階層化することで、ＶＡの入力から、ＶＡとＣＡ
Ｍセルのデータを比較しＶＡと同じデータを記憶してい
るエントリを検出するまでの遅延時間は、短縮されてい
るが、マッチ線が放電されてエントリに一致（あるいは
不一致）の信号が得られるまで次のプリチャージ動作を
始められなかった。このため仮想アドレス入力からエン
トリの一致信号までの遅延時間とマッチ線のプリチャー
ジに必要な時間の和より短いサイクル時間で次の仮想ア
ドレスを入力することができなかった。つまり従来回路
には、今後ＣＭＯＳマイクロプロセッサの動作周波数が
さらに向上しマイクロプロセッサのサイクル時間がエン
トリの一致検出の遅延時間とプリチャージに必要な時間
の和より小さくなった場合、ＣＡＭで構成されたＴＬＢ
を使って毎サイクル、アドレス変換することが困難とな
るという問題がある。

【０００９】本発明の第一の目的は、上記の問題を解決
するために、高周波動作可能な、一致検出動作をパイプ
ライン化したＣＡＭ回路を提供することにある。

【００１０】本発明の第二の目的は、上記第一の目的を
達成するために、上記のパイプライン動作するＣＡＭ回
路に好適なマッチ線信号のラッチ回路とマッチ線のプリ
チャージ回路を提供することにある。さらに、上記第
一，第二の目的を達成するために、高速ＣＡＭ回路に好
適なＣＡＭセル回路を提供し、また、上記第一の目的を
達成するために、パイプライン動作するヒット信号の発
生回路を提供する。

【００１１】一方、従来のセルフリセット回路によるウ
エーブパイプラインＳＲＡＭでは、信号パス間の遅延時
間のバラツキを小さく抑えることが可能なデコード回路
にセルフリセット回路を使ってアドレスデコードの遅延
時間を短縮し、バスドライバ等にセルフリセット回路を
用いて高速化を達成していたが、ＣＡＭのようなダイナ
ミック動作をするメモリへのセルフリセット回路の適用
や、ＴＬＢのヒット／ミス判定回路へのセルフリセット
回路の適用は検討されていない。

【００１２】従来回路では、一つのデータに対し（二つ
のバスのどちらかにパルスが出力されるという意味で
の）相補なバス信号を送ることで、セルフリセット回路
の信号をラッチに取り込み、データを記憶する特性を実
現していたが、メモリの読み出し信号と異なりＴＬＢで
は、ヒット／ミス判定回路等のように相補信号を作るこ
とが難しい場合がある。例えば、ヒット信号を各エント
リの一致信号のＮＯＲ論理とし、低レベルのパルス信号
が出力されるか高レベルが出力されたままのどちらかだ
とすると、その相補な信号はＯＲ信号となるが、高レベ
ルの信号が出力されたままのセルフリセット回路のＮＯ
Ｒ出力から、低レベルのパルス信号が出力されるＯＲ信
号を作ることはできない。ＯＲ信号を得るためには、次
の数１（ここでは／は論理否定を表わす記号、Ａ、Ｂは
論理信号とする）から分かるように、ＮＯＲ回路に入力
される信号と相補な信号のＮＡＮＤ論理によらなければ
ならない。

【００１３】

【数１】(Ａ＋Ｂ)＝／／(Ａ＋Ｂ)＝／(／Ａ・／Ｂ) これは、回路規模，消費電力，遅延時間の増大等を招
き、セルフリセット回路の適用を実際上不可能としてし
まう。つまり、従来回路には相補なパルス信号を得るこ
とが難しい場合にセルフリセット回路を使うことができ
ないという問題がある。

【００１４】本発明の第三の目的は、セルフリセット回
路を効果的に適用した高速ＣＡＭ回路を提供することに
ある。すなわち、ＣＡＭの一致検出回路のような相補な
パルス信号を得ることが難しい回路の場合にもセルフリ
セット回路を適用し高速化するために、単一のセルフリ
セット回路出力を記憶できるラッチ回路を提供し、セル
フリセット回路と組合せることで、高速なヒット判定回
路を提供する。

【００１５】

【課題を解決するための手段】上記第一，第二の目的を
達成するために、本発明の一実施形態によれば、連想メ
モリ（以下ＣＡＭ）部のマッチ線を階層化し（３１，３
４）、第１階層（以下、階層を省略する。）マッチ線３
１の信号をラッチ回路３０６，３０７，３０８に取り込
み、第１マッチ線３１のプリチャージの期間および第２
マッチ線３４の放電の期間(クロック３が低レベルの期
間)、ラッチ回路３０６，３０７，３０８の信号５１を
保持する。第１マッチ線のプリチャージの期間に第１マ
ッチ線のラッチ信号５１を用いて第２階層マッチ線３４
を放電する（図１，図３参照）。

【００１６】また、ＣＡＭセルを、ＲＡＭセル（ＮＭＯ
Ｓ １００から１０３，ＰＭＯＳ２００，２０１）とデ
ータ線３２，３３の信号とＲＡＭセルの記憶情報のＥＯ
Ｒ信号をつくるためのＣＭＯＳパストランジスタ１０
４，１０５，２０２，２０３およびＥＯＲ信号をマッチ
線３１に伝達するＮＭＯＳトランジスタ１０６で構成
し、隣接ＣＡＭセルでマッチ線３１を放電するＮＭＯＳ
トランジスタ１０６のドレイン接合を共有する（図４参
照）。

【００１７】さらに、ヒット信号を発生するためのＮＯ
Ｒ回路(ＮＭＯＳ １１２,ＰＭＯＳ２１０）の入力信号
を各エントリの一致，不一致の信号を記憶するラッチ回
路３１０，３１１，３１２の信号５７とし、マッチ線３
４の充電の期間にエントリの一致，不一致の信号のＮＯ
Ｒ信号を作る共通ドレイン線５９を放電する（図２参
照）。

【００１８】上記第三の目的を達成するために、本発明
の一実施形態は、各エントリの一致信号５７からヒット
／ミス信号を作るＮＯＲ回路をセルフリセット回路２５
０，２５１，１５０，１５３，３７０から３７２の回
路、および１５１、４５０，２５２，２５３，１５４，
１５５，３７４の回路を指す。以下，２５０，２５１，
１５０，１５３，３７０から３７２の回路のように出力
信号５８の変化を検出して所定の時間が経過した後に、
５８の電位を待機時の電位に戻すＭＯＳトランジスタ１
５３を駆動する回路を、自身で出力をリセットするとい
う意味でセルフリセット回路と呼ぶこととする。）と
し、最終段の回路をクロック信号３によりサイクル毎に
リセット（あるいはセット）されるラッチ回路３９０と
する。最終段のラッチ回路３９０は、データの取り込み
のＮＭＯＳトランジスタ１５６と、フリップフロップ回
路３７５，１５８、クロック信号３によりフリップフロ
ップ回路のデータ８５をリセットする回路２５４，１５
９で構成する（図２，図８参照）。

【００１９】上記第三の目的を達成するために、本発明
の他の実施形態は、各エントリの一致信号５７からヒッ
ト／ミス信号を作るＮＯＲ回路をセルフリセット回路と
し、最終段の回路をクロック信号３によりサイクル毎に
リセット（あるいはセット，プリチャージ）されるラッ
チ回路（図８）とする。最終段のラッチ回路（図８）
は、データの取り込みのＮＭＯＳトランジスタ１５６
と、フリップフロップ回路３７５，１５８、クロック信
号３およびフリップフロップ回路のデータ８５の遅延信
号６２によりフリップフロップ回路のデータ８５をリセ
ットする回路２５４，２６０，１５９で構成する。フリ
ップフロップ回路のデータ８５をリセットする時刻は、
クロック信号３が変化する時刻かフリップフロップ回路
のデータ８５の遅延信号６２が変化する時刻の遅いほう
の時刻とする（図８，図１０参照）。

【００２０】上記第三の目的を達成するために、本発明
の他の実施形態は、セルフリセット回路の出力８５を記
憶するラッチ回路２６１，１８２，１８３，６０３，６
０４，１８４，２６２を内部クロック９０，９１で制御
し、ラッチ回路（２６１，１８２，１８３，６０３，６
０４，１８４，２６２が、セルフリセット回路出力８５
にパルスが出力され始める時刻とパルス出力が終わり待
機時の電位に戻る時刻の間にトランスペアレントの状態
（入力に応答して出力が変化する状態）からラッチの状
態（オペイク，入力に依らず出力が保持される状態）と
なるよう内部クロック９０，９１を設定する。内部のク
ロック信号９０，９１は基準クロック信号３，５からセ
ルフリセット回路出力８５の遅延時間と同じ電源電圧，
温度，製造バラツキ依存性を持つ遅延回路６０５で発生
する（図１１，図１２参照）。

【００２１】

【作用】本発明の代表的な実施形態（図１）では、第１
マッチ線３１をプリチャージする期間に、第２マッチ線
３４を放電することができるので、最小のサイクル時間
は、仮想アドレス（ＶＡ）入力から第１マッチ線３１の
放電とラッチ回路３０６，３０７，３０８までの遅延時
間および第１マッチ線３１のプリチャージの時間の和と
なる。つまり、従来のように第２マッチ線３４の放電の
遅延時間が最小のサイクル時間に含まれないのでより高
い周波数での動作が可能になる。

【００２２】本発明の代表的な実施形態（図４）では、
ＣＭＯＳパストランジスタ１０４，105,２０２，２０３
でマッチ線３１を放電するＮＭＯＳトランジスタ１０６
を駆動することで、マッチ線３１を放電するＮＭＯＳト
ランジスタ１０６のゲート電位の振幅を電源電圧２とで
きる。また隣接するＣＡＭセルでマッチ線３１を放電す
るＮＭＯＳトランジスタ１０６のドレイン接合を共有す
ることでマッチ線３１の接合容量を低減できる。

【００２３】本発明の代表的な実施形態（図２）では、
マッチ線３４の充電の期間にエントリの一致，不一致の
信号のＮＯＲ信号を作る共通ドレイン線５９を放電し、
ヒット信号を発生できるので、エントリの一致，不一致
の信号のＮＯＲ信号を作る共通ドレイン線５９の放電の
時定数が最小サイクル時間に含まれず、高い周波数での
動作が可能になる。

【００２４】本発明の代表的な実施形態（図８）では、
各エントリの一致信号５７からヒット／ミス信号を作る
ＮＯＲ回路をセルフリセット回路とするので、またＣＡ
Ｍセルの記憶データとＶＡが一致するエントリ（行）は
全エントリの中で一つしかないので、信号の変化した一
回路だけプリチャージのためのＰＭＯＳ２５２のゲート
容量が充放電され、従来のように共通のクロックでプリ
チャージするより低電力となる。また、最終段の回路を
データの取り込みのＮＭＯＳ（１５６）と、フリップフ
ロップ３５７，１５８およびクロック３によりフリップ
フロップのデータ８５をリセットする回路２４５，１５
９で構成することで、クロック３によりフリップフロッ
プのデータ８５をサイクル毎にリセットできる。これに
より、セルフリセット回路のＯＲ信号出力８３にパルス
が出力されない場合でも、セルフリセット回路のＯＲ信
号出力８３にパルスが出力される場合の遅延時間以上遅
い時刻では、フリップフロップのデータ８５が正しいこ
とが保証される。つまり、セルフリセット回路のＯＲ信
号出力８３と相補な信号を用いなくとも、セルフリセッ
ト回路のＯＲ信号出力８３のデータをラッチ回路に取り
込むことが可能となり、クロック信号に同期してヒット
／ミス信号を取りだすことができる。

【００２５】本発明の他の実施形態（図１０）では、各
エントリの一致信号５７からヒット／ミス信号を作るＮ
ＯＲ回路をセルフリセット回路とすることで、低電力化
が達成される。最終段のラッチ回路をリセットする時刻
は、クロック信号３が変化する時刻かフリップフロップ
回路のデータ８５の遅延信号６２が変化する時刻の遅い
ほうの時刻とすることで、ラッチ回路をリセットすると
きも貫通電流が流れないようにできる。

【００２６】本発明の他の実施形態（図１１）では、セ
ルフリセット回路の出力８５を記憶するラッチ回路２６
１，１８２，１８３，６０３，６０４，１８４，２６２
をセルフリセット回路出力８５の遅延と同じ電源電圧，
温度，製造バラツキ依存性を持つ遅延回路６０５で発生
するクロック９０，９１で制御し、ラッチ回路２６１，
１８２，１８３，６０３，６０４，１８４，２６２を、
セルフリセット回路出力８５にパルスが出力され始める
時刻とパルス出力が終わり待機時の電位に戻る時刻の間
にトランスペアレントからラッチ（オペイク）の状態と
なるよう設定することで、セルフリセット回路出力８５
にパルスが出力されるべき時刻の出力８５の電位をラッ
チ回路に取り込むことができる。つまり、セルフリセッ
ト出力８５と相補なパルスを用いなくとも、セルフリセ
ット出力８５にパルスが出力されない場合のデータをラ
ッチ回路に取り込むことが可能となる。

【００２７】

【実施例】図１，図２に本発明の連想メモリ（以下、Ｃ
ＡＭと省略する）回路の一実施例を、図３に動作波形図
を示す。

【００２８】図１の回路は入力された仮想アドレス信号
（以下、ＶＡと表わす）とＣＡＭセルの記憶データを比
較してその比較結果をマッチ線３４に出力する連想メモ
リ回路の一部を示している。動作周波数向上のために以
下の工夫がなされている。マッチ線はＣＡＭセルが直接
接続されＣＡＭセルにより放電される第１階層のマッチ
線（以下、第１マッチ線と呼ぶ）３１と、放電回路１０
９により放電される第２階層のマッチ線（以下、第２マ
ッチ線と呼ぶ）３４とに階層化する。第１マッチ線３１
が放電され、低レベル（以下、“Ｌ”と表わす）となっ
たことを検出しＮＭＯＳトランジスタ（以下、ＮＭＯＳ
と省略する）１０９を導通（以下、オンと表わす）にす
る回路はラッチ回路とし、第１マッチ線３１のプリチャ
ージ期間に第２マッチ線３４を放電できるようにする。

【００２９】図１の回路の動作を図３に沿って説明す
る。図１の４はＶＡの１ビットを表わしている。ＶＡが
入力された後、クロック信号３（以下、ＣＬＫ３と表わ
す）が高レベル(以下、“Ｈ”と表わす)になると、デー
タ線３２，３３の一方が“Ｈ”となる。３０１，３０２
はデータ線３２，３３のドライバ回路を示し、ＣＬＫ３
とＶＡ４、あるいは４の反転信号とＣＬＫ３とのＡＮＤ
信号を３２，３３に出力する。図３の波形図では、３２
が“Ｈ”となる場合を示している。３０４はCAMセルを
表わし、ＶＡ４とＣＡＭセル３０４の記憶データが不一
致の場合にはCAMセル３０４のＮＭＯＳ １０６がオン
となる。３０３，３０５も同様に第１マッチ線３１に接
続されるＣＡＭセルを表わし、第１マッチ線３１にはＶ
Ａの全ビット数の何分の一かのＣＡＭセルが接続されて
いる。第１マッチ線３１はＣＬＫ３が“Ｌ”の期間にＰ
ＭＯＳ ２０４により“Ｈ”にプリチャージされる。CL
K3が“Ｈ”になることで，２０４は非導通(以下、オフ
と表わす)となる。抵抗４００はＶＡ４とＣＡＭセルの
記憶データが一致している場合に，３１の電位を“Ｈ”
に保つための素子で抵抗値は十分大きく設計する。

【００３０】図１の３０６，３０７，３０８、ＮＭＯＳ
１８０，ＰＭＯＳトランジスタ(以下、ＰＭＯＳと省
略する)２０６はラッチ回路として働き、ＣＬＫ３が
“Ｈ”，クロック信号３の反転信号５（以下、／ＣＬＫ
５と表わす、ここで記号／は否定を表わすものとする）
が“Ｌ”の場合は、第１マッチ線３１の信号に応答し
て、５０，５１および５２の信号が変化する状態（以
下、トランスペアレントの状態と表現する）にある。Ｃ
ＬＫ３が“Ｌ”から“Ｈ”，／ＣＬＫ５が“Ｈ”から
“Ｌ”に変化する時刻には，３１は“Ｈ”にプリチャー
ジされているので、CLK3が“Ｈ”，／ＣＬＫ５が“Ｌ”
になると、ＮＭＯＳ １０７，１０８がオンし、５０は
“Ｌ”、５１は“Ｈ”になる。

【００３１】その後，３１に接続されたＣＡＭセルの記
憶データとＶＡにどこか１ビットでも不一致があればＮ
ＭＯＳ １０６か、あるいは３１に接続されたＣＡＭセ
ルの１０６に相当するＮＭＯＳがオンとなり、第１マッ
チ線３１は“Ｌ”となる。すなわち図３中実線で示した
波形が上記説明に対応する。３１が“Ｌ”となることで
ＰＭＯＳ ２０５がオンし、５０は“Ｌ”から“Ｈ”に
変化する。また、５１は“Ｌ”、５２は“Ｈ”となる。
つまり，３１に接続されたＣＡＭセルの記憶データとＶ
Ａにどこか１ビットでも不一致があれば５１は“Ｌ”と
なる。このときＣＬＫ３は“Ｈ”、／ＣＬＫ５は“Ｌ”
なので、ＮＭＯＳ １８０，ＰＭＯＳ２０６はオフで５
０の電位の変化を妨げない。

【００３２】３１に接続されたＣＡＭセルの記憶データ
とＶＡがすべて一致していればCAMセル３０４のＮＭＯ
Ｓ １０６と３１に接続されたＣＡＭセルの１０６に相
当するＮＭＯＳはすべてオフで、抵抗４００により３１
の電位は“Ｈ”に保たれる（図３中破線で示した波形が
この場合を示している）。ＣＬＫ３が“Ｈ”でNMOS１０
８がオンなので５０は“Ｌ”のまま変化しない。また、
５１は“Ｈ”、５２は“Ｌ”となる。つまり、３１に接
続されたＣＡＭセルの記憶データとＶＡがすべて一致し
ていれば５１は“Ｈ”となる。

【００３３】上の状態からＣＬＫ３を“Ｌ”に、／ＣＬ
Ｋ５を“Ｈ”にし、ラッチ３０６，３０７，３０８の状
態を記憶し、３１を“Ｈ”にプリチャージする動作につ
いて説明する。ＣＬＫ３を“Ｌ”に、／ＣＬＫ５を
“Ｈ”にすることで、ＮＭＯＳ１８０，ＰＭＯＳ ２０
６はオンし３０７，３０８はフリップフロップとして働
く。また、ＮＭＯＳ １０８はオフとなる。ＣＬＫ３が
“Ｌ”になることでＰＭＯＳ ２０４がオンとなり３１
は“Ｈ”になる。３１が“Ｈ”になるので、ＰＭＯＳ
２０５はオフになる。３０７，３０８がフリップフロッ
プとして働きＰＭＯＳ ２０５，ＮＭＯＳ １０８がオ
フとなることで、５０，５１の電位は変化しなくなる。
３１のデータをフリップフロップ３０７，３０８に取り
込む回路３０６のＰＭＯＳ ２０５は、ＣＬＫ３が
“Ｈ”から“Ｌ”に、／ＣＬＫ５が“Ｌ”から“Ｈ”に
変化する過渡状態でオンしている場合があるが、これは
プリチャージする以前の３１の電位が“Ｌ”の場合なの
で、５０の電位は必ず“Ｈ”となっており、フリップフ
ロップ３０７，３０８の情報が破壊されることはない。
ラッチ回路３０６，３０７，３０８，１８０，２０６の
特徴は、３１のプリチャージ期間に必ず３１が“Ｈ”と
なりＰＭＯＳ ２０５がオフとなること、CLK3が“Ｈ”
から“Ｌ”に変化する過渡状態でＰＭＯＳ ２０５がオ
ンしていてもフリップフロップ３０７，３０８の情報が
破壊されないことを利用して回路を簡単化したことにあ
る。

【００３４】ＣＬＫ３を“Ｈ”から“Ｌ”に、／ＣＬＫ
５を“Ｌ”から“Ｈ”に変化させるタイミングについて
５０が“Ｈ”の場合を例に取り説明する。ＣＬＫ３を
“Ｈ”から“Ｌ”に変化させるタイミングは、３１が
“Ｌ”となり５０が“Ｈ”，５１が“Ｌ”，５２が
“Ｈ”となった後であれば、もちろんいつでも構わな
い。さらに、３１のプリチャージに要する時間をインバ
ータ１段分程度とすれば、ＣＬＫ３が“Ｈ”から“Ｌ”
に変化した後もインバータ１段の遅延時間程度ＰＭＯＳ
２０５がオンしているので、ＰＭＯＳ ２０５，２０６
のサイズをインバータ３０８のＮＭＯＳより十分大きく
設計することで、５１が“Ｌ”となった時点で、ＣＬＫ
３を“Ｈ”から“Ｌ”に変化させてもデータは破壊され
なくなる。つまり、ＣＬＫ３を“Ｌ”から“Ｈ”とし、
５１が“Ｌ”となった時刻より後はCLK3を“Ｈ”から
“Ｌ”に、／ＣＬＫ５を“Ｌ”から“Ｈ”に変化させて
次のプリチャージ動作に入ることができる。

【００３５】第２マッチ線３４の放電について説明す
る。第２マッチ線３４は、ＣＬＫ３が“Ｌ”，／ＣＬＫ
５が“Ｈ”の期間に、フリップフロップ３０７，３０８
の記憶している情報によりＮＭＯＳ １０９で放電され
る。つまり、ＣＬＫ３を“Ｌ”，／ＣＬＫ５を“Ｈ”と
して第１マッチ線３１をプリチャージする期間に第２マ
ッチ線３４は放電される。

【００３６】第２マッチ線３４には、ＶＡとＣＡＭセル
の記憶データを何分割かして比較した結果５１を３４に
伝えるためのＮＭＯＳ １０９と、他の同様の回路の１
０９に相当するＮＭＯＳが並列に接続される。３４は／
ＣＬＫ５が“Ｌ”の期間にＰＭＯＳ ２０７でプリチャ
ージされる。ＣＬＫ３を“Ｌ”に、／ＣＬＫ５を“Ｈ”
にすることで２０７はオフになる。抵抗４０１は図１の
抵抗４００と同じ働きをする。ＶＡとＣＡＭセルの記憶
データにどこか１ビットでも不一致があれば、５１か、
あるいは第２マッチ線３４に接続された他の回路の５１
に相当する部分が“Ｌ”となっているので、ＣＬＫ３が
“Ｌ”に、／ＣＬＫ５が“Ｈ”になると、５３あるいは
５３に相当する信号が“Ｈ”となる。５３あるいは５３
に相当する信号が“Ｈ”になると、１０９かあるいは１
０９に相当するＮＭＯＳがオンとなり、３４は“Ｌ”に
なる。つまり、ＶＡとＣＡＭセルの記憶データに不一致
があれば３４は“Ｌ”になる。逆に、ＶＡとＣＡＭセル
の記憶データが全て一致していれば３４は“Ｈ”のまま
変化しない。

【００３７】以上説明したように、本発明のＣＡＭ回路
によれば、第１マッチ線３１をプリチャージする期間に
第２マッチ線３４を放電することができるので、最小動
作サイクル時間は、ＣＬＫ３が“Ｈ”になった後データ
線３２を“Ｈ”に駆動するデータ線ドライバ３０１の遅
延時間とＣＡＭセルでデータ線電位と記憶データを比較
しＮＭＯＳ １０６がオンするまでの遅延時間およびラ
ッチ回路３０６,３０７，３０８（あるいは３０６，３
０７）の遅延時間の和と第１マッチ線３１をプリチャー
ジする時間の和になる。つまり、第２マッチ線３４の放
電の遅延時間が最小動作サイクル時間に含まれないので
高い周波数での動作が可能となる。

【００３８】図１では回路を簡単化し代表的な例を示し
ているが、ラッチ回路３０６，307,３０８のデータの取
り込み部３０６をインバータ回路ではなく例えば２入力
NAND回路とし、隣接する二つの第１マッチ線の一致，不
一致の情報を一つのラッチ回路３０６，３０７，３０８
に取り込み記憶すること、ＮＭＯＳ １０９と１０９を
駆動する２入力ＮＯＲ回路３０９を１０９と／ＣＬＫ５
をゲートに加えたＮＭＯＳの直列回路に置き換えること
などが可能である。３０６を２入力ＮＡＮＤとすると、
二つの第１マッチ線のどちらか一方が“Ｌ”になった場
合に５０が“Ｈ”になるが、どちらか一方のマッチ線が
“Ｌ”になるということは、ＶＡとＣＡＭセルの記憶デ
ータに不一致があるということなので正常な動作は損な
われない。

【００３９】また、図１の回路ではラッチ回路を簡単に
するためにＣＬＫ３が“Ｌ”のとき第１マッチ線３１を
プリチャージし第２マッチ線３４を放電し、ＣＬＫ３が
“Ｈ”のとき第１マッチ線３１を放電し第２マッチ線３
４をプリチャージする例を示したが、例えば、ＣＬＫ３
が“Ｈ”の期間をＣＬＫ３が“Ｌ”の期間より大きく
し、第１マッチ線３１のプリチャージ時間を短くしてさ
らにサイクル時間を小さくするような場合（すなわち、
ＣＬＫ３のパルスのデユーティを５０％以外の値とする
場合）には、図１の回路ではラッチ回路３０６，３０
７，３０８にデータが記憶される期間（ＣＬＫ３が
“Ｌ”の期間）が短くなる。そのような場合には、第１
マッチ線３１の信号を記憶するラッチ回路をマスタスレ
ーブラッチ回路とし、ＣＬＫ３が“Ｈ”から“Ｌ”に変
化するタイミングでスレーブラッチに情報を送れば、第
２マッチ線３４の放電に必要な期間、情報をスレーブラ
ッチに記憶することができる。スレーブラッチのデータ
と第２マッチ線３４の放電の期間を決めるクロック信号
との論理を図１の３０９のように構成することで、図１
の回路と同様に第２マッチ線３４を放電できる。

【００４０】次に図２の回路について説明する。図２の
回路は、図１のラッチ回路と同様のラッチ回路として働
く。図２はＶＡとＣＡＭセルの記憶データが全て一致し
た場合に“Ｈ”となる５６の信号を用いて、物理アドレ
スＰＡを記憶しているＲＡＭのワード線を選択し、物理
アドレスを読みだす例を示している。上で説明したよう
に、ＣＬＫ３を“Ｌ”，／ＣＬＫ５を“Ｈ”とすると、
ＶＡとＣＡＭセルの記憶データが全て一致していれば３
４は“Ｈ”のまま変化せず、ＶＡとＣＡＭセルの記憶デ
ータが１ビットでも一致していないと、第２マッチ線３
４が“Ｌ”となる。この３４の信号は各エントリ（行）
の一致，不一致を表わす。この各エントリ（行）の一
致，不一致の信号を用いて、ＶＡとＣＡＭセルの記憶デ
ータが全て一致したＲＡＭの行を選択し、仮想アドレス
ＶＡに対応する物理アドレスＰＡを読み出す。このた
め、３４の信号をＲＡＭをアクセスする期間保持する必
要がある。ＣＬＫ３が“Ｌ”，／ＣＬＫ５が“Ｈ”の状
態では、５５には３４の信号に応答して３４の反転信
号、５６には３４と同じ信号が出力される。ＣＬＫ３が
“Ｈ”，／ＣＬＫ５が“Ｌ”のときは、３１０，３１
１，３１２と１８１,２０９は図１の回路と同様にラッ
チ回路として働き、ＶＡとＣＡＭセルの記憶データが一
致すると３４は“Ｈ”なので、５６も“Ｈ”となり、こ
の５６の信号を用いて（例えば別に設けるレジスタに記
憶するなどして）ＲＡＭのワード線を選択できる（図２
はＲＡＭのアクセス時間が、ＣＬＫ３が“Ｈ”，／ＣＬ
Ｋ５が“Ｌ”の期間より小さい場合の回路を示してい
る）。図２のラッチ回路は図１のラッチ回路とクロック
信号の極性が逆になるだけなので詳細な説明は省略す
る。

【００４１】ヒット信号の発生について説明する。ＶＡ
とＣＡＭセルの記憶データが一致した場合には、上に述
べたようにＲＡＭからＰＡを読み出せるが、ＶＡとＣＡ
Ｍセルの記憶データが一致するエントリ（行）が必ずあ
るとは限らず、全てのエントリ（行）でＶＡとＣＡＭセ
ルの記憶データが不一致だった場合には、外部の記憶装
置をアクセスして仮想アドレスＶＡに対応する物理アド
レスＰＡを読み出さなければならない。このため、ＶＡ
とＣＡＭセルの記憶データが一致するエントリ（行）が
あるのか、あるいは全てのエントリ（行）でＶＡとＣＡ
Ｍセルの記憶データが不一致なのかを判別する信号を発
生する必要がある。

【００４２】図２の６０は、この判別のためのヒット信
号と呼ばれる信号を示している。

【００４３】ＰＭＯＳ ２１０は、ＣＬＫ３が“Ｌ”の
期間に５９のプリチャージのための素子として働く。Ｖ
ＡとＣＡＭセルの記憶データが一致した場合、５７の電
位は“Ｌ”になるので、ＣＬＫ３が“Ｈ”，／ＣＬＫ５
が“Ｌ”となると、５８が“Ｈ”になり、ＰＭＯＳ ２
１０がオフ，ＮＭＯＳ １１２がオンとなり、５９は
“Ｌ”となる。５９にはＣＡＭの全てのエントリ（行）
のＮＭＯＳ １１２に相当するＮＭＯＳが接続され、ど
の１エントリ（行）でＶＡとＣＡＭセルの記憶データが
一致しても６０には“Ｈ”の電位が得られる（ＣＡＭの
エントリの中でＶＡと一致するエントリがある場合、そ
の一致したエントリの数は通常１である）。この６０の
“Ｈ”の電位が、ＶＡとＣＡＭセルの記憶データが一致
するエントリ（行）があること（ヒット）を示す。逆に
全てのエントリ（行）でＶＡとＣＡＭセルの記憶データ
が不一致の場合には、ＮＭＯＳ １１２と他のエントリ
のＮＭＯＳ １１２に相当するＮＭＯＳがオフとなるの
で、抵抗４０２により５９は“Ｈ”に保たれ、６０は
“Ｌ”となる。この６０の“Ｌ”の電位がＶＡとＣＡＭ
セルの記憶データが一致するエントリ（行）がないこと
（ミスあるいはミスヒット）を示す。

【００４４】また、図２の回路には以下に説明する効果
もある。ＮＯＲ回路の共通ドレイン線５９は、ＣＬＫ３
が“Ｈ”，／ＣＬＫ５が“Ｌ”の期間に放電されるの
で、ラッチ回路３１０，３１１，３１２にエントリの一
致，不一致の信号を記憶しない場合に最小動作サイクル
時間が第２マッチ線３４の放電時間と５９の放電時間の
和程度となるのに比べて、最小動作サイクル時間を５９
の放電の時定数程度短縮することが可能となる。

【００４５】図２には、５９にＣＡＭの全てのエントリ
（行）のＮＭＯＳ １１２に相当するＮＭＯＳを接続し
た回路例を示したが、５９での遅延時間が大きい場合に
はマッチ線同様に階層化して構わないこと、図１と同様
に階層化した５９相当の信号線をパイプライン動作させ
てもよい。図２の回路の特徴は、第２マッチ線の信号を
ラッチ回路に記憶し、第２マッチ線のプリチャージの期
間にヒット信号を発生する点にある。

【００４６】図４は本発明のＣＡＭ回路のＣＡＭセルの
実施例を示している。ＮＭＯＳ１００から１０３および
ＰＭＯＳ ２００，２０１はＲＡＭセルとして働く。

【００４７】３０はワード線を、３２，３３はデータ線
を、３１は第１マッチ線を示す。

【００４８】ＣＡＭセルのテスト時、あるいはＣＡＭの
ミスヒット時にＣＡＭセルの記憶データを書き替える場
合の動作を説明する。データを書き込む場合は、図４の
CAMセルは、通常のＲＡＭセルと同様に動作させること
ができる。すなわち、ワード線３０を“Ｈ”として、特
定のワード線を選択し、データ線３２，３３の一方を
“Ｌ”とすることで、図４のＣＡＭセルにデータを書き
込むことができる。CAMセルのテスト時にＣＡＭセルの
記憶データを読み出す場合もワード線３０を“Ｈ”とし
て、特定のワード線を選択し、データ線に現われる電位
差を検出することは通常のＲＡＭセルと同様である。

【００４９】ＣＡＭとしての比較動作について説明す
る。図４のＣＡＭセル３０４にデータ線３２を“Ｌ”と
してデータを書き込んだ後にＶＡと記憶データを比較す
るとする。データ線３２を“Ｌ”としてデータを書き込
むので、ＰＭＯＳ ２０１，２０２，ＮＭＯＳ １０
２，１０５のゲート電位は“Ｌ”となっている。このと
き、ＰＭＯＳ ２００，２０３，ＮＭＯＳ １００，１０
４のゲート電位は“Ｈ”となる。ＰＭＯＳ ２０２，Ｎ
ＭＯＳ １０５のゲート電位は“Ｌ”、ＰＭＯＳ２０
３，ＮＭＯＳ １０４のゲート電位は“Ｈ”となってい
るので、ＰＭＯＳ２０２，ＮＭＯＳ １０４はオン、Ｎ
ＭＯＳ １０５，ＰＭＯＳ ２０３はオフの状態とな
る。比較するＶＡの１ビットが記憶データと一致してい
れば、図１の３０１，３０２により、データ線３２は
“Ｌ”に、３３は“Ｈ”に駆動される。ＰＭＯＳ ２０
２，ＮＭＯＳ １０４がオンしているので、ＮＭＯＳ
１０６のゲート電位も“Ｌ”となり、ＮＭＯＳ １０６
はマッチ線３１の放電には寄与しない。一方、比較する
ＶＡの１ビットが記憶データと一致していなければ、図
１の３０１，３０２により、データ線３２は“Ｈ”に、
３３は“Ｌ”に駆動される。ＰＭＯＳ ２０２，ＮＭＯ
Ｓ １０４がオンしているので、ＮＭＯＳ １０６のゲー
ト電位も“Ｈ”となり、ＮＭＯＳ １０６によりマッチ
線３１は“Ｌ”に放電される。図１のＣＡＭセル３０４
の記憶データが上の説明とは逆の場合も同様に動作す
る。

【００５０】図４のＣＡＭセルのように、ＣＭＯＳパス
トランジスタ（ＰＭＯＳ ２０２，ＮＭＯＳ １０４お
よびＮＭＯＳ １０５，ＰＭＯＳ ２０３）でマッチ線
３１を放電するＮＭＯＳ １０６のゲートを駆動する効
果について説明する。高集積化のために、ＣＡＭセル３
０４のゲート幅は小さく設計する必要があり、NMOS１０
６のゲート幅も小さい。このため、ＮＭＯＳ １０６に
流せる電流は小さく、高速化のためにはマッチ線３１の
寄生容量を小さくする必要がある。図４のＣＡＭセルで
は、隣りあったＣＡＭセルのマッチ線３１を放電するＮ
ＭＯＳ（１０６および１０６に相当するＮＭＯＳ）のド
レイン電極の接合を共有できるので、マッチ線３１の寄
生容量を小さくできる。また、ＣＭＯＳパストランジス
タ（ＰＭＯＳ ２０２，ＮＭＯＳ １０４およびＮＭＯ
Ｓ １０５，ＰＭＯＳ２０３）でマッチ線３１を放電す
るＮＭＯＳ １０６のゲートを駆動することで、ＮＭＯ
Ｓ １０６のゲート電位の振幅を電源電圧に等しくで
き、ＮＭＯＳパストランジスタを用いる場合に対してＮ
ＭＯＳ １０６に流れる電流を大きくできる。これらの
効果によりマッチ線３１の放電に要する時間を短縮で
き、高速なＣＡＭ動作が達成される。また、ＮＭＯＳ
１０６のゲート電位の振幅を電源電圧２に等しくできる
ことから微細化により電源電圧が低下しても高速動作を
維持できる。

【００５１】図４のＣＡＭセルの特徴は、ＣＭＯＳパス
トランジスタＰＭＯＳ ２０２，ＮＭＯＳ １０４およ
びＮＭＯＳ １０５，ＰＭＯＳ ２０３でマッチ線３１
を放電するＮＭＯＳ １０６のゲートを駆動し、ＮＭＯ
Ｓ １０６のゲート電位の高レベルを電源電圧２に等し
くしたこと、隣接するＣＡＭセルのマッチ線３１を放電
するＮＭＯＳのドレイン電極の接合を共有することで、
マッチ線３１の寄生容量を低減したことである。

【００５２】図５の回路は図１のＣＡＭ回路のデータ線
ドライバ３０２の一例を示している。信号７０はテスト
時にＣＡＭセルの記憶データを読み出すための制御信号
を表わしている。７０を“Ｌ”としてＣＡＭに比較動作
させる。７０を“Ｌ”とした場合、２入力ＮＯＲ回路３
１６はＶＡ４の反転信号を出力し、インバータ回路３１
５は常に“Ｈ”を出力する。インバータ回路３１５の出
力によりＮＭＯＳ１１６が常にオンの状態にあるので、
ＰＭＯＳ ２１３，ＮＭＯＳ １１５はインバータ回路
として働く。ＰＭＯＳ ２１１，２１２，ＮＭＯＳ １１
３，１１４は２入力ＮＡＮＤ回路として働くので、図５
の回路はＣＬＫ３とＶＡ４の反転信号のＡＮＤ論理信号
をデータ線３３に出力するよう働く（図１の３０２はＣ
ＬＫ３とＶＡ４のＡＮＤ論理信号を３３に出力するがＣ
ＡＭ回路の中での基本的な働きは同じである）。

【００５３】信号７０を“Ｈ”としてＣＡＭセルの記憶
データを読み出して、ＣＡＭセルをテストする場合の動
作について説明する。７０を“Ｈ”にすると、インバー
タ回路３１５の出力は“Ｌ”となり、ＮＭＯＳ １１６
はオフの状態になる。また、２入力ＮＯＲ回路３１６の
出力も“Ｌ”となり、ＮＭＯＳ １１４はオフ、PMOS２
１２はオンの状態になるので、ＰＭＯＳ ２１３のゲー
ト電位は“Ｈ”になる。ＰＭＯＳ ２１３のゲート電位
が“Ｈ”になるので、ＰＭＯＳ ２１３はオフの状態に
なる。ＮＭＯＳ １１６，ＰＭＯＳ ２１３がオフの状
態になるので、データ線３３は高インピーダンスの状態
となり、ＲＡＭセルとして動作させるＣＡＭセルの読み
出し電流で、データ線３３の電位が変化し、別に設けた
センスアンプで検出することが可能となる。

【００５４】図５の回路の特徴は、２入力ＮＯＲ回路３
１６，インバータ回路３１５，テストモード信号７０に
よりＣＡＭセルの記憶データを読み出して、ＣＡＭセル
をテストする場合に、データ線３３を高インピーダンス
の状態とできるようにしたことである。

【００５５】図６は本発明の回路の効果を示している。
図６は、図１，図２，図４，図５の回路の各部の遅延時
間の内訳（図中の数字，単位はｎｓ）と、ＣＬＫ３およ
び／ＣＬＫ５が“Ｈ”の期間と“Ｌ”の期間が等しい場
合（デユーティ５０％、図中のサイクル時間／２はこの
ことを差している）の本発明の回路と従来回路のサイク
ル時間の比較を示している。図６の上が本発明の回路、
図６の下が従来回路の遅延時間の内訳とサイクル時間を
表わしている。従来回路の遅延時間は、第１マッチ線３
１の信号をラッチ回路に取り込まず第２マッチ線３４を
放電し、３４の信号をラッチ回路に取り込む場合につい
て示している。従来回路の遅延時間の内訳は、本発明の
回路に相当する部分のインバータ回路，論理回路および
信号の記号で示している。従来回路では第２マッチ線３
４の信号を保持するラッチ回路のクロック信号の極性が
図２の回路と逆になるが、遅延時間の比較なので図２の
記号をそのまま用いて示している。

【００５６】本発明の回路では、ラッチ回路を構成する
ためのインバータ回路３０７の遅延時間およびラッチ回
路の信号５１をＣＬＫ３に同期して第２マッチ線３４に
伝達するための２入力ＮＯＲ回路３０９の遅延時間だ
け、第２マッチ線３４を放電するまでの遅延時間が大き
くなる。しかし、従来回路ではＣＬＫ３が“Ｈ”の期間
に第２マッチ線３４を放電し、３４の信号をラッチ回路
に取り込まなければならず、サイクル時間の１／２の時
間は１.８４ｎｓ と大きい。一方、本発明の回路では、
ＣＬＫ３が“Ｈ”の期間に第１マッチ線３１を放電し、
３１の信号をラッチ回路に取り込めば良いので、サイク
ル時間の１／２の時間は１.２７ｎｓ と小さい。すなわ
ち、本発明の回路により約３０％のサイクル時間の短縮
が達成される。

【００５７】図７は本発明の他の実施例を示している。
図１の回路では、第１マッチ線３１の信号を、クロック
インバータ回路３０６でラッチ回路３０７，３０８に取
り込む例を示したが、図７の回路は、インバータ回路
（ＰＭＯＳ ２０５，ＮＭＯＳ１０７，１１９とクロッ
ク信号をゲート電極に加えたトランスファＰＭＯＳ２６
３,ＮＭＯＳ １０８で第１マッチ線３１の信号をラッ
チ回路３０７,３０８に取り込むよう働く。また、図１
のＣＡＭセル３０４による第１マッチ線３１の放電を高
速化するために、インバータ回路ＰＭＯＳ ２０５，Ｎ
ＭＯＳ １０７，１１９の出力信号をゲート電極に加え
たＮＭＯＳ １１７、およびＮＭＯＳ１１８により第１
マッチ線３１の電位を放電する。ＮＭＯＳ １１８のゲ
ート電極は、プリチャージのためにＣＬＫ３をゲート電
極に加える。ＮＭＯＳ １１９の働きについて説明す
る。７１には一定電圧（７１とＧＮＤ間の電圧）を印加
する。カレントミラー回路として働くＮＭＯＳ １２１
により、ＮＭＯＳ １１９に流れる電流を７１の電位で
制御することができる。これにより、インバータ回路Ｐ
ＭＯＳ ２０５，ＮＭＯＳ １０７，１１９の論理しき
い値（インバータ回路の出力が“Ｈ”から“Ｌ”に変化
する第１マッチ線３１の電位）を、７１の電位で制御す
ることができる。インバータ回路ＰＭＯＳ ２０５，Ｎ
ＭＯＳ １０７，１１９の論理しきい値を、必要なノイ
ズマージンを保って、できる限り高く設定することで、
インバータ回路ＰＭＯＳ ２０５，ＮＭＯＳ １０７，
１１９の出力が“Ｌ”から“Ｈ”に変化し始める第１マ
ッチ線３１の電位が高くなる。インバータ回路の出力が
“Ｌ”から“Ｈ”に変化する第１マッチ線３１の電位が
高くなるので、ＣＡＭセル３０４により放電しなければ
ならない第１マッチ線３１の電荷の量も小さくなり高速
化が達成される。その他の動作は図１の回路と同じなの
で、詳細な説明は省略する。

【００５８】図７の回路の特徴は、第１マッチ線３１の
放電時に、ＮＭＯＳ １１７およびＮＭＯＳ １１８，
ラッチにデータを取り込むインバータ回路ＰＭＯＳ ２
０５，ＮＭＯＳ １０７，１１９により第１マッチ線３
１の電位に正帰還を加え高速化したこと，ラッチにデー
タを取り込むインバータ回路のＮＭＯＳ １１９の電流
を制御することで、インバータ回路の論理しきい値を制
御し、必要なノイズマージンを保ったまま論理しきい値
をできる限り高く設定することで、高速化したことであ
る。図７はインバータ回路とクロック信号をゲート電極
に加えたトランスファＭＯＳで第１マッチ線３１の信号
をラッチ回路に取り込む回路例を示しているが、図１の
回路にも同様の高速化の手法が適用できる。

【００５９】図８は本発明のヒット信号発生回路の実施
例を、図９は図８の回路の動作波形を示している。図２
の回路では、第２マッチ線３４の信号を、クロックイン
バータ回路３１０でラッチ回路３１１，３１２に取り込
み、／ＣＬＫ５に同期してダイナミック動作するＮＯＲ
回路（ＰＭＯＳ ２１０，ＮＭＯＳ １１２）でヒット
信号６０を発生する例を示したが、図８の回路は、高速
化のためにＮＯＲ回路の共通ドレイン線５９を階層化
し、低消費電力化のためにＮＯＲ回路等をセルフリセッ
ト化した回路例を示している。図８の回路は、第２マッ
チ線３４の信号をラッチ回路３１１，３１２に取り込ん
だ信号５７と、他のエントリ（行）の信号５７に相当す
る信号のＯＲ信号を８５に出力する回路として働く。ヒ
ットの場合には、８５に“Ｌ”の信号が出力され、ヒッ
ト信号６１は“Ｌ”となる。

【００６０】図９に沿って図８の回路の動作を説明す
る。端子９には、／ＣＬＫ５と同相（端子９と／ＣＬＫ
５の立ち下がりのタイミングが同じ）のパルス幅の小さ
い内部のクロック信号を加える。３７４は８１，８２に
それぞれ８０，８３と同相で所定の時間遅れた信号を出
力する遅延回路を表わしている。内部のクロック信号
９、／ＣＬＫ５が“Ｈ”，ＣＬＫ３が“Ｌ”のとき、５
８，８４，８３，８２の電位は“Ｌ”，８０，８１の電
位は“Ｈ”となっている。ＰＭＯＳ ２５４がオンの状
態なので、８５は“Ｈ”となっている。ＣＡＭセルの記
憶データとＶＡが一致するエントリ（行）があれば、図
８の５７かあるいは並列に接続された他のエントリ
（行）の回路の５７に相当する端子が“Ｌ”となってい
る。今、説明しているエントリのＣＡＭセルの記憶デー
タとＶＡが一致し、５７の電位は“Ｌ”になっていると
する。このとき、ＣＡＭセルの記憶データとＶＡが一致
するエントリは一つしかないはずなので、他のエントリ
の５７に相当する端子の電位は全て“Ｈ”となる。

【００６１】ＣＬＫ３が“Ｌ”から“Ｈ”に、内部のク
ロック信号９，／ＣＬＫ５が“Ｈ”から“Ｌ”に変化す
ると、５８の電位は、“Ｌ”から“Ｈ”に変化する。５
８が“Ｌ”から“Ｈ”に変化すると，ＮＭＯＳ １５１
がオンし、８０が“Ｌ”となる。抵抗４５０はＮＭＯＳ
１５１（およびＮＭＯＳ １５１に並列に接続される
ＮＭＯＳ）がオフの場合に８０の電位を“Ｈ”に保つた
めの素子で、その抵抗値は大きく設計されるので、抵抗
４５０を流れる電流の値は小さい。ここで、８０には他
のエントリの回路のＮＭＯＳ １５１に相当するＮＭＯ
Ｓが接続されＮＯＲ回路を構成している。図８では他の
エントリの回路のＮＭＯＳ １５１に相当するＮＭＯＳ
は省略して図示されている。また、８０には総エントリ
数の何分の一かのＮＭＯＳ １５１に相当するＮＭＯＳ
が接続される。

【００６２】８０が“Ｌ”となるので、ＰＭＯＳ ２５
３がオンし、８３が“Ｈ”に変化する。８３が“Ｈ”と
なるので，ＮＭＯＳ １５６がオンし、８５が“Ｌ”と
なる。８０と同様８５には８０によりブロック化された
他のエントリの回路のNMOS１５６に相当するＮＭＯＳが
接続されＮＯＲ回路を構成している。図８では他のエン
トリのブロックのＮＭＯＳ １５６に相当するＮＭＯＳ
は省略して図示されている。また、８５には総エントリ
のブロック数に等しい数のＮＭＯＳ １５６に相当する
ＮＭＯＳが接続される。

【００６３】クロックインバータ回路３７６，３７８，
インバータ回路３７７は、８５の信号をＣＬＫ３、／Ｃ
ＬＫ５に同期して取り込むラッチ回路として働く。クロ
ックインバータ回路３７６はＣＬＫ３が“Ｈ”、／ＣＬ
Ｋ５が“Ｌ”のとき，８５の信号に応答して信号を出力
し(トランスペアレントの状態)、／ＣＬＫ５が“Ｈ”，
ＣＬＫ３が“Ｌ”のとき、出力が高インピーダンスの状
態（オペイクの状態）となる。逆に、クロックインバー
タ回路３７８はＣＬＫ３が“Ｈ”，／ＣＬＫ５が“Ｌ”
のとき出力が高インピーダンスの状態，／ＣＬＫ５が
“Ｈ”，ＣＬＫ３が“Ｌ”のとき、６１に応答して信号
を出力するように働く。ＣＬＫ３が“Ｈ”から“Ｌ”，
／ＣＬＫ５が“Ｌ”から“Ｈ”に変化すると、この３７
６，３７８，３７７で構成されるラッチ回路により８５
の信号が６１に記憶される。

【００６４】一方、５８が“Ｌ”から“Ｈ”に変化する
ことで、５８が“Ｌ”から“Ｈ”に変化した時刻からイ
ンバータ回路３７０，３７１，３７２，３７３の遅延時
間経過すると，８４が“Ｌ”から“Ｈ”に変化する。８
４が“Ｈ”となるので，NMOS１５３がオンとなり、５８
が“Ｌ”に戻る。ここで、図８のＮＭＯＳ １５３をイ
ンバータ回路３７０，３７１，３７２，３７３の遅延信
号８４で駆動する回路形式を、自身の出力信号の変化を
検出して待機状態の電位に出力電位を戻すという意味で
セルフリセット回路と呼ぶこととする。８４が“Ｌ”か
ら“Ｈ”に変化する時刻には、内部のクロック信号９が
“Ｈ”となるよう内部クロック信号９のパルス幅を設計
することで、ＰＭＯＳ ２５０，２５１，ＮＭＯＳ １
５３には貫通電流が流れないよう設計できる。

【００６５】５８が“Ｌ”となると、５８が“Ｈ”から
“Ｌ”に変化した時刻からインバータ回路３７０，３７
１，３７２，３７３の遅延時間経過すると、８４が
“Ｈ”から“Ｌ”に変化し、ＮＭＯＳ １５３がオフと
なって待機状態に戻る。遅延回路３７４はインバータ回
路３７０，３７１，３７２，３７３と同じ働きをする遅
延回路を表わしており，８１，８２にそれぞれ所定の時
間遅れた８０，８３と同相の信号を発生する。そのため
に，８０，８３の電位は、５８の電位と同様に変化す
る。

【００６６】例えば，８０が“Ｈ”から“Ｌ”に変化し
た時刻から遅延回路３７４の遅延時間経過すると、８１
が“Ｈ”から“Ｌ”に変化し、８０が“Ｈ”となる。ま
た、８３が“Ｌ”から“Ｈ”に変化した時刻から遅延回
路３７４の遅延時間経過すると、８２が“Ｌ”から
“Ｈ”に変化し、８３が“Ｌ”に戻る。５８が“Ｌ”に
戻る時刻と、８１が“Ｈ”から“Ｌ”に変化する時刻を
ほぼ同じに設計しておくことで、８１が“Ｈ”から
“Ｌ”に変化するときには、ＰＭＯＳ ２５２がオン，
ＮＭＯＳ １５１がオフの状態となり、貫通電流はほと
んど流れないよう設計できる。８０が“Ｈ”に戻る時刻
と、８２が“Ｌ”から“Ｈ”に変化する時刻をほぼ同じ
に設計しておくことで、８２が“Ｌ”から“Ｌ”に変化
するときには、ＰＭＯＳ ２５３がオフ，ＮＭＯＳ１５
５がオンの状態となり、上の例と同様貫通電流はほとん
ど流れないよう設計できる。

【００６７】上で説明したように、８３の電位は遅延回
路３７４の遅延時間によりＣＬＫ３，／ＣＬＫ５とは無
関係に８３が“Ｌ”に戻るので、８３の信号をＣＬＫ
３，／ＣＬＫ５に同期して６１に伝達するために以下説
明するようにラッチ回路390を設ける工夫がなされてい
る。図８の３９０は８３の電位が“Ｌ”に戻った後も、
次にＣＬＫ３が“Ｈ”から“Ｌ”，／ＣＬＫ５が“Ｌ”
から“Ｈ”に変化するまで、８５の信号を保持するラッ
チ回路として働く。８３が“Ｌ”，８５が“Ｈ”の状態
から、８３が“Ｈ”，８５が“Ｌ”の状態となると、イ
ンバータ回路３７５の出力が“Ｈ”となり、ＮＭＯＳ
１５８がオンとなる。このときＣＬＫ３が“Ｈ”なの
で、ＰＭＯＳ ２５４はオフの状態で、８５の“Ｌ”の
電位が保たれる。抵抗４５１はＮＭＯＳ １５８（およ
びＮＭＯＳ １５８に並列に接続されるＮＭＯＳ）がオ
フの場合に８５の電位を“Ｈ”に保つための素子で、そ
の抵抗値は大きく設計されるので、４５１を流れる電流
は小さく問題とならない。ＣＬＫ３が“Ｈ”から
“Ｌ”，／ＣＬＫ５が“Ｌ”から“Ｈ”に変化し、３７
６，３７８，３７７で構成されるラッチ回路に８５の信
号が記憶されると同時に、ＰＭＯＳ ２５４がオン，Ｎ
ＭＯＳ １５９がオフとなり、８５の電位が“Ｈ”に戻
り待機状態となる（図９中実線の波形）。

【００６８】ＣＡＭセルの記憶データとＶＡが一致する
エントリ（行）がない場合（ミスヒットの場合）は、図
８の５７および並列に接続された他のエントリ（行）の
回路の５７に相当する端子が全て“Ｈ”となっているの
で、５８，８０，８３，８５の電位はそれぞれ“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”から変化せず６１には“Ｈ”が
出力される。ＣＬＫ３が“Ｌ”となることで、ラッチ回
路３９０のデータ８５はサイクル毎に“Ｈ”にセット
(リセット，プリチャージ)されるので、ラッチ回路３９
０のデータは、内部のクロック信号９およびＣＬＫ３が
“Ｌ”から“Ｈ”に、／ＣＬＫ５が“Ｈ”から“Ｌ”に
変化した時刻から８５が“Ｈ”から“Ｌ”に変化するま
での遅延時間経過した後は正しいことが保証される。こ
れにより単一の（相補でない）セルフリセット回路出力
８３の信号をラッチ回路３９０に取り込むことが可能と
なり、従来の相補なセルフリセット回路出力によりデー
タをラッチに取り込む方法では回路規模が大きくなりセ
ルフリセット回路を適用できなかった部分にもセルフリ
セット回路が適用できるようになる。

【００６９】図９の実線の波形は、周囲温度が低い，
（ＭＯＳトランジスタの）ドレイン電流が大きい等の要
因でＣＬＫ３，／ＣＬＫ５の（ＣＬＫ３の“Ｌ”から
“Ｈ”，／ＣＬＫ５の“Ｈ”から“Ｌ”への）変化から
８５の電位が変化するまでの遅延時間が、ＣＬＫ３，／
ＣＬＫ５のパルス幅（ＣＬＫ３が“Ｈ”，／ＣＬＫ５が
“Ｌ”の期間）に対して小さい場合の波形を示してい
る。図９の破線は、周囲温度が高い，ドレイン電流が小
さい等の要因でＣＬＫ３，／ＣＬＫ５の変化から電位８
５が変化するまでの遅延時間が、ＣＬＫ３，／ＣＬＫ５
のパルス幅よりわずかに小さい程度となった場合の波形
を示している。図９の破線の波形の場合、ＣＬＫ３が
“Ｈ”から“Ｌ”，／ＣＬＫ５が“Ｌ”から“Ｈ”に変
化する時刻に、まだ、８３の電位が“Ｈ”となっている
ので、ＰＭＯＳ ２５４，ＮＭＯＳ１５６が同時にオン
となり、貫通電流が流れる。しかし、８３の電位が
“Ｌ”となった後は、ＮＭＯＳ１５６がオフになるの
で、貫通電流は流れなくなり、PMOS２５４により８５が
プリチャージされ８５の電位は“Ｈ”となり、正常な動
作が損なわれることはない。

【００７０】また、図８の回路では、高速化のために以
下の工夫がなされている。内部クロック信号９にはＰＭ
ＯＳ ２５０の入力容量しか接続しない。また、ＮＭＯ
Ｓ１５３を駆動するインバータ回路３７０，３７１，３
７２，３７３の各インバータの入力容量（すなわちゲー
ト幅）と負荷容量（すなわち次段の入力容量）の容量比
を、例えば１：３あるいは１：５に設計することで、Ｎ
ＭＯＳ １５３のゲート容量に対してインバータ回路３
７０の入力容量は十分小さくできる。つまり５８の放電
の時定数を小さくするためにＮＭＯＳ １５３のゲート
幅を大きく設計しても、５８の容量の増加は小さくでき
る。ＮＭＯＳ １５２は、内部クロック信号９が“Ｈ”
のとき、５８の電位を“Ｌ”に保つための素子として働
き、ＮＭＯＳ １５２のゲート幅は小さく設計される。
ＮＭＯＳ １５２のゲート電位は、電流源５００とＮＭ
ＯＳ １５７で構成されるカレントミラー回路で供給す
る。これらのことから、内部のクロック信号９が、
“Ｈ”から“Ｌ”に変化してから５８が“Ｌ”から
“Ｈ”に変化するまでの遅延時間が短縮される。またＮ
ＭＯＳ １５０，１５４のゲート幅は小さく設計され
る。これによりＰＭＯＳ２５３とＮＭＯＳ １５４で構
成されるインバータ回路の入力容量の大部分はＰＭＯＳ
２５３のゲート容量となり、８０が“Ｈ”から“Ｌ”
に変化してから、８３が“Ｌ”から“Ｈ”に変化するま
での遅延時間が短縮される。ＰＭＯＳ２５２で８０を
“Ｈ”に充電し、ＮＯＲ回路の入力５８にはＮＭＯＳ
１５１のゲート容量だけしか接続しないことから、８０
の立ち下がりが高速化される。遅延回路３７４をインバ
ータ回路３７０，３７１，３７２，３７３と同様に構成
することで、ＰＭＯＳ ２５２，ＮＭＯＳ １５５のゲ
ート容量に比べて遅延回路３７４の入力容量を十分小さ
く設計できるので、ＰＭＯＳ ２５２，ＮＭＯＳ１５５
のゲート容量による８３の負荷容量の増加が小さいこと
は、既に説明した５８の場合と同様である。

【００７１】図８の回路の遅延回路として動作するイン
バータ回路３７０，３７１，３７２，３７３、および遅
延回路３７４の効果について説明する。５８の電位を
“Ｌ”に戻すための素子ＮＭＯＳ １５３をインバータ
回路３７０，３７１，３７２，３７３で駆動すること
で、ＮＭＯＳ １５３のゲート容量は、５７が“Ｌ”で
５８が“Ｌ”から“Ｈ”に変化した場合しか充放電され
ない。ＮＭＯＳ １５３および他のエントリ（行）のＮ
ＭＯＳ １５３に相当するＮＭＯＳの数はエントリ
（行）数に等しいが、その中で、ＣＡＭセルの記憶デー
タとＶＡが一致する、すなわち５７に相当する端子の電
位が“Ｌ”となっているエントリ（行）の数は１エント
リ（行）かあるいは零である。つまり、ゲート容量が充
放電されるNMOS１５３に相当するＮＭＯＳの数は高々１
となる。これにより、ＮＭＯＳ １５３および他のエン
トリ（行）のＮＭＯＳ １５３に相当するＮＭＯＳのゲ
ート電極を共通のクロック信号で制御する場合（通常の
ダイナミック回路）に対して、この部分のゲート容量の
充放電の電力は１／総エントリ（行）数に低減される。
同様に、ＰＭＯＳ ２５２，ＮＭＯＳ １５５のゲート
容量も８０，８３の信号が変化した回路でのみ充放電さ
れるので、ゲート容量の充放電の電力が１／回路数に低
減される。

【００７２】図８の回路のようにヒット信号６１の発生
回路をセルフリセット回路（インバータ回路３７０，３
７１，３７２，３７３とＮＭＯＳ １５３の構成および
遅延回路３７４とＮＭＯＳ １５５、ＰＭＯＳ ２５２
の構成）とすることで、消費電力を低減できる理由をマ
ッチ線のプリチャージ回路と比較しながら、さらに詳細
に説明する。上の説明から明らかなように、図８の回路
はＣＡＭセルの記憶データとＶＡが一致するエントリ
（行）は、１エントリ（行）しかないことを利用して、
ヒット信号発生回路の消費電力を低減している。一方、
図１および図２に示したマッチ線を放電し各エントリ
（行）の一致，不一致信号５７を発生する回路では、全
てのＣＡＭセルの記憶データとＶＡの全ビットが不一致
になる場合があるので、ＣＡＭ回路の全ての第１マッチ
線（３１と他のエントリ，ブロックの３１に相当するマ
ッチ線）および全エントリ（行）の第２マッチ線（３４
と他のエントリの３４に相当するマッチ線）が放電され
る場合がある。このため、マッチ線のプリチャージ回路
（図１のＰＭＯＳ ２０４，２０７）を、セルフリセッ
ト回路（３１および３４と同相の遅延信号でそれぞれＰ
ＭＯＳ ２０４，２０７のゲート電極を駆動する回路を
こう呼ぶこととする）としても、最大になる場合（全て
のマッチ線が放電される場合）の消費電力を低減するこ
とはできない。平均した場合、ＣＡＭセルの記憶データ
の各ビットとＶＡ各ビットの不一致の数が大きくないと
きには、第１マッチ線のプリチャージ回路（図１のＰＭ
ＯＳ 204)を、セルフリセット回路（３１と同相の遅延
信号でＰＭＯＳ ２０４のゲート電極を駆動する回路を
指すこととする）とすると、ＣＡＭ全体の中で放電され
る第１マッチ線の数は、第１マッチ線の総数より小さく
なるので、平均電力の低減は達成される。これに対し
て、図８の回路には、ＣＡＭセルの記憶データとＶＡが
一致するエントリ（行）は１エントリ（行）しかなく信
号が変化する回路は必ず１回路しかないことから、必ず
低電力化できる利点がある。

【００７３】以上説明したように、図８の回路の特徴
は、高速化のためにヒット信号を発生するＮＯＲ論理を
階層化したこと，低消費電力化のために、ＣＡＭセルの
記憶データとＶＡが一致するエントリは１エントリしか
ないことを利用してＮＯＲ回路およびインバータ回路を
セルフリセット回路としたこと，システムのクロック信
号ＣＬＫ３，／ＣＬＫ５とは無関係に、遅延回路の遅延
時間により待機状態の電位に戻るセルフリセット回路の
出力を、システムのクロック信号ＣＬＫ３，／ＣＬＫ５
に同期して外部に取り出すために、セルフリセット回路
の出力を記憶しシステムのクロック信号ＣＬＫ３，／Ｃ
ＬＫ５によりリセットされるラッチ回路を設けたこと，
従来の相補なセルフリセット回路の出力によりラッチ回
路にデータを取り込む方法に対して、単一のセルフリセ
ット回路の出力信号をラッチ回路に取り込むようにし、
回路規模を小さくしたことである。

【００７４】図１０の回路は、図８のラッチ回路３９０
の他の実施例を示している。図８の回路の説明で述べた
ように、図８のラッチ回路３９０では、ＣＬＫ３，／Ｃ
ＬＫ５の（ＣＬＫ３の“Ｌ”から“Ｈ”，／ＣＬＫ５の
“Ｈ”から“Ｌ”への）変化から８５の電位が変化する
までの遅延時間が、ＣＬＫ３，／ＣＬＫ５のパルス幅
（ＣＬＫ３が“Ｈ”，／ＣＬＫ５が“Ｌ”の期間）と同
じ程度の値となった場合、ＣＬＫ３が“Ｈ”から
“Ｌ”，／ＣＬＫ５が“Ｌ”から“Ｈ”に変化する時刻
に、まだ、８３の電位が“Ｈ”となっているので、ＰＭ
ＯＳ ２５４，ＮＭＯＳ１５６が同時にオンとなり貫通
電流が流れる（図９の破線の波形）。図８のラッチ回路
３９０は、もちろん正常に動作するが、図１０の回路
は、図８のラッチ回路３９０の貫通電流を流れないよう
にして、低電力化するために以下の工夫がなされてい
る。

【００７５】８５の電位を“Ｈ”にプリチャージ（リセ
ット）するＰＭＯＳ ２５４にPMOS２６０を直列に接続
し、ＰＭＯＳ ２６０のゲート電極を８５の信号を所定
の時間遅らせた信号６２で駆動する。６２の電位は８５
の電位からインバータ回路３７５，６００，６０１，６
０２の遅延時間だけ遅れて変化する。図８の遅延回路３
７４の遅延時間とインバータ回路３７５，６００，６０
１，６０２の遅延時間がほぼ等しくなるように設計す
る。この遅延時間をここでは仮にインバータ回路４段の
遅延時間と呼ぶこととする。８３の電位が“Ｌ”から
“Ｈ”に変化した時刻から、インバータ回路４段の遅延
時間経過すると、図８の８２が“Ｈ”になりＮＭＯＳ
１５５で８３を放電する時定数だけ遅れて８３の電位が
“Ｌ”に戻る。一方、８３の電位が“Ｌ"から“Ｈ"に変
化した時刻から、ＮＭＯＳ １５６で８５を放電する時
定数だけ経過すると８５が“Ｌ”になる。ＮＭＯＳ １
５６で８５を放電する時定数とＮＭＯＳ １５５で８３
を放電する時定数がほぼ等しく、またその時定数がイン
バータ回路１段程度の時間とすると、８５が“Ｈ”から
“Ｌ"に変化した時刻からインバータ回路４段の遅延時
間は８３の電位は“Ｌ"になっている。

【００７６】図１０の回路では、８５が“Ｈ”から
“Ｌ”に変化した時刻から、インバータ回路４段の遅延
時間は６２の電位が“Ｌ”となっているので、ＰＭＯＳ
２６０はオフの状態となっている。このため，８５の
プリチャージ（リセット）のためにＣＬＫ３を“Ｈ”か
ら“Ｌ”としてもＰＭＯＳ ２５４，ＮＭＯＳ １５６
を通って貫通電流が流れることはない。６２の電位が
“Ｈ”から“Ｌ”となった後に８５の電位が“Ｈ”にプ
リチャージ（リセット）される。ＰＭＯＳ ２５４，Ｎ
ＭＯＳ １５６に貫通電流が流れないようにをＰＭＯＳ
２６０をＰＭＯＳ２５４に直列に接続し、ＰＭＯＳ
２６０に８５と同相の遅延信号を加えること以外は図８
の回路と同じなので詳細な動作の説明および図８の回路
と重複する発明の効果の説明は省略する。６２の信号
が、ＣＬＫ３が“Ｈ”から“Ｌ”となる時刻より前に
“Ｌ”となった場合には、ＣＬＫ３が“Ｈ”から“Ｌ”
となった時刻に８５の電位が“Ｈ”にプリチャージ（リ
セット）される。

【００７７】以上説明したように、図１０のラッチ回路
の特徴は、ラッチ回路のデータ８５をリセットするＰＭ
ＯＳ ２５４にＰＭＯＳ ２６０を直列に接続し、ＰＭ
ＯＳ２６０のゲート電極をラッチ回路のデータ８５の信
号を所定の時間遅らせた同相の信号６２で駆動すること
で、ラッチ回路のデータのリセット時にも貫通電流が流
れない特性を実現したことである。

【００７８】図１１の回路は、図８のラッチ回路３９０
の他の実施例を示している。図８，図１０にはセルフリ
セット回路の出力８３を記憶するラッチのデータ（図
８，図１０の８５）をクロック信号ＣＬＫ３あるいは、
ラッチのデータ（図８，図１０の８５）の遅延信号（図
１０の６２）でリセットすることで、ラッチのデータを
サイクル毎にリセットし、ラッチ回路（図８の３９０あ
るいは図１０の回路）のデータが、ＣＬＫ３が“Ｌ”か
ら“Ｈ”に、／ＣＬＫ５が“Ｈ”から“Ｌ”に変化した
時刻から８５が“Ｈ”から“Ｌ”に変化するまでの遅延
時間経過した後は正しいことを保証し、単一のセルフリ
セット回路出力８３の信号をラッチ回路（図８の３９０
あるいは図１０の回路）に取り込むことを可能とした回
路例を示した。一方、図１１の回路は、ＣＬＫ３が
“Ｌ”から“Ｈ”に、／ＣＬＫ５が“Ｈ”から“Ｌ”に
変化した時刻から８５が“Ｈ”から“Ｌ”に変化するま
での遅延時間と同じ電源電圧，温度，製造バラツキ依存
性を持つ遅延回路６０５で、電源電圧，温度，製造バラ
ツキにより基準クロックとの位相差が変化する内部のク
ロック信号９０，９１を発生し、内部クロック信号９
０，９１により単一のセルフリセット回路出力８３の信
号をラッチ回路６０３，６０４に取り込む回路の例を示
している。

【００７９】図１２の波形図に従って図１１の回路の動
作を説明する。ＣＡＭセルの記憶データとＶＡが一致す
るエントリ（行）がある場合、ＣＬＫ３を“Ｌ”から
“Ｈ”，／ＣＬＫ５を“Ｈ”から“Ｌ”とすると、図８
の電位８３が“Ｌ”から“Ｈ”となり、電位８３が
“Ｌ”から“Ｈ”に変化した時刻から遅延回路３７４の
遅延時間程度経過して電位８３が“Ｈ”から“Ｌ”とな
る。電位８３が“Ｌ”から“Ｈ”に変化すると、ＮＭＯ
Ｓ １５６がオンし、８５が“Ｌ”となる。８５が
“Ｈ”から“Ｌ”となった時刻から遅延回路３７５，６
００，６０１，６０２の遅延時間経過すると電位６２が
“Ｈ”から“Ｌ”となり、ＰＭＯＳ ２６０がオンし、
８５が“Ｈ”に戻る。

【００８０】図８，図１０の回路は８５の電位をラッチ
回路で保持したが、図１１の回路では、ＮＭＯＳ １５
６，ＰＭＯＳ ２６０，遅延回路３７５，６００，６０
１，６０２で構成されるＮＯＲ回路は通常のセルフリセ
ット回路として働き電位８５は遅延回路３７５，６０
０，６０１、６０２の遅延時間以上は保持されない。そ
のかわりに、８５が“Ｌ"となっている期間に、内部ク
ロック信号９０を、“Ｈ"から“Ｌ”に、９１を“Ｌ"か
ら“Ｈ"に変化させて、信号８５を６０３，６０４で構
成されるラッチ回路に記憶する。ＰＭＯＳ ２６１，Ｎ
ＭＯＳ １８２およびＮＭＯＳ １８３で構成されるク
ロックトインバータ回路，インバータ回路６０３，６０
４，トランスファＭＯＳ １８４，２６２は、内部クロ
ック信号９０，９１により制御される点を除いて、図１
のラッチ回路と同じなので、動作の詳細な説明は省略す
る。

【００８１】８５が“Ｌ”となっている期間に、内部ク
ロック信号９０を、“Ｈ"から“Ｌ"に、９１を“Ｌ”か
ら“Ｈ”に変化させることで、９０が“Ｈ”、９１が
“Ｌ”となるまで、信号８５を取り込んだ９３の電位が
保持される（図１２の実線の波形）。上の説明（および
図１２）では、８５の“Ｌ”の信号を取り込む場合の動
作を述べたが、ＣＡＭセルの記憶データとＶＡが一致す
るエントリ（行）がない場合（ミスヒットの場合）に
も、８５が“Ｌ”となっている場合と同じ時刻（仮にヒ
ットし８５が“Ｈ”から“Ｌ”さらに“Ｈ”に変化した
とするときの８５が“Ｌ”になっている時刻）に、９０
を“Ｈ”から“Ｌ”に、９１を“Ｌ”から“Ｈ”に変化
させることで、８５の“Ｈ”の信号を９３に取り込め
る。この信号９３を、クロックトインバータ回路３７
６，３７８，インバータ回路３７７で構成されるラッチ
回路に取り込む。クロックトインバータ回路３７６，３
７８，インバータ回路３７７で構成されるラッチ回路は
／ＣＬＫ５，ＣＬＫ３で制御される。クロックトインバ
ータ回路３７６，３７８，インバータ回路３７７で構成
されるラッチ回路は、／ＣＬＫ５，ＣＬＫ３がそれぞれ
“Ｌ”，“Ｈ”のときトランスペアレントの状態，／Ｃ
ＬＫ５，ＣＬＫ３がそれぞれ“Ｈ”，“Ｌ”のときオペ
イクの状態となるよう働く。３７６，３７８，３７７は
図８の回路と同じなので動作の説明は省略する。

【００８２】９０，９１は／ＣＬＫ５，ＣＬＫ３を遅ら
せて発生するので、９０，９１がそれぞれ“Ｌ”，
“Ｈ”の期間と、／ＣＬＫ５，ＣＬＫ３がそれぞれ
“Ｌ"，“Ｈ"の期間は等しい。また、９０，９１の／Ｃ
ＬＫ５，ＣＬＫ３からの遅延時間は、／ＣＬＫ５，ＣＬ
Ｋ３から８５，９３までの遅延時間と同じ電源電圧，温
度，製造バラツキ依存性を持つよう遅延回路６０５を設
計する。このため、／ＣＬＫ５，ＣＬＫ３から８５，９
３までの遅延時間が大きくなる条件では、９０が“Ｈ”
から“Ｌ”に、９１が“Ｌ”から“Ｈ”に変化する時刻
も大きくなり、８５が“Ｌ”になっている期間に、９０
が“Ｈ”から“Ｌ”に、９１が“Ｌ"から“Ｈ”とする
ことができる。９０，９１がそれぞれ“Ｌ”，“Ｈ”の
期間と、／ＣＬＫ５，ＣＬＫ３がそれぞれ“Ｌ”，
“Ｈ”の期間は等しいので、／ＣＬＫ５，ＣＬＫ３がそ
れぞれ“Ｈ”から“Ｌ”，“Ｌ”から“Ｈ”に変化して
から、８５が“Ｈ”から“Ｌ”に変化するまでの遅延時
間が最大となる条件でも、８５が“Ｈ”から“Ｌ”に変
化し、９３が“Ｌ”から“Ｈ”に変化した後に、／ＣＬ
Ｋ５，ＣＬＫ３がそれぞれ“Ｌ”から“Ｈ”，“Ｈ”か
ら“Ｌ”に変化するように設計することで、／ＣＬＫ
５，ＣＬＫ３から８５，９３までの遅延時間に依らず安
定に信号９３をラッチ回路３７６，３７８，３７７に取
り込むことができる（図１２の破線の波形）。

【００８３】このように、図１１のラッチ回路の特徴
は、／ＣＬＫ５，ＣＬＫ３に同期して動作するラッチ回
路３７６，３７８，３７７と、セルフリセット回路の出
力８５と同じ遅延時間の電源電圧，温度，製造バラツキ
依存性を持つ内部クロック信号９０，９１に同期して動
作するラッチ回路６０３，６０４を組合せることで、セ
ルフリセット回路の出力８５の遅延時間の変動によらず
安定にシステムのクロック信号／ＣＬＫ５，ＣＬＫ３に
同期して外部にデータを取り出せる特性を実現したこと
にある。

【００８４】

【発明の効果】本発明によれば、高周波動作可能なＣＡ
Ｍ回路を実現できるので、高性能マイクロプロセッサの
フルアソシアティブＴＬＢ回路の高速化が可能となる。

【００８５】本発明のマッチ線信号のラッチ回路によれ
ば、簡単な回路でマッチ線の放電動作，プリチャージ動
作，ヒット信号の発生をパイプライン動作させることが
できる。

【００８６】さらに、本発明のＣＡＭセルによれば、マ
ッチ線の容量を低減することでマッチ線の放電を高速化
できる。

【００８７】本発明のヒット信号の発生回路によれば、
ヒット信号の発生回路での消費電力を、高速性を損なう
ことなく、低減することができる。

【００８８】本発明のラッチ回路によれば、相補な信号
を用いなくとも、セルフリセット回路の出力を外部のク
ロック信号に同期して取り出すことができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す連想メモリの回路図。

【図２】本発明の実施例を示す連想メモリの回路図。

【図３】図１の回路の動作波形図。

【図４】本発明の回路の連想メモリセルを示す回路図。

【図５】本発明の回路図１のデータ線駆動回路図。

【図６】本発明の効果を示す説明図。

【図７】本発明の他の実施例を示すマッチ線のラッチ回
路図。

【図８】本発明のヒット信号発生回路図。

【図９】図８の回路の動作波形図。

【図１０】本発明の他の実施例を示すヒット信号発生回
路のラッチ回路図。

【図１１】本発明の他の実施例を示すヒット信号発生回
路のラッチ回路図。

【図１２】図１１の回路の動作波形図。

【符号の説明】 １…ＧＮＤ端子、３，５…クロック信号、４…仮想アド
レス信号、３２，３３…データ線、３４…第二階層マッ
チ線、５０，５１，５２，５３…回路内部の節点、１０
０番台…ＮＭＯＳトランジスタ、２００番台…ＰＭＯＳ
トランジスタ、３００，３０７，３０８…インバータ回
路、３０１，３０２…２入力ＡＮＤ回路、３０９…２入
力ＮＯＲ回路、３０３，３０４，３０５…ＣＡＭセル回
路、３０６…クロックトインバータ回路、４００番台…
抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 久幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 新保 利信 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】連想メモリであって、第１階層のマッチ線
   と第２階層のマッチ線あるいは第３階層以上複数階層の
   マッチ線および第Ｎ階層のマッチ線の信号を第（Ｎ＋
   １）の階層のマッチ線に伝達する第Ｎのゲート回路を具
   備し、上記第１階層のマッチ線には比較データ数より少
   ない数の連想メモリセルが接続され、 第Ｎのゲート回路のうち少なくとも一つは第１のラッチ
   回路として働き、 上記第１のラッチ回路は、上記第Ｎ階層のマッチ線のプ
   リチャージの期間および第（Ｎ＋１）階層のマッチ線が
   放電される期間は上記第Ｎ階層のマッチ線をプリチャー
   ジする以前の情報を記憶し、上記第Ｎ階層のマッチ線が
   放電される期間は上記第Ｎ階層のマッチ線の信号に応答
   して上記第１のラッチ回路の情報が変化することを特徴
   とする半導体集積回路。
2. 【請求項２】請求項１において、上記第Ｎ階層のマッチ
   線は第１のクロック信号でプリチャージし、上記第（Ｎ
   ＋１）階層のマッチ線は第２のクロック信号でプリチャ
   ージし、上記第１のラッチ回路は第１のフリップフロッ
   プと、第１のデータ取り込み回路および第１の伝達回路
   よりなり、上記第１のフリップフロップは上記第Ｎ階層
   のマッチ線の信号を記憶し、上記第１のデータ取り込み
   回路は上記第Ｎ階層のマッチ線の放電の期間に上記第１
   のフリップフロップに信号を取り込み、上記第１の伝達
   回路は上記第Ｎ階層のマッチ線の信号を第（Ｎ＋１）階
   層のマッチ線に伝達し、上記第１のデータ取り込み回路
   は上記第１のクロック信号で制御され、上記第１の伝達
   回路は上記第２のクロック信号あるいは上記第２のクロ
   ック信号と逆相の信号で制御される半導体集積回路。
3. 【請求項３】連想メモリであって、複数エントリのマッ
   チ線の一致／不一致信号を検出する回路と、上記複数エ
   ントリのマッチ線の一致／不一致信号のＯＲあるいはＮ
   ＯＲ信号を発生する回路を具備し、上記複数エントリの
   マッチ線の上記一致／不一致信号のＯＲあるいはＮＯＲ
   信号を発生する回路は、第１のＣＭＯＳ回路と第１の遅
   延回路と第１のトランジスタと第１のＮＯＲ回路および
   第２のラッチ回路を含み、上記第１のＣＭＯＳ回路の出
   力信号を上記第１の遅延回路に入力し、上記第１の遅延
   回路は上記第１のＣＭＯＳ回路の出力信号から所定の時
   間遅れた上記第１のＣＭＯＳ回路の出力信号と同相の遅
   延信号を出力し、上記第１のトランジスタのソース電極
   は電源端子に接続し、上記第１のトランジスタのドレイ
   ン電極は上記第１のＣＭＯＳ回路の出力に接続し、上記
   第１のトランジスタのゲート電極は上記第１の遅延回路
   の遅延信号に接続し、上記第１のＣＭＯＳ回路の出力信
   号を上記第１のＮＯＲ回路に入力し、上記第２のラッチ
   回路で上記第１のＮＯＲ回路の出力信号を記憶したこと
   を特徴とする半導体集積回路。