JPH1091520A

JPH1091520A - 動的タグ照合回路

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Publication number: JPH1091520A
Application number: JP9109092A
Authority: JP
Inventors: John G Mcbride; ジョン・ジー・マクブライド
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-05-01
Filing date: 1997-04-25
Publication date: 1998-04-10
Anticipated expiration: 2017-04-25
Also published as: GB9708983D0; JP3935239B2; US5765194A; GB2312768A; DE19709229B4; GB2312768B; DE19709229A1

Abstract

(57)【要約】【課題】アドレス比較回路からの結果と一致したタイミ
ングで、強制ミス回路の結果を与えることが可能な動的
タグ照合回路を提供すること。【解決手段】キャッシュタグＲＡＭからの動的信号であ
る第１のアドレス信号(A) 、及びアドレス翻訳器からの
静的信号である第２のアドレス信号(B) を受信して、第
１のアドレス信号が第２のアドレス信号と異なる場合、
アドレス・ミス信号を出力するアドレス比較回路(12)
と、少なくとも１つの強制ミス入力信号の受信に基づい
て、強制ミス信号を出力する強制ミス回路(14)とが含ま
れる。強制ミス入力信号は、２つのアドレス信号が異な
るか否かに関係なく、第１と第２のアドレス信号間にミ
スを強制する。強制ミス回路は、アドレス比較回路によ
るアドレス・ミス信号の出力時に同期した時間に強制ミ
ス信号を出力するので、強制ミス回路とアドレス比較回
路は、互いに同時にそれぞれの出力を発生することにな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、比較回路
に関するものであり、とりわけ、キャッシュに用いられ
て、アドレス比較ミスと強制ミスとの間のタイミングを
協調させるタグ比較回路に関するものである。

【０００２】

【従来の技術】一般に、キャッシュ・メモリは、最近ア
クセスされた命令及びデータを納める高速中間記憶バッ
ファである。キャッシュから内容を読み出す場合、タグ
比較回路は、キャッシュ・タグＲＡＭからのアドレス
と、アドレス翻訳器から受信したアドレスまたはＣＰＵ
からの他のアドレスを比較して、アドレスが一致するか
否かを判定する。一致が生じると、アドレス翻訳器から
のアドレスまたは他のアドレスと並行して検索された命
令が、有効であると判定され、処理が可能になる。一
方、アドレス間に一致が生じなければ、ミスが生じたこ
とになり、検索された命令は、無効であることが明らか
になる。キャッシュが高速記憶バッファとして機能する
ためには、アドレス間の比較は、極めて高速度で実施さ
れなければならない。

【０００３】タグ比較回路にミスを強制することが望ま
しい場合がある。換言すれば、タグ比較回路の結果が、
キャッシュ・タグＲＡＭからのアドレスと、アドレス翻
訳器からのアドレスが同じであることを示しているとし
ても、それにもかかわらず、ミスが見つかり、検索され
た命令が無効であることが明らかになることが望まし
い。例えば、キャッシュが禁止の場合、入力／出力スペ
ースにアクセスする場合、または、キャッシュに書き込
みを行う場合に、強制ミスが望ましい場合がある。これ
らは、強制ミスを所望とする場合の単なる例でしかな
く、当業者には、他の例も明らかであろう。

【０００４】タグ比較回路に強制ミス回路要素を追加す
ることが可能な方法の１つは、比較回路自体の外部に更
にある論理回路要素を追加することである。例えば、タ
グ比較回路からの出力は、強制ミス信号と共にＯＲゲー
トに入力することが可能である。ＯＲゲートへの２つの
入力のどちらかが論理高になると、該回路はミスが生じ
たことを示す。代わりに、タグ比較回路からの出力と強
制ミス信号の両方が論理低の場合、該回路は、ヒットが
生じたことを示し、検索された命令による処理が進めら
れる。

【０００５】しかし、この追加の論理回路要素には、追
加遅延が導入されるという欠点がある。この追加遅延に
よって、回路の速度が低くなり、それにより、プロセッ
サの速度が低下する。また、追加遅延によって、タグ比
較回路からの結果が、強制ミス回路からの結果とは異な
る時間に得られることになる。それら結果間の遅延によ
って、動的タグ比較回路の下流の回路は、２組の結果間
の遅延差を処理することが必要になるため、該下流回路
に影響が生じることになる。従って、追加の論理回路要
素によって、プロセッサ全体の速度を低下させ、タグ比
較回路の下流の回路要素を複雑化させる遅延が導入され
ることになる。

【０００６】この追加の論理回路要素のもう１つの欠点
は、２組の結果間のタイミング差によって、タグ比較回
路を組み込むチップの特性付け及び評価が複雑化する点
にある。チップの性能が、ミスがどこに生じるかに依存
して、すなわち、ミスがタグ比較回路で生じるのか、あ
るいは、強制ミス回路で生じるのかに依存して異なるの
で、比較回路の評価が複雑になる。チップは、ミスがタ
グ比較回路による場合はある仕方で、強制ミス回路によ
る場合は他の仕方で動作し、従って、チップは、異なる
入力に基づいて異なる動作をするので、特性付けが複雑
になる。また、タイミング差によって、低速経路をトレ
ースするタスクがより困難になるので、特性付けがやは
り複雑になる。従って、遅延の導入以外に、追加の論理
回路要素によっても、動的比較回路要素を含むチップの
評価及び特性付けが複雑になる。

【０００７】追加の論理回路要素に対する代替案とし
て、動的比較回路要素に変更を施して、強制ミス信号を
早期に発生させることにより、強制ミス回路の結果が、
タグ比較回路の結果より先に生じるようにすることも可
能である。しかし、この代替案は、達成が容易ではない
か、あるいは、おそらく実施不可能でさえあり、論理回
路要素に再設計を施して、強制ミス信号を早期に発生し
て、同じだけ保持するようにする必要があろう。従っ
て、タグ比較回路の結果より先に、強制ミス回路の結果
を発生するのは困難となる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、アド
レス比較回路からの結果と一致したタイミングで、強制
ミス回路の結果を与えることが可能な動的比較回路を提
供することにある。

【０００９】本発明の他の目的は、強制ミス回路からの
結果を迅速に与える動的比較回路を提供することにあ
る。

【００１０】本発明の他の目的は、動的比較回路を含む
チップの特性付けを簡単にする動的比較回路を提供する
ことにある。

【００１１】本発明の他の目的は、動的比較回路を含む
チップの評価を簡単にする動的比較回路を提供すること
にある。

【００１２】本発明の他の目的は、比較回路の下流にお
ける入力強制ミス信号及び回路の設計を簡単にすること
にある。

【００１３】本発明の更なる目的、利点、及び新規の特
徴については、後続の詳細な説明に記載されており、当
業者には、この詳細な説明を閲読し、あるいは、本発明
を実施すれば明らかになるであろう。

【００１４】

【課題を解決するための手段】以上の及びその他の目的
を達成するために、本発明の好適な実施例による動的比
較回路は、第１のアドレス信号及び第２のアドレス信号
を受信して、前記第１のアドレス信号が前記第２のアド
レス信号と異なる場合、アドレス・ミス信号を出力する
ためのアドレス比較回路を具備する。第１のアドレス信
号は、動的信号であり、一方、第２のアドレス信号は、
好適な実施例の場合、静的信号である。動的比較回路に
は、さらに、少なくとも１つの強制ミス入力信号の受信
に基づいて、強制ミス信号を出力するための強制ミス回
路が含まれる。強制ミス入力信号によって、２つのアド
レス信号が互いに異なるか否かに関係なく、第１と第２
のアドレス信号間にミスが強制される。強制ミス回路
は、アドレス比較回路によるアドレス・ミス信号の出力
時に同期した時間に強制ミス信号を出力するので、強制
ミス回路とアドレス比較回路は、互いに、同時にそれぞ
れの出力を発生することになる。

【００１５】本発明の場合、強制ミス出力信号は、アド
レス比較信号と同時に発生するので、動的比較回路によ
って、タグ比較回路の上流と下流の両方における回路の
設計を簡単にするタイミング一致回路が得られる。タイ
ミングが一致しているので、タグ比較回路を含むどんな
チップの特性付け及び評価も、大幅に簡略化される。ま
た、本発明によれば、追加遅延の導入を必要としない仕
方で、強制ミス信号が得られる。

【００１６】

【発明の実施の形態】次に、本発明の好適な実施例につ
いてさらに詳細に言及することにする。図１を参照する
と、好適な実施例による動的タグ照合回路１０が、アド
レス比較回路１２と、強制ミス回路１４と、プルアップ
回路１６から構成される。タグ照合回路１０は、キャッ
シュ・メモリ、更に詳しく言うと、ヒューレット・パッ
カード社製のＰＡ−７３００ＬＣマイクロプロセッサと
連係させて用いるのが望ましい。しかし理解されたいの
は、タグ照合回路１０は、他のキャッシュ・メモリ、ま
たは、他のタイプの回路にでも使用可能である、という
ことである。

【００１７】アドレス比較回路１２は、キャッシュ・タ
グＲＡＭによって発生されるアドレス信号Ａが、アドレ
ス翻訳器によって発生されるアドレス信号Ｂと異なるか
否かを判定する。キャッシュ・タグＲＡＭ、及びアドレ
ス翻訳器は、周知のデバイスであり、従って、本発明の
説明を簡潔にするため、図面から省略している。アドレ
ス信号Ａ及びＢが異なる場合、アドレス比較回路１２
は、ミス信号を発生する。

【００１８】強制ミス回路１４は、強制ミス信号ＡＨ及
び強制ミス信号ＢＨのような、いずれかの強制ミス入力
信号の受信に基づいて、また、別の事象の発生に基づい
て、強制ミス出力信号を発生する。強制ミス信号ＡＨ
か、強制ミス信号ＢＨのいずれかを受信すると、また、
他の事象が発生すると、強制ミス回路１４は、強制ミス
出力信号を発生する。以下の説明からさらに明らかにな
るが、強制ミス出力信号によって、タグ照合回路１０
は、２つのアドレス信号Ａ及びＢが互いに異なるか否か
に関係なく、２つのアドレス信号間にミスが生じたかの
ように動作せしめられる。強制ミス信号ＡＨ及び強制ミ
ス信号ＢＨは、本発明の説明を簡潔にするために省略し
ている慣用的な回路要素によって発生される。

【００１９】強制ミス回路１４が、強制ミス出力信号を
発生可能にするための他の事象とは、キャッシュ・タグ
ＲＡＭからのアドレス信号Ａの少なくとも１ビットを受
信することである。図１に示す例の場合、強制ミス回路
１４は、アドレス信号Ａの９番目のビットと、アドレス
信号ＮＡの９番目のビットの両方を受信する。アドレス
信号ＮＡは、タグ照合回路１０に対する動作の評価段階
時に、アドレス信号Ａの反転した形をとり、また動作の
プリチャージ段階時には、アドレス信号Ａと共に論理低
に保持される。ここで理解されたいのは、強制ミス回路
１４は、代替として、アドレス信号Ａ及びＮＡの他のビ
ットを受信することも可能であり、また９番目のビット
を選択した理由は、都合良く、該ビットがタグ照合回路
１０に近接した位置にあったためである、ということで
ある。

【００２０】アドレス比較回路１２か、強制ミス回路１
４のいずれかによるミス信号の発生前に、プルアップ回
路１６は、クロック信号ＣＫを受信して、コンデンサ２
４をある電位までプリチャージし、それによって、信号
ラインＨＩＴ１を論理値の１にする。コンデンサ２４
は、信号ラインＨＩＴ１の容量成分を表すだけであるこ
とが望ましいが、追加として、又は代替として、個別の
容量素子、又は信号ラインＨＩＴ１に接続された電界効
果トランジスタの容量成分から構成されることも可能で
ある。

【００２１】図１にさらに詳細に示されているアドレス
比較回路１２には、複数の排他的ＯＲゲート１８及びト
ランジスタ２０が含まれているが、そのうちの１対だけ
しか示されていない。各排他的ＯＲゲート１８は、キャ
ッシュ・タグＲＡＭからアドレス信号Ａの１ビット、ア
ドレス信号ＮＡの同じ１ビット、及びアドレス翻訳器か
らのアドレス信号Ｂの同じ１ビットを受信する。排他的
ＯＲゲート１８は、アドレス信号Ａが高で、Ｂが低の場
合か、あるいは、アドレス信号ＮＡが高で、アドレス信
号Ｂが高の場合に限って、高信号を出力するように動作
する。こうした状況の場合、アドレス信号Ａ及びＢは、
互いに異なり、異なるアドレスに関連したトランジスタ
２０が、そのゲートで高信号を受信し、その結果導通す
る。トランジスタ２０が導通した後、プリチャージされ
たコンデンサ２４が放電して、ラインＨＩＴ１の電位
が、接地にまで降下する。

【００２２】従って、アドレス信号Ａ及びＢにおけるビ
ットのどれかが互いに異なれば、そのそれぞれの排他的
ＯＲゲート１８からの出力が、関連するトランジスタ２
０をオンにするため、コンデンサ２４が放電し、それに
よってミスの生じたことが示される。一方、アドレス信
号Ａ及びＢの全てのビットが、互いに等しい場合、各排
他的ＯＲゲート１８の出力は、低信号になり、トランジ
スタ２０のどれも導通することはない。アドレス信号Ａ
及びＢが互いに等しい場合、トランジスタ２０はオンに
ならないので、ラインＨＩＴ１の電位は放電されず、む
しろ、高状態にとどまって、ヒットが生じたことが示さ
れる。

【００２３】タグ照合回路１０には、さらに、クロック
信号ＣＫに接続されたゲートと、トランジスタ２０のソ
ースに接続されたドレインと、接地に接続されたソース
とを有するトランジスタ２２が含まれている。クロック
信号が、低状態、すなわち、プルアップ回路１６による
ラインＨＩＴ１へのプリチャージ時に相当する場合、ト
ランジスタ２２は導通しない。結果として、タグ照合回
路１０に対する動作のプリチャージ段階の間、ＨＩＴ１
ラインは、アドレス比較回路１２により接地に接続する
ことはできない。しかし、クロック信号ＣＫが高状態に
なり、これによって、タグ照合回路１０が動作の評価段
階になると、トランジスタ２２は、トランジスタ２０の
ソースを接地に接続し、これによって、アドレスＡ及び
Ｂが互いに一致しなければ、アドレス比較回路１２は、
ラインＨＩＴ１上の電位を放電可能になる。

【００２４】図２を参照すると、排他的ＯＲゲート１８
は、ソース及びドレインが互いに接続されている第１の
対のＭＯＳＦＥＴトランジスタ３１及び３２と、ソース
及びドレインが互いに接続された第２の対のＭＯＳＦＥ
Ｔトランジスタ３３及び３４から構成される。第１の対
のＭＯＳＦＥＴトランジスタ３１及び３２は、そのドレ
インにおいて、アドレス信号Ａの１ビットを受信し、一
方、第２の対のＭＯＳＦＥＴトランジスタ３３及び３４
は、反転アドレス信号ＮＡの同じ１ビットを受信する。
ＭＯＳＦＥＴトランジスタ３１のゲートは、反転された
アドレス信号Ｂであるアドレス信号ＮＢの同じ１ビット
を受信し、ＭＯＳＦＥＴトランジスタ３２は、アドレス
信号Ｂから該ビットを受信するゲートにインバータを備
えている。他方の対のＭＯＳＦＥＴトランジスタ３３及
び３４に関しては、ＭＯＳＦＥＴトランジスタ３３は、
アドレス信号ＮＢから該ビットを受信するゲートにイン
バータを備え、ＭＯＳＦＥＴトランジスタ３４は、その
ゲートにおいてアドレス信号Ｂから該ビットを受信す
る。

【００２５】動作の評価段階時に、一方の対のＭＯＳＦ
ＥＴトランジスタ３１及び３２、又は３３及び３４だけ
が導通することになる。具体的に言うと、アドレス信号
Ｂのビットが高状態である場合、ＭＯＳＦＥＴトランジ
スタ３３及び３４が導通し、アドレス信号Ｂのビットが
低状態である場合、ＭＯＳＦＥＴトランジスタ３１及び
３２が導通する。また、アドレス信号Ａからの、又はア
ドレス信号ＮＡからのビットの一方だけが高状態にな
る。

【００２６】従って、アドレス信号Ａ及びＢからのビッ
トが両方とも低状態である場合、ＭＯＳＦＥＴトランジ
スタ３１及び３２が導通し、アドレス信号Ａからトラン
ジスタ２０のゲートへと低値を通す働きをする。一方、
アドレス信号Ａ及びＢからのビットが両方とも高状態で
ある場合、ＭＯＳＦＥＴトランジスタ３３及び３４が導
通し、アドレス信号ＮＡからトランジスタ２０のゲート
へと低値を通す働きをする。従って、アドレス信号Ａ及
びＢからのビットが互いに等しい場合、排他的ＯＲゲー
ト１８の出力は低状態のままであり、トランジスタ２０
は、非導通状態のままであり、コンデンサ２４は、引き
続き、該電位でプリチャージされる。これに対して、ア
ドレス信号Ａ及びＢからのビットが異なる場合、導通状
態にある一方の対のＭＯＳＦＥＴトランジスタ３１及び
３２、又は３３及び３４が、アドレス信号Ａか、ＮＡの
いずれかからの高値を通すので、トランジスタ２０がオ
ンになり、コンデンサ２４が放電して、それによって、
ミスの生じたことが示される。

【００２７】図３には、アドレス信号Ｂをアドレス信号
ＮＢに反転するための回路が示されており、これは、１
対のＭＯＳＦＥＴトランジスタ３７及び３８から構成さ
れる。ＭＯＳＦＥＴトランジスタ３７は、そのソースが
電圧源ＶＤＤに接続され、そのドレインがＭＯＳＦＥＴ
トランジスタ３８のドレインに接続されて、ＭＯＳＦＥ
Ｔトランジスタ３８のゲート、及びアドレス信号Ｂにも
接続されたそのゲートにインバータを備えている。ＭＯ
ＳＦＥＴトランジスタ３７には、ＰＦＥＴを図解する標
準的な手法に基づいて示されているように、そのゲート
にインバータが備わっている。ＭＯＳＦＥＴトランジス
タ３８のソースは、接地ＧＮＤに接続されており、その
ドレインとＭＯＳＦＥＴトランジスタ３７のソースとの
間に接続された共通部分によって、アドレス信号ＮＢが
発生する。図３の回路は、周知の仕方で動作し、アドレ
ス信号Ｂが高状態である場合には、ＭＯＳＦＥＴトラン
ジスタ３８を導通させて、アドレス信号ＮＢを接地に連
結し、また、アドレス信号Ｂが低状態である場合には、
ＭＯＳＦＥＴトランジスタ３７を導通させて、アドレス
信号ＮＢを電源ＶＤＤに連結する。

【００２８】図４には、プルアップ回路１６のより詳細
な回路図が示されており、これは、ＨＩＴ１ライン上の
信号を反転するための１対のＭＯＳＦＥＴトランジスタ
４３及び４４から構成されている。図示の例の場合、タ
グ照合回路１０においてヒットが生じると、ＨＩＴ１ラ
インが高状態ＨＩＴＨになり、反転ＭＯＳＦＥＴトラン
ジスタ４３及び４４を通過すると、低状態ＨＩＴＬにな
る。また、プルアップ回路１６には、ＰＦＥＴトランジ
スタ４１も含まれ、これは、そのゲートでクロック信号
ＣＫを受信して、クロック信号ＣＫが低相部分にある
間、コンデンサ２４を、従ってラインＨＩＴ１をプリチ
ャージする。

【００２９】回路１６には、さらに、ラインＨＩＴ１上
の電位を保持する、すなわち、ラッチするためのＭＯＳ
ＦＥＴトランジスタ４２が含まれている。強制ミス回路
１４、又はトランジスタ２０を介して、ある程度の漏洩
を生じる可能性があるので、回路１６は、ラインＨＩＴ
１上の電位を保持することが望ましい。ラインＨＩＴ１
上の信号が高状態である場合、トランジスタ４２は導通
するため、該信号が電源ＶＤＤに連結される。一方、ラ
インＨＩＴ１上の信号が低状態である場合、回路１６
は、低レベル信号を接地ＧＮＤに連結するために、ＭＯ
ＳＦＥＴトランジスタ４５を備える。

【００３０】図５を参照すると、強制ミス回路１６は、
ＭＯＳＦＥＴトランジスタ５１乃至５４から構成され
る。ＭＯＳＦＥＴトランジスタ５１及び５３は、それぞ
れ、ゲートにおいて強制ミス信号ＡＨ及びＢＨを受信
し、互いに接続されたソースを備え、また互いに接続さ
れたドレインを備える。トランジスタ５１及び５３のド
レインは、ラインＨＩＴ１にも連結されている。ＭＯＳ
ＦＥＴトランジスタ５２及び５４は、それぞれ、ゲート
においてアドレス信号Ａ及びＮＡの１ビットを受信し、
互いに接続されたソースを備え、また互いに接続された
ドレインを備える。ＭＯＳＦＥＴトランジスタ５２及び
５４は、それらのドレインが、ＭＯＳＦＥＴトランジス
タ５１及び５３のソースに接続されることにより、ライ
ンＩ１を形成し、それらのソースが、図１に示すよう
に、クロック信号が高状態である間、トランジスタ２２
に、従って接地ＧＮＤに接続される、ラインＨＩＴＧに
接続されている。

【００３１】強制ミス回路１６は、強制ミス信号ＡＨと
ＢＨのどちらも到着しない場合には、ＭＯＳＦＥＴトラ
ンジスタ５１及び５３が導通せず、ラインＨＩＴ１の電
位が、強制ミス回路１６の影響を受けないようにする働
きをする。一方、トランジスタ５１と５３のどちらか、
あるいは、両方であっても、導通した場合には、トラン
ジスタ５１と５３の一方または両方が導通することによ
って、ラインＨＩＴ１が、中間ラインＩ１に連結され
る。アドレス信号Ａ及びＮＡが到着すると、２つのトラ
ンジスタ５２と５４のいずれか一方が導通するため、コ
ンデンサ２４が、強制ミス回路１６及びトランジスタ２
２を通る電流経路によって、接地に放電可能になる。

【００３２】次に、図１−４、さらに、図５に示すタイ
ミング図を参照して、動的タグ照合回路１０全体の動作
について要約することにする。クロック信号ＣＫが低状
態である間の動作のプリチャージ段階時に、プルアップ
回路１６内のＭＯＳＦＥＴトランジスタ４１が、ほぼＶ
ＤＤの電位までコンデンサ２４にプリチャージする。次
に、アドレス比較回路１２、及び強制ミス回路１４によ
って実施される評価段階が、クロック高状態の間の後で
生じる。評価のタイミングは、プリチャージ時に低状態
に保持される、動的アドレス信号Ａ及びＮＡの到着に更
に精確に基づいている。アドレス信号Ｂと、強制ミス信
号ＡＨ及びＢＨは、静的信号であり、アドレス信号Ａ及
びＮＡの到着前に安定し、クロック信号ＣＫが低状態に
なるまで、安定していなければならない。

【００３３】アドレス比較回路１２、及び強制ミス回路
１４の結果に基づいて、コンデンサ２４及びラインＨＩ
Ｔ１の電位が高状態にとどまり、ヒットが示されるか、
あるいは、ミスがアドレス・ミスであるか、強制ミスで
あるかに関係なく、接地に放電してミスが示される。ラ
インＨＩＴ１の電位は、プルアップ回路１６によって反
転され、ラインＨＩＴＬに出力される。

【００３４】好都合なことに、強制ミス回路１４は、ア
ドレス信号Ａから少なくとも１ビットを受信するので、
強制ミス回路１４は、アドレス比較回路１２がその結果
を出力するのと同時に、その結果を出力する。強制ミス
とアドレス・ミスとの間におけるこのタイミングの一致
によって、タグ照合回路１０を含む任意のチップ、又は
回路の特性付け、及び評価が大幅に簡略化される。

【００３５】本発明によれば、アドレス比較回路１２
は、従来のキャッシュ・メモリにおけるように、強制ミ
ス信号と共にゲート制御を受けることはない。むしろ、
強制ミス回路１４は、この追加ゲートを排除し、従っ
て、ゲートに関連した遅延を排除する。強制ミス回路１
４は、アドレス比較回路と同時にその出力を生成するの
で、タグ照合回路１０の下流の回路設計は、異なるタイ
プのミス間、すなわち、強制ミスとアドレス・ミスとの
間の遅延によって影響されない。強制ミス出力信号が、
アドレス・ミス信号に対して遅延しないので、タグ照合
回路１０を含むキャッシュ・メモリは、更に高速度で動
作することも可能である。

【００３６】本発明の好適な実施例の以上の説明は、例
証及び解説を目的として提示したものである。余すとこ
ろなく述べようとか、あるいは、本発明を開示の形態そ
のままに限定しようとする意図のものではない。上記の
教示に鑑みて、多くの修正及び変更が可能である。

【００３７】例えば、本発明は、ＭＯＳＦＥＴトランジ
スタにより、好適に実施したものであるが、代替案とし
て、タグ照合回路を別型式の技法で実施することも可能
である。また、強制ミス回路１６は、強制ミス信号ＡＨ
及び強制ミス信号ＢＨの両方を受信するように説明した
が、強制ミス回路１４は、更に多い、又は更に少ない数
の強制ミス入力信号を受信することが可能である。

【００３８】本実施例の選択及び説明は、本発明の原
理、及びそれらの実際の応用例を説明することによっ
て、当業者が、所存とする特定の用途に最も適するよう
に、さまざまな修正を加えて、本発明及び各種実施例を
利用可能とするためのものである。本発明の範囲は、特
許請求の範囲によって規定されることを意図するもので
ある。

【００３９】以下に、本発明の実施態様を列挙する。

【００４０】１．動的タグ照合回路において、アドレス
比較回路であって、第１のアドレス信号と第２のアドレ
ス信号を受信して、上記第１のアドレス信号が、上記第
２のアドレス信号と異なる場合、アドレス比較回路の出
力として、アドレス・ミス信号を生成するためのアドレ
ス比較回路と、強制ミス回路であって、上記第１のアド
レス信号が、上記第２のアドレス信号と異なるか否かに
関係なく、上記第１のアドレス信号と上記第２のアドレ
ス信号との間にミスを強制する少なくとも１つの強制ミ
ス入力信号を受信すると、強制ミス回路の出力として、
強制ミス信号を生成するための強制ミス回路とからな
り、該強制ミス回路、及び上記アドレス比較回路が、そ
れぞれの出力を互いに同時に発生するように、上記強制
ミス回路は、上記アドレス比較回路が上記アドレス・ミ
ス信号を出力する時と同期した時間で、上記強制ミス信
号を出力することを特徴とする、動的タグ照合回路。

【００４１】２．前記第１のアドレス信号は、キャッシ
ュ・タグＲＡＭのアドレス信号であることを特徴とす
る、前項１に記載の動的タグ照合回路。

【００４２】３．前記第２のアドレス信号は、アドレス
翻訳器のアドレス信号であることを特徴とする、前項１
に記載の動的タグ照合回路。

【００４３】４．前記アドレス比較回路は、第１及び第
２のアドレス信号の各ビット毎に、排他的ＯＲゲートを
備え、該排他的ＯＲゲートの各々は、前記第１のアドレ
ス信号のそれぞれのビットと、前記第１のアドレス信号
のそれぞれの反転ビットと、前記第２のアドレス信号の
それぞれのビットを受信することを特徴とする、前項１
に記載の動的タグ照合回路。

【００４４】５．前記強制ミス回路は、前記第１のアド
レス信号の少なくとも１ビットを受信するため、及び前
記強制ミス回路が、前記第１のアドレス信号の前記少な
くとも１ビットを受信するまで、前記強制ミス信号の発
生を禁止するための手段からなることを特徴とする、前
項１に記載の動的タグ照合回路。

【００４５】６．前記強制ミス回路は、第１のソース、
第１のドレイン、及び第１のゲートを備える第１のＭＯ
ＳＦＥＴトランジスタであって、前記少なくとも１つの
強制ミス入力信号は、上記第１のゲートに印加され、上
記第１のドレインは、前記強制ミス回路の出力として機
能し、前記強制ミス回路の出力は、ある電位でプリチャ
ージされる、第１のＭＯＳＦＥＴトランジスタと、第２
のソース、第２のドレイン、及び第２のゲートを備える
第２のＭＯＳＦＥＴトランジスタであって、上記第２の
ソースは接地に接続され、上記第２のゲートは、前記第
１のアドレス信号の少なくとも１ビットを受信し、上記
第２のドレインは、上記第１のＭＯＳＦＥＴトランジス
タの上記第１のソースに接続される、第２のＭＯＳＦＥ
Ｔトランジスタと、第３のソース、第３のドレイン、及
び第３のゲートを備える第２のＭＯＳＦＥＴトランジス
タであって、上記第３のソースは接地に接続され、上記
第３のゲートは、前記第１のアドレス信号の反転１ビッ
トを受信し、上記第３のドレインは、上記第１のＭＯＳ
ＦＥＴトランジスタの上記第１のソースに接続される、
第３のＭＯＳＦＥＴとからなることと、前記強制ミス信
号が、上記第１のＭＯＳＦＥＴトランジスタを導通せし
め、前記第１のアドレス信号の前記１ビットが、上記第
２のＭＯＳＦＥＴトランジスタか、上記第３のＭＯＳＦ
ＥＴトランジスタのいずれか一方を導通せしめること
と、前記第１のアドレス信号の前記１ビット、及びその
反転１ビットを受信した場合にのみ、前記強制ミス入力
信号が、強制ミス回路の出力を接地へと放電することを
特徴とする、前項１に記載の動的タグ照合回路。

【００４６】７．第４のドレイン、第４のゲート、及び
第４のソースを備える第４のＭＯＳＦＥＴトランジスタ
から更になり、上記第４のゲートは、第２の強制ミス入
力信号を受信し、上記第４のドレインは、前記強制ミス
回路の出力として機能し、上記第４のソースは、前記第
１のＭＯＳＦＥＴの前記第１のソースに接続されること
を特徴とする、前項６に記載の動的タグ照合回路。

【００４７】８．前記アドレス比較回路の出力をある電
位にまでプリチャージするためのプリチャージ回路から
更になり、前記強制ミス回路は、前記強制ミス回路を介
して接地に上記電位を放電することによって、前記強制
ミス信号を発生し、前記アドレス比較回路は、トランジ
スタを介して前記電位を放電することによって、前記ア
ドレス・ミス信号を発生することを特徴とする、前項１
に記載の動的タグ照合回路。

【００４８】９．前記プリチャージ回路はクロック信号
を受信し、前記アドレス比較回路の出力は、前記強制ミ
ス回路の出力に接続され、上記クロック信号が第１の論
理レベルにある場合に、前記プリチャージ回路が、前記
アドレス比較回路の出力を前記電位にまでプリチャージ
し、上記クロック信号が、上記第１の論理レベルの直ぐ
後に続く第２の論理レベルにある間のある時点におい
て、前記アドレス比較回路が、前記第１のアドレス信号
を前記第２のアドレス信号と比較することを特徴とす
る、前項８に記載の動的タグ照合回路。

【００４９】

【発明の効果】本発明は上述のように構成したので、ア
ドレス比較回路１２は、従来のキャッシュ・メモリにお
けるように、強制ミス信号と共にゲート制御を受けるこ
とはない。むしろ、強制ミス回路１４は、この追加ゲー
トを排除し、従って、ゲートに関連した遅延を排除す
る。強制ミス回路１４は、アドレス比較回路と同時にそ
の出力を生成するので、タグ照合回路１０の下流の回路
設計は、異なるタイプのミス間、すなわち、強制ミスと
アドレス・ミスとの間の遅延によって影響されない。強
制ミス出力信号が、アドレス・ミス信号に対して遅延し
ないので、タグ照合回路１０を含むキャッシュ・メモリ
は、更に高速度で動作することも可能である。

【図面の簡単な説明】

【図１】本発明の好適な実施例による動的タグ照合回路
の概略図である。

【図２】図１の概略図に示す排他的ＯＲゲート、及びプ
ルダウン・トランジスタの略回路図である。

【図３】図１の動的タグ照合回路に用いられるインバー
タの略回路図である。

【図４】図１の概略図に示すプルアップ回路の略回路図
である。

【図５】図１の概略図に示す強制ミス回路の略回路図で
ある。

【図６】図１の動的タグ照合回路の動作を示すタイミン
グ図である。

【符号の説明】

１０動的タグ照合回路１２アドレス比較回路１４強制ミス回路Ａ第１のアドレス信号Ｂ第２のアドレス信号

Claims

【特許請求の範囲】

【請求項１】動的タグ照合回路において、アドレス比
較回路であって、第１のアドレス信号と第２のアドレス
信号を受信して、該第１のアドレス信号が、該第２のア
ドレス信号と異なる場合、アドレス比較回路の出力とし
て、アドレス・ミス信号を生成するためのアドレス比較
回路と、強制ミス回路であって、上記第１のアドレス信号が、上
記第２のアドレス信号と異なるか否かに関係なく、上記
第１のアドレス信号と上記第２のアドレス信号との間に
ミスを強制する少なくとも１つの強制ミス入力信号を受
信すると、強制ミス回路の出力として、強制ミス信号を
生成するための強制ミス回路とからなり、該強制ミス回路、及び上記アドレス比較回路が、それぞ
れの出力を互いに同時に発生するように、上記強制ミス
回路は、上記アドレス比較回路が上記アドレス・ミス信
号を出力する時と同期した時間で、上記強制ミス信号を
出力することを特徴とする、動的タグ照合回路。