JP3935239B2 - 動的タグ照合回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、比較回路に関するものであり、とりわけ、キャッシュに用いられて、アドレス比較ミスと強制ミスとの間のタイミングを協調させるタグ比較回路に関するものである。
【0002】
【従来の技術】
一般に、キャッシュ・メモリは、最近アクセスされた命令及びデータを納める高速中間記憶バッファである。キャッシュから内容を読み出す場合、タグ比較回路は、キャッシュ・タグRAMからのアドレスと、アドレス翻訳器から受信したアドレスまたはCPUからの他のアドレスを比較して、アドレスが一致するか否かを判定する。一致が生じると、アドレス翻訳器からのアドレスまたは他のアドレスと並行して検索された命令が、有効であると判定され、処理が可能になる。一方、アドレス間に一致が生じなければ、ミスが生じたことになり、検索された命令は、無効であることが明らかになる。キャッシュが高速記憶バッファとして機能するためには、アドレス間の比較は、極めて高速度で実施されなければならない。
【0003】
タグ比較回路にミスを強制することが望ましい場合がある。換言すれば、タグ比較回路の結果が、キャッシュ・タグRAMからのアドレスと、アドレス翻訳器からのアドレスが同じであることを示しているとしても、それにもかかわらず、ミスが見つかり、検索された命令が無効であることが明らかになることが望ましい。例えば、キャッシュが禁止の場合、入力/出力スペースにアクセスする場合、または、キャッシュに書き込みを行う場合に、強制ミスが望ましい場合がある。これらは、強制ミスを所望とする場合の単なる例でしかなく、当業者には、他の例も明らかであろう。
【0004】
タグ比較回路に強制ミス回路要素を追加することが可能な方法の1つは、比較回路自体の外部に更にある論理回路要素を追加することである。例えば、タグ比較回路からの出力は、強制ミス信号と共にORゲートに入力することが可能である。ORゲートへの2つの入力のどちらかが論理高になると、該回路はミスが生じたことを示す。代わりに、タグ比較回路からの出力と強制ミス信号の両方が論理低の場合、該回路は、ヒットが生じたことを示し、検索された命令による処理が進められる。
【0005】
しかし、この追加の論理回路要素には、追加遅延が導入されるという欠点がある。この追加遅延によって、回路の速度が低くなり、それにより、プロセッサの速度が低下する。また、追加遅延によって、タグ比較回路からの結果が、強制ミス回路からの結果とは異なる時間に得られることになる。それら結果間の遅延によって、動的タグ比較回路の下流の回路は、2組の結果間の遅延差を処理することが必要になるため、該下流回路に影響が生じることになる。従って、追加の論理回路要素によって、プロセッサ全体の速度を低下させ、タグ比較回路の下流の回路要素を複雑化させる遅延が導入されることになる。
【0006】
この追加の論理回路要素のもう1つの欠点は、2組の結果間のタイミング差によって、タグ比較回路を組み込むチップの特性付け及び評価が複雑化する点にある。チップの性能が、ミスがどこに生じるかに依存して、すなわち、ミスがタグ比較回路で生じるのか、あるいは、強制ミス回路で生じるのかに依存して異なるので、比較回路の評価が複雑になる。チップは、ミスがタグ比較回路による場合はある仕方で、強制ミス回路による場合は他の仕方で動作し、従って、チップは、異なる入力に基づいて異なる動作をするので、特性付けが複雑になる。また、タイミング差によって、低速経路をトレースするタスクがより困難になるので、特性付けがやはり複雑になる。従って、遅延の導入以外に、追加の論理回路要素によっても、動的比較回路要素を含むチップの評価及び特性付けが複雑になる。
【0007】
追加の論理回路要素に対する代替案として、動的比較回路要素に変更を施して、強制ミス信号を早期に発生させることにより、強制ミス回路の結果が、タグ比較回路の結果より先に生じるようにすることも可能である。しかし、この代替案は、達成が容易ではないか、あるいは、おそらく実施不可能でさえあり、論理回路要素に再設計を施して、強制ミス信号を早期に発生して、同じだけ保持するようにする必要があろう。従って、タグ比較回路の結果より先に、強制ミス回路の結果を発生するのは困難となる。
【0008】
【発明が解決しようとする課題】
本発明の目的は、アドレス比較回路からの結果と一致したタイミングで、強制ミス回路の結果を与えることが可能な動的比較回路を提供することにある。
【0009】
本発明の他の目的は、強制ミス回路からの結果を迅速に与える動的比較回路を提供することにある。
【0010】
本発明の他の目的は、動的比較回路を含むチップの特性付けを簡単にする動的比較回路を提供することにある。
【0011】
本発明の他の目的は、動的比較回路を含むチップの評価を簡単にする動的比較回路を提供することにある。
【0012】
本発明の他の目的は、比較回路の下流における入力強制ミス信号及び回路の設計を簡単にすることにある。
【0013】
本発明の更なる目的、利点、及び新規の特徴については、後続の詳細な説明に記載されており、当業者には、この詳細な説明を閲読し、あるいは、本発明を実施すれば明らかになるであろう。
【0014】
【課題を解決するための手段】
以上の及びその他の目的を達成するために、本発明の好適な実施例による動的比較回路は、第1のアドレス信号及び第2のアドレス信号を受信して、前記第1のアドレス信号が前記第2のアドレス信号と異なる場合、アドレス・ミス信号を出力するためのアドレス比較回路を具備する。第1のアドレス信号は、動的信号であり、一方、第2のアドレス信号は、好適な実施例の場合、静的信号である。動的比較回路には、さらに、少なくとも1つの強制ミス入力信号の受信に基づいて、強制ミス信号を出力するための強制ミス回路が含まれる。強制ミス入力信号によって、2つのアドレス信号が互いに異なるか否かに関係なく、第1と第2のアドレス信号間にミスが強制される。強制ミス回路は、アドレス比較回路によるアドレス・ミス信号の出力時に同期した時間に強制ミス信号を出力するので、強制ミス回路とアドレス比較回路は、互いに、同時にそれぞれの出力を発生することになる。
【0015】
本発明の場合、強制ミス出力信号は、アドレス比較信号と同時に発生するので、動的比較回路によって、タグ比較回路の上流と下流の両方における回路の設計を簡単にするタイミング一致回路が得られる。タイミングが一致しているので、タグ比較回路を含むどんなチップの特性付け及び評価も、大幅に簡略化される。また、本発明によれば、追加遅延の導入を必要としない仕方で、強制ミス信号が得られる。
【0016】
【発明の実施の形態】
次に、本発明の好適な実施例についてさらに詳細に言及することにする。図1を参照すると、好適な実施例による動的タグ照合回路10が、アドレス比較回路12と、強制ミス回路14と、プルアップ回路16から構成される。タグ照合回路10は、キャッシュ・メモリ、更に詳しく言うと、ヒューレット・パッカード社製のPA−7300LCマイクロプロセッサと連係させて用いるのが望ましい。しかし理解されたいのは、タグ照合回路10は、他のキャッシュ・メモリ、または、他のタイプの回路にでも使用可能である、ということである。
【0017】
アドレス比較回路12は、キャッシュ・タグRAMによって発生されるアドレス信号Aが、アドレス翻訳器によって発生されるアドレス信号Bと異なるか否かを判定する。キャッシュ・タグRAM、及びアドレス翻訳器は、周知のデバイスであり、従って、本発明の説明を簡潔にするため、図面から省略している。アドレス信号A及びBが異なる場合、アドレス比較回路12は、ミス信号を発生する。
【0018】
強制ミス回路14は、強制ミス信号AH及び強制ミス信号BHのような、いずれかの強制ミス入力信号の受信に基づいて、また、別の事象の発生に基づいて、強制ミス出力信号を発生する。強制ミス信号AHか、強制ミス信号BHのいずれかを受信すると、また、他の事象が発生すると、強制ミス回路14は、強制ミス出力信号を発生する。以下の説明からさらに明らかになるが、強制ミス出力信号によって、タグ照合回路10は、2つのアドレス信号A及びBが互いに異なるか否かに関係なく、2つのアドレス信号間にミスが生じたかのように動作せしめられる。強制ミス信号AH及び強制ミス信号BHは、本発明の説明を簡潔にするために省略している慣用的な回路要素によって発生される。
【0019】
強制ミス回路14が、強制ミス出力信号を発生可能にするための他の事象とは、キャッシュ・タグRAMからのアドレス信号Aの少なくとも1ビットを受信することである。図1に示す例の場合、強制ミス回路14は、アドレス信号Aの9番目のビットと、アドレス信号NAの9番目のビットの両方を受信する。アドレス信号NAは、タグ照合回路10に対する動作の評価段階時に、アドレス信号Aの反転した形をとり、また動作のプリチャージ段階時には、アドレス信号Aと共に論理低に保持される。ここで理解されたいのは、強制ミス回路14は、代替として、アドレス信号A及びNAの他のビットを受信することも可能であり、また9番目のビットを選択した理由は、都合良く、該ビットがタグ照合回路10に近接した位置にあったためである、ということである。
【0020】
アドレス比較回路12か、強制ミス回路14のいずれかによるミス信号の発生前に、プルアップ回路16は、クロック信号CKを受信して、コンデンサ24をある電位までプリチャージし、それによって、信号ラインHIT1を論理値の1にする。コンデンサ24は、信号ラインHIT1の容量成分を表すだけであることが望ましいが、追加として、又は代替として、個別の容量素子、又は信号ラインHIT1に接続された電界効果トランジスタの容量成分から構成されることも可能である。
【0021】
図1にさらに詳細に示されているアドレス比較回路12には、複数の排他的ORゲート18及びトランジスタ20が含まれているが、そのうちの1対だけしか示されていない。各排他的ORゲート18は、キャッシュ・タグRAMからアドレス信号Aの1ビット、アドレス信号NAの同じ1ビット、及びアドレス翻訳器からのアドレス信号Bの同じ1ビットを受信する。排他的ORゲート18は、アドレス信号Aが高で、Bが低の場合か、あるいは、アドレス信号NAが高で、アドレス信号Bが高の場合に限って、高信号を出力するように動作する。こうした状況の場合、アドレス信号A及びBは、互いに異なり、異なるアドレスに関連したトランジスタ20が、そのゲートで高信号を受信し、その結果導通する。トランジスタ20が導通した後、プリチャージされたコンデンサ24が放電して、ラインHIT1の電位が、接地にまで降下する。
【0022】
従って、アドレス信号A及びBにおけるビットのどれかが互いに異なれば、そのそれぞれの排他的ORゲート18からの出力が、関連するトランジスタ20をオンにするため、コンデンサ24が放電し、それによってミスの生じたことが示される。一方、アドレス信号A及びBの全てのビットが、互いに等しい場合、各排他的ORゲート18の出力は、低信号になり、トランジスタ20のどれも導通することはない。アドレス信号A及びBが互いに等しい場合、トランジスタ20はオンにならないので、ラインHIT1の電位は放電されず、むしろ、高状態にとどまって、ヒットが生じたことが示される。
【0023】
タグ照合回路10には、さらに、クロック信号CKに接続されたゲートと、トランジスタ20のソースに接続されたドレインと、接地に接続されたソースとを有するトランジスタ22が含まれている。クロック信号が、低状態、すなわち、プルアップ回路16によるラインHIT1へのプリチャージ時に相当する場合、トランジスタ22は導通しない。結果として、タグ照合回路10に対する動作のプリチャージ段階の間、HIT1ラインは、アドレス比較回路12により接地に接続することはできない。しかし、クロック信号CKが高状態になり、これによって、タグ照合回路10が動作の評価段階になると、トランジスタ22は、トランジスタ20のソースを接地に接続し、これによって、アドレスA及びBが互いに一致しなければ、アドレス比較回路12は、ラインHIT1上の電位を放電可能になる。
【0024】
図2を参照すると、排他的ORゲート18は、ソース及びドレインが互いに接続されている第1の対のMOSFETトランジスタ31及び32と、ソース及びドレインが互いに接続された第2の対のMOSFETトランジスタ33及び34から構成される。第1の対のMOSFETトランジスタ31及び32は、そのドレインにおいて、アドレス信号Aの1ビットを受信し、一方、第2の対のMOSFETトランジスタ33及び34は、反転アドレス信号NAの同じ1ビットを受信する。MOSFETトランジスタ31のゲートは、反転されたアドレス信号Bであるアドレス信号NBの同じ1ビットを受信し、MOSFETトランジスタ32は、アドレス信号Bから該ビットを受信するゲートにインバータを備えている。他方の対のMOSFETトランジスタ33及び34に関しては、MOSFETトランジスタ33は、アドレス信号NBから該ビットを受信するゲートにインバータを備え、MOSFETトランジスタ34は、そのゲートにおいてアドレス信号Bから該ビットを受信する。
【0025】
動作の評価段階時に、一方の対のMOSFETトランジスタ31及び32、又は33及び34だけが導通することになる。具体的に言うと、アドレス信号Bのビットが高状態である場合、MOSFETトランジスタ33及び34が導通し、アドレス信号Bのビットが低状態である場合、MOSFETトランジスタ31及び32が導通する。また、アドレス信号Aからの、又はアドレス信号NAからのビットの一方だけが高状態になる。
【0026】
従って、アドレス信号A及びBからのビットが両方とも低状態である場合、MOSFETトランジスタ31及び32が導通し、アドレス信号Aからトランジスタ20のゲートへと低値を通す働きをする。一方、アドレス信号A及びBからのビットが両方とも高状態である場合、MOSFETトランジスタ33及び34が導通し、アドレス信号NAからトランジスタ20のゲートへと低値を通す働きをする。従って、アドレス信号A及びBからのビットが互いに等しい場合、排他的ORゲート18の出力は低状態のままであり、トランジスタ20は、非導通状態のままであり、コンデンサ24は、引き続き、該電位でプリチャージされる。これに対して、アドレス信号A及びBからのビットが異なる場合、導通状態にある一方の対のMOSFETトランジスタ31及び32、又は33及び34が、アドレス信号Aか、NAのいずれかからの高値を通すので、トランジスタ20がオンになり、コンデンサ24が放電して、それによって、ミスの生じたことが示される。
【0027】
図3には、アドレス信号Bをアドレス信号NBに反転するための回路が示されており、これは、1対のMOSFETトランジスタ37及び38から構成される。MOSFETトランジスタ37は、そのソースが電圧源VDDに接続され、そのドレインがMOSFETトランジスタ38のドレインに接続されて、MOSFETトランジスタ38のゲート、及びアドレス信号Bにも接続されたそのゲートにインバータを備えている。MOSFETトランジスタ37には、PFETを図解する標準的な手法に基づいて示されているように、そのゲートにインバータが備わっている。MOSFETトランジスタ38のソースは、接地GNDに接続されており、そのドレインとMOSFETトランジスタ37のソースとの間に接続された共通部分によって、アドレス信号NBが発生する。図3の回路は、周知の仕方で動作し、アドレス信号Bが高状態である場合には、MOSFETトランジスタ38を導通させて、アドレス信号NBを接地に連結し、また、アドレス信号Bが低状態である場合には、MOSFETトランジスタ37を導通させて、アドレス信号NBを電源VDDに連結する。
【0028】
図4には、プルアップ回路16のより詳細な回路図が示されており、これは、HIT1ライン上の信号を反転するための1対のMOSFETトランジスタ43及び44から構成されている。図示の例の場合、タグ照合回路10においてヒットが生じると、HIT1ラインが高状態HITHになり、反転MOSFETトランジスタ43及び44を通過すると、低状態HITLになる。また、プルアップ回路16には、PFETトランジスタ41も含まれ、これは、そのゲートでクロック信号CKを受信して、クロック信号CKが低相部分にある間、コンデンサ24を、従ってラインHIT1をプリチャージする。
【0029】
回路16には、さらに、ラインHIT1上の電位を保持する、すなわち、ラッチするためのMOSFETトランジスタ42が含まれている。強制ミス回路14、又はトランジスタ20を介して、ある程度の漏洩を生じる可能性があるので、回路16は、ラインHIT1上の電位を保持することが望ましい。ラインHIT1上の信号が高状態である場合、トランジスタ42は導通するため、該信号が電源VDDに連結される。一方、ラインHIT1上の信号が低状態である場合、回路16は、低レベル信号を接地GNDに連結するために、MOSFETトランジスタ45を備える。
【0030】
図5を参照すると、強制ミス回路14は、MOSFETトランジスタ51乃至54から構成される。MOSFETトランジスタ51及び53は、それぞれ、ゲートにおいて強制ミス信号AH及びBHを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。トランジスタ51及び53のドレインは、ラインHIT1にも連結されている。MOSFETトランジスタ52及び54は、それぞれ、ゲートにおいてアドレス信号A及びNAの1ビットを受信し、互いに接続されたソースを備え、また互いに接続されたドレインを備える。MOSFETトランジスタ52及び54は、それらのドレインが、MOSFETトランジスタ51及び53のソースに接続されることにより、ラインI1を形成し、それらのソースが、図1に示すように、クロック信号が高状態である間、トランジスタ22に、従って接地GNDに接続される、ラインHITGに接続されている。
【0031】
強制ミス回路14は、強制ミス信号AHとBHのどちらも到着しない場合には、MOSFETトランジスタ51及び53が導通せず、ラインHIT1の電位が、強制ミス回路14の影響を受けないようにする働きをする。一方、トランジスタ51と53のどちらか、あるいは、両方であっても、導通した場合には、トランジスタ51と53の一方または両方が導通することによって、ラインHIT1が、中間ラインI1に連結される。アドレス信号A及びNAが到着すると、2つのトランジスタ52と54のいずれか一方が導通するため、コンデンサ24が、強制ミス回路14及びトランジスタ22を通る電流経路によって、接地に放電可能になる。
【0032】
次に、図1−5、さらに、図6に示すタイミング図を参照して、動的タグ照合回路10全体の動作について要約することにする。クロック信号CKが低状態である間の動作のプリチャージ段階時に、プルアップ回路16内のMOSFETトランジスタ41が、ほぼVDDの電位までコンデンサ24にプリチャージする。次に、アドレス比較回路12、及び強制ミス回路14によって実施される評価段階が、クロック高状態の間の後で生じる。評価のタイミングは、プリチャージ時に低状態に保持される、動的アドレス信号A及びNAの到着に更に精確に基づいている。アドレス信号Bと、強制ミス信号AH及びBHは、静的信号であり、アドレス信号A及びNAの到着前に安定し、クロック信号CKが低状態になるまで、安定していなければならない。
【0033】
アドレス比較回路12、及び強制ミス回路14の結果に基づいて、コンデンサ24及びラインHIT1の電位が高状態にとどまり、ヒットが示されるか、あるいは、ミスがアドレス・ミスであるか、強制ミスであるかに関係なく、接地に放電してミスが示される。ラインHIT1の電位は、プルアップ回路16によって反転され、ラインHITLに出力される。
【0034】
好都合なことに、強制ミス回路14は、アドレス信号Aから少なくとも1ビットを受信するので、強制ミス回路14は、アドレス比較回路12がその結果を出力するのと同時に、その結果を出力する。強制ミスとアドレス・ミスとの間におけるこのタイミングの一致によって、タグ照合回路10を含む任意のチップ、又は回路の特性付け、及び評価が大幅に簡略化される。
【0035】
本発明によれば、アドレス比較回路12の出力は、従来のキャッシュ・メモリにおけるように、強制ミス信号と共にゲート制御を受けることはない。むしろ、強制ミス回路14は、この追加ゲートを排除し、従って、ゲートに関連した遅延を排除する。強制ミス回路14は、アドレス比較回路と同時にその出力を生成するので、タグ照合回路10の下流の回路設計は、異なるタイプのミス間、すなわち、強制ミスとアドレス・ミスとの間の遅延によって影響されない。強制ミス出力信号が、アドレス・ミス信号に対して遅延しないので、タグ照合回路10を含むキャッシュ・メモリは、更に高速度で動作することも可能である。
【0036】
本発明の好適な実施例の以上の説明は、例証及び解説を目的として提示したものである。余すところなく述べようとか、あるいは、本発明を開示の形態そのままに限定しようとする意図のものではない。上記の教示に鑑みて、多くの修正及び変更が可能である。
【0037】
例えば、本発明は、MOSFETトランジスタにより、好適に実施したものであるが、代替案として、タグ照合回路を別型式の技法で実施することも可能である。また、強制ミス回路14は、強制ミス信号AH及び強制ミス信号BHの両方を受信するように説明したが、強制ミス回路14は、更に多い、又は更に少ない数の強制ミス入力信号を受信することが可能である。
【0038】
本実施例の選択及び説明は、本発明の原理、及びそれらの実際の応用例を説明することによって、当業者が、所存とする特定の用途に最も適するように、さまざまな修正を加えて、本発明及び各種実施例を利用可能とするためのものである。本発明の範囲は、特許請求の範囲によって規定されることを意図するものである。
【0039】
以下に、本発明の実施態様を列挙する。
【0040】
1.動的タグ照合回路において、
アドレス比較回路であって、第1のアドレス信号と第2のアドレス信号を受信して、上記第1のアドレス信号が、上記第2のアドレス信号と異なる場合、アドレス比較回路の出力として、アドレス・ミス信号を生成するためのアドレス比較回路と、
強制ミス回路であって、上記第1のアドレス信号が、上記第2のアドレス信号と異なるか否かに関係なく、上記第1のアドレス信号と上記第2のアドレス信号との間にミスを強制する少なくとも1つの強制ミス入力信号を受信すると、強制ミス回路の出力として、強制ミス信号を生成するための強制ミス回路とからなり、
該強制ミス回路、及び上記アドレス比較回路が、それぞれの出力を互いに同時に発生するように、上記強制ミス回路は、上記アドレス比較回路が上記アドレス・ミス信号を出力する時と同期した時間で、上記強制ミス信号を出力することを特徴とする、動的タグ照合回路。
【0041】
2.前記第1のアドレス信号は、キャッシュ・タグRAMのアドレス信号であることを特徴とする、前項1に記載の動的タグ照合回路。
【0042】
3.前記第2のアドレス信号は、アドレス翻訳器のアドレス信号であることを特徴とする、前項1に記載の動的タグ照合回路。
【0043】
4.前記アドレス比較回路は、第1及び第2のアドレス信号の各ビット毎に、排他的ORゲートを備え、該排他的ORゲートの各々は、前記第1のアドレス信号のそれぞれのビットと、前記第1のアドレス信号のそれぞれの反転ビットと、前記第2のアドレス信号のそれぞれのビットを受信することを特徴とする、前項1に記載の動的タグ照合回路。
【0044】
5.前記強制ミス回路は、前記第1のアドレス信号の少なくとも1ビットを受信するため、及び前記強制ミス回路が、前記第1のアドレス信号の前記少なくとも1ビットを受信するまで、前記強制ミス信号の発生を禁止するための手段からなることを特徴とする、前項1に記載の動的タグ照合回路。
【0045】
6.前記強制ミス回路は、
第1のソース、第1のドレイン、及び第1のゲートを備える第1のMOSFETトランジスタであって、前記少なくとも1つの強制ミス入力信号は、上記第1のゲートに印加され、上記第1のドレインは、前記強制ミス回路の出力として機能し、前記強制ミス回路の出力は、ある電位でプリチャージされる、第1のMOSFETトランジスタと、
第2のソース、第2のドレイン、及び第2のゲートを備える第2のMOSFETトランジスタであって、上記第2のソースは接地に接続され、上記第2のゲートは、前記第1のアドレス信号の少なくとも1ビットを受信し、上記第2のドレインは、上記第1のMOSFETトランジスタの上記第1のソースに接続される、第2のMOSFETトランジスタと、
第3のソース、第3のドレイン、及び第3のゲートを備える第2のMOSFETトランジスタであって、上記第3のソースは接地に接続され、上記第3のゲートは、前記第1のアドレス信号の反転1ビットを受信し、上記第3のドレインは、上記第1のMOSFETトランジスタの上記第1のソースに接続される、第3のMOSFETとからなることと、
前記強制ミス信号が、上記第1のMOSFETトランジスタを導通せしめ、前記第1のアドレス信号の前記1ビットが、上記第2のMOSFETトランジスタか、上記第3のMOSFETトランジスタのいずれか一方を導通せしめることと、
前記第1のアドレス信号の前記1ビット、及びその反転1ビットを受信した場合にのみ、前記強制ミス入力信号が、強制ミス回路の出力を接地へと放電することを特徴とする、前項1に記載の動的タグ照合回路。
【0046】
7.第4のドレイン、第4のゲート、及び第4のソースを備える第4のMOSFETトランジスタから更になり、上記第4のゲートは、第2の強制ミス入力信号を受信し、上記第4のドレインは、前記強制ミス回路の出力として機能し、上記第4のソースは、前記第1のMOSFETの前記第1のソースに接続されることを特徴とする、前項6に記載の動的タグ照合回路。
【0047】
8.前記アドレス比較回路の出力をある電位にまでプリチャージするためのプリチャージ回路から更になり、前記強制ミス回路は、前記強制ミス回路を介して接地に上記電位を放電することによって、前記強制ミス信号を発生し、前記アドレス比較回路は、トランジスタを介して前記電位を放電することによって、前記アドレス・ミス信号を発生することを特徴とする、前項1に記載の動的タグ照合回路。
【0048】
9.前記プリチャージ回路はクロック信号を受信し、前記アドレス比較回路の出力は、前記強制ミス回路の出力に接続され、上記クロック信号が第1の論理レベルにある場合に、前記プリチャージ回路が、前記アドレス比較回路の出力を前記電位にまでプリチャージし、上記クロック信号が、上記第1の論理レベルの直ぐ後に続く第2の論理レベルにある間のある時点において、前記アドレス比較回路が、前記第1のアドレス信号を前記第2のアドレス信号と比較することを特徴とする、前項8に記載の動的タグ照合回路。
【0049】
【発明の効果】
本発明は上述のように構成したので、アドレス比較回路12は、従来のキャッシュ・メモリにおけるように、強制ミス信号と共にゲート制御を受けることはない。むしろ、強制ミス回路14は、この追加ゲートを排除し、従って、ゲートに関連した遅延を排除する。強制ミス回路14は、アドレス比較回路と同時にその出力を生成するので、タグ照合回路10の下流の回路設計は、異なるタイプのミス間、すなわち、強制ミスとアドレス・ミスとの間の遅延によって影響されない。強制ミス出力信号が、アドレス・ミス信号に対して遅延しないので、タグ照合回路10を含むキャッシュ・メモリは、更に高速度で動作することも可能である。
【図面の簡単な説明】
【図1】本発明の好適な実施例による動的タグ照合回路の概略図である。
【図2】図1の概略図に示す排他的ORゲート、及びプルダウン・トランジスタの略回路図である。
【図3】図1の動的タグ照合回路に用いられるインバータの略回路図である。
【図4】図1の概略図に示すプルアップ回路の略回路図である。
【図5】図1の概略図に示す強制ミス回路の略回路図である。
【図6】図1の動的タグ照合回路の動作を示すタイミング図である。
【符号の説明】
10 動的タグ照合回路
12 アドレス比較回路
14 強制ミス回路
A 第1のアドレス信号
B 第2のアドレス信号
Claims (3)
- 動的タグ照合回路において、
第1アドレス信号と第2アドレス信号とを受信するための、及び前記第1アドレス信号が前記第2アドレス信号と異なる時にアドレス比較回路の出力としてアドレス・ミス信号を生成するためのアドレス比較回路であって、前記アドレス・ミス信号は、前記動的タグ照合回路から出力され、所定の持続時間の第1のタイミング区間が、前記アドレス比較回路が前記第1アドレス信号と第2アドレス信号を受信する瞬間と、前記アドレス・ミス信号が前記動的タグ照合回路から出力される瞬間との間に生じることからなる、アドレス比較回路と、
少なくとも1つの強制ミス入力信号を受信した時に、出力として強制ミス出力信号を生成するための強制ミス回路であって、前記第1アドレス信号が前記第2アドレス信号と異なるかどうかとは無関係に、前記動的タグ照合回路から前記強制ミス出力信号が出力され、前記第1のタイミング区間の持続時間にほぼ等しい持続時間を有するタイミング区間が、前記アドレス比較回路が前記第1アドレス信号と前記第2アドレス信号を受信する瞬間と、前記強制ミス出力信号が動的タグ照合回路から出力される瞬間との間に生じる、強制ミス回路
とを備える、動的タグ照合回路。 - 前記強制ミス回路は、
第1ソース、第1ドレイン、及び第1ゲートを有する第1MOSFETトランジスタであって、前記少なくとも1つの強制ミス入力信号は、前記第1ゲートに提供され、前記第1ドレインは、前記強制ミス回路の出力として機能し、前記強制ミス回路の出力は、ある電位でプリチャージされることからなる、第1MOSFETトランジスタと、
第2ソース、第2ドレイン、及び第2ゲートを有する第2MOSFETトランジスタであって、前記第2ソースは接地され、前記第2ゲートは前記第1アドレス信号のうちの少なくとも1ビットを受信し、前記第2ドレインは前記第1MOSFETトランジスタの前記第1ソースに接続されることからなる、第2MOSFETトランジスタと、
第3ソース、第3ドレイン、及び第3ゲートを有する第3MOSFETトランジスタであって、前記第3ソースは接地されており、前記第3ゲートは前記第1アドレス信号のうちの反転された1ビットを受信し、前記第3ドレインは前記第1MOSFETトランジスタの前記第1ソースと接続されることからなる、第3MOSFETトランジスタ
とを備え、
前記強制ミス入力信号は、前記第1MOSFETトランジスタを導通させる信号であり、前記第1アドレス信号のうちの前記1ビットは、前記第2MOSFETトランジスタ、又は前記第3MOSFETトランジスタのどちらか一方を導通させ、
前記強制ミス入力信号は、前記第1アドレス信号の前記1ビット、及び前記反転された1ビットを受信した時にのみ、前記強制ミス回路の出力を接地へと放電することからなる、
請求項1に記載の動的タグ照合回路。 - 前記アドレス比較回路の出力をある電位までプリチャージするためのプリチャージ回路を更に備え、前記強制ミス回路は、前記強制ミス回路を介して前記電位を接地へと放電することで、前記強制ミス出力信号を生成し、前記アドレス比較回路は、トランジスタを介して前記電位を放電することで、前記アドレス・ミス信号を生成することからなる、請求項1に記載の動的タグ照合回路。
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