KR100445630B1 - 저전력 캐쉬 메모리 및 그것의 히트/미스 판정 방법 - Google Patents

Abstract

본 발명은 저전력 캐쉬 메모리 및 그의 히트/미스 판정 방법에 관한 것으로, 태그는 프리셀렉트 비트들과 포스트셀렉트 비트들로 구분된다. 태그 비교의 첫 번째 페이즈에서, 캐쉬 메모리의 프리셀렉트 비트들과 이 비트들에 대응하는 프로세서로부터의 태그 비트들이 상호 비교된다. 첫 번째 페이즈에서, 미스 이면, 캐쉬 메모리의 미스가 판정된다. 첫 번째 페이즈에서 히트 이면, 두 번째 페이즈에서, 캐쉬 메모리의 포스트셀렉트 비트들과 이 비트들에 대응하는 프로세서로부터의 태그 비트들이 비교된다. 두 번째 페이즈에서도 히트 이면, 최종적으로 캐쉬 메모리의 히트가 판정된다.

Description

저전력 캐쉬 메모리 및 그것의 히트/미스 판정 방법{Low Power Consumption Cache Memory And Method of Determining Hit/Miss Thereof}

본 발명은 캐쉬 메모리에 관한 것으로, 특히, 저전력 캐쉬 메모리 및 그의 히트/미스 판정 방법에 관한 것이다.

오늘날 대부분의 전자 시스템은 MCU(Micro Controller Unit)와 MPU(Micro Processor Unit)와 같은 프로세서들에 의해 제어되는 관계로 프로세서의 속도와 성능 향상에 비례하여 더욱 발전되고 있다. 현재 프로세서의 구조는 데이터 버스, 즉 데이터 비트 라인의 수에 따라 4 비트, 8 비트, 16 비트, 32 비트 그리고 64 비트 이상으로 설계되고 있으며, 점차 시스템의 성능 향상을 위해서 데이터 비트 수가 커지는 방향으로 발전하는 추세이다.

또, 프로세서의 동작 속도와 데이터 버스의 비트 수가 증가함에 따라 전력 소비량 역시 증가하고 있다. 따라서 고성능이고 고속인 프로세서 및 기타 디바이스도 전력 소비를 고려한 설계가 요구되고 있으며, 제품이 일반화되면서 저전력 기술을 이용한 설계는 필수 요소가 되었다.

일반적으로 메모리는 프로세서에 비해 동작 속도가 느리다. 즉, 프로세서의 빠른 동작 속도에 맞추어 외부 메모리의 데이터가 공급되어야 하나 메모리 액세스 속도가 느리기 때문에 동작 속도를 보상하기 위해 캐쉬를 사용하는 것이 보통이다. 그리고 프로세서의 동작 속도 증가에 비례하여 캐쉬의 동작 속도도 증가하고, 이에 비례하여 전력 소비량 역시 증가함에 따라 캐쉬의 전력 소비 분포가 점점 중요한 요소가 되고 있다.

도 1은 종래의 캐쉬 태그 비교 알고리즘을 보여주는 블럭도이다. 도 1을 참조하면, 프로세서로부터 캐쉬 메모리로 주어지는 어드레스(10)는 3가지의 필드들 즉, 태그(12), 인덱스(14) 및, 오프셋(16)으로 구분된다. 전형적으로, 캐쉬 메모리(20)는 태그들을 저장하는 태그 캐쉬(22)와, 데이터(또는 명령들)을 저장하는 데이터 캐쉬(20) 및, 프로세서로부터 주어지는 태그(12)와 태그 캐쉬(22)에 저장되어 있는 태그들을 상호 비교하는 비교기(30)를 구비한다. 종래기술에서, 태그 비교 동작 동안에, 비교기(30)는 프로세서로부터 주어지는 태그(12)의 모든 비트들과 태그 캐쉬(22)에 저장되어 있는 태그들 중 하나의 모든 비트들을 동시에 비교하였다. 이에 따라 태그 주소 영역의 비트 수와 엔트리의 곱 만큼의 전류가 에스램 액세스시 발생되어 캐쉬 구동시 전력 소모를 증가시키는 원인이 되었다. 도1의 캐쉬 메모리의 파형들의 예가 도 2에 도시되어 있다.

본 발명의 목적은 낮은 전력 소모 특성을 갖는 캐쉬 메모리를 제공하는 것이다.

본 발명의 다른 목적은 캐쉬 메모리의 전력 소비를 줄일 수 있는 캐쉬 메모리의 히트/미스 판정 방법을 제공하는 것이다.

도 1은 일반적인 캐쉬 메모리의 블럭도;

도 2는 도1의 캐쉬 메모리의 파형들의 예를 보여주는 파형도;

도 3는 본 발명에 따른 캐쉬 메모리의 블럭도;

도 4은 프리셀렉트 비트 변화에 대해 수식에 의해 산출된 전력 소비와 실험에서 측정된 전력 소비 관계를 도시한 도면; 그리고

도 5는 도 3의 캐쉬 메모리의 파형들의 예를 보여주는 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10, 100: 프로세서로부터 주어지는 어드레스

20, 110: 캐쉬 메모리

30, 140, 170: 비교기

120, 130: 태그 주소

(구성)

본 발명의 일 특징에 따르면, 캐쉬 메모리는 태그들을 저장하기 위한 태그 캐쉬 및; 프로세서로부터 제공되는 태그의 일 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터 제공되는 태그의 일 부분을 상호 비교하여 제1의 히트/미스 신호를 발생하는 제1의 비교기를 포함한다. 캐쉬 메모리는 상기 제1의 히트/미스 신호가 미스 상태에 있을 때 캐쉬 미스를 판정한다.

또, 캐쉬 메모리는 상기 제1의 히트/미스 신호가 히트 상태에 있을 때 상기 프로세서로부터 제공되는 태그의 나머지 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터 제공되는 태그의 나머지 부분을 상호 비교하여 제2의 히트/미스 신호를 발생하는 제2의 비교기를 더 포함한다. 캐쉬 메모리는 상기 제2의 히트/미스신호가 히트 상태에 있을 때 캐쉬 히트를 판정한다.

또, 캐쉬 메모리는 상기 제1의 히트/미스 신호에 응답해서 상기 프로세서로부터의 상기 나머지 태그 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터의 상기 나머지 태그 부분을 상기 제2의 비교기로 선택적으로 전달하는 전달회로를 더 포함한다. 상기 전달회로는 상기 제2의 히트/미스 신호가 히트 상태에 있을 때 상기 프로세서로부터의 상기 나머지 태그 부분과 상기 태그 캐쉬로부터의 상기 나머지 태그 부분을 상기 제2의 비교기로 전달한다. 상기 전달회로는 상기 제2의 히트/미스신호가 미스 상태에 있을 때 상기 프로세서로부터의 상기 나머지 태그 부분과 상기 태그 캐쉬로부터의 상기 나머지 태그 부분의 상기 제2의 비교기로의 전달을 차단한다. 캐쉬 메모리는 상기 제2의 히트/미스 신호가 미스 상태에 있을 때 캐쉬 미스를 판정한다.

본 발명의 다른 특징에 따르면, 캐쉬 메모리의 히트/미스를 판정하는 방법이 제공된다. 이 방법은 프로세서로부터의 태그의 일 부분과, 이 부분에 대응하는 태그 캐쉬로부터의 태그의 일 부분이 상호 동일한 지를 판단하는 단계 및; 상기 프로세서로부터의 태그의 상기 일 부분과 상기 태그 캐쉬로부터의 태그의 상기 대응하는 일부분이 동일하지 않을 때 캐쉬 미스를 판정하는 단계를 포함한다.

또, 본 발명의 방법은 상기 프로세서로부터의 태그의 상기 일 부분과 태그 캐쉬로부터의 태그의 상기 대응하는 일 부분이 동일할 때, 상기 프로세서로부터의 태그의 나머지 부분과, 이 부분에 대응하는 상기 태그 캐쉬로부터의 태그의 나머지 부분이 상호 동일한 지를 판단하는 단계 및; 상기 프로세서로부터의 태그의 상기 나머지 부분과 상기 태그 캐쉬로부터의 태그의 상기 나머지 부분이 상호 동일할 때 캐쉬 히트를 판정하는 단계를 더 포함할 수도 있다.

또, 본 발명의 방법은 상기 프로세서로부터의 태그의 상기 나머지 부분과 상기 태그 캐쉬로부터의 태그의 상기 나머지 부분이 상호 동일하지 않을 때 캐쉬 미스를 판정하는 단계를 더 포함할 수도 있다.

(작용)

이러한 방법에 의하면, 캐쉬에서의 액세스 액티버티가 줄어들기 때문에 저전력 캐쉬 구현이 가능하다.

(실시예)

이하에서는 청구범위와 관련된 본 발명의 상세한 설명을 실시예를 통하여 상세히 설명한다.

첨부도면은 본 발명에 대한 이해를 한층 높이기 위해 포함된 것으로, 이 명세서의 일부를 구성한다.

도 3은 본 발명에 따른 캐쉬 메모리의 블럭도이다. 도 3을 참조하면, 캐쉬 메모리의 어드레스는 태그(102), 인덱스(104), 오프셋(106) 영역들로 구분된다. 특히, 태그(102 또는 112)는 적어도 2개의 영역들(122, 124) 또는 (132, 134)로 더 구분된다. 태그(102 또는 112)는 2개의 영역들로 구분되는 것이 바람직하다. 캐쉬 메모리(110)은 태그들을 저장하는 태그 캐쉬(112)와 데이터(또는 명령들)를 저장하는 데이터 캐쉬(114)를 포함한다. 또, 캐쉬 메모리(110)은 두개의 비교기들(140, 170) 및, 전달 게이트들(150, 160)으로 이루어지는 전달회로(170)을 더 구비한다.

본 발명은 2 페이즈에 걸쳐 순차적인 비교 과정을 통해 캐쉬의 액세스시 발생되는 소비 전력을 최소화 하는 특징을 갖는다.

본 발명은 2 페이즈에 걸쳐 순차적인 비교 과정을 통해 캐쉬의 액세스 발생되는 소비 전력을 최소화 하는 특징을 갖는다.

도 3을 참조하면, 첫번째 페이즈는 프리셀렉트 태그(132) 영역에 저장된 프리셀렉트 주소 비트들과 프로세서 내 프리셀렉트 태그(124)의 그 영역에 해당되는 주소 비트들이 프리셀렉트 비교기(140)를 통해 비교되어 히트된 엔트리에 대해서 제1의 히트/미스 신호(Pre-hit)를 발생시킨다.

두번째 페이즈는 제1의 히트/미스 신호(Pre-hit)에 의해 선택된 엔트리에서 포스트셀렉트 태그(132) 영역에 저장된 포스트셀렉트 주소 비트들과 프로세서 내 포스트셀렉트 태그(122)의 그 영역에 해당되는 주소 비트들이 포스트 셀렉트 비교기(170)를 통해 비교된다. 이와 같은 본 발명의 메커니즘을 통해 캐쉬 메모리(또는 SRAM)의 액세스시 액티버티가 감소되므로 전체적인 캐쉬의 전력 소모는 최소화된다.

한편, 디렉토리 SRAM(도시되지 않음)에서 프리셀렉트 비트(Preselect bits)와 포스트셀렉트 비트(Postselect bits)의 구분이 필요하다. 이는 프리셀렉트 비트(Preselect bits)가 각각의 엔트리를 선별할 정도의 독립적인 수준이어야 한다. 이때 중요한 점은 캐쉬 액세스가 진행되지 않을 때, 즉 캐쉬가 선택되지 않은 경우에 캐쉬는 최소의 전력 소비 상태를 유지해야 한다는 것이다.

도 4는 본 발명에서 제안한 캐쉬 구조의 내용을 설계에 반영한 것으로, 프리셀렉트 비트에 의해 엔트리 선택이 100%인 것을 가정하였을 때 프리셀렉트 태그 주소(60) 영역의 비트 수에 따른 디렉토리 SRAM 전력 소비 감소 효과를 실험한 결과를 나타낸다.

도 4를 참조하면, 태그 주소 영역의 비트가 총 17 비트 일때 프리셀렉트 태그주소(70) 영역의 비트가 7 비트인 경우, 전체 태그 캐쉬의 전력 소비비는 도 3에 도시된 바와 같이 58% 임을 보여준다. 또한, 도 3은 프리셀렉트 태그 주소 비트 수가 전력 소비 감소량에 영향을 주는 것을 보여주고 있다. 특히, 프로세서의 응용 프로그램 부분이 프리셀렉트 수가 적은 비트로 엔트리의 선별이 가능하다면 프리셀렉트비트를 적게 할당하여 많은 양의 소비 전력을 감소시킬 수가 있다. 전력 소비 감소비는 프리셀렉트 비트에 의한 엔트리의 완벽한 선택을 가정한다면 다음과 같은 수식으로 정리된다.

여기서, 태그 주소 영역 비트 수는 디렉토리 SRAM 영역에서 저장된 태그 주소영역의 비트 수를 말한다.

상기 수식을 참조하면, 엔트리 수와 프리셀렉트 비트 수 그리고 태그 주소 영역 비트 수가 전력 소비 감소에 영향을 준다. 즉, 엔트리 수가 증가하면 할수록그리고 태그 주소 영역의 비트 수에 비해 프리셀렉트 비트의 수가 작으면 작을 수록 제안된 방식에서 전력 소비는 더욱 개선될 수 있다.

표 1은 일반적인 구조와 제안된 구조의 게이트 수를 비교한 것이다.

표 1을 참조하면, 제안된 방법은 150 게이트가 더 필요하다 따라서, 부가된 회로의 소비 전력 증가량이 제안된 방법에 의한 소비 전력 감소량보다 적어야만 효과가 있다고 할 수 있다. 실험 결과 태그 주소 영역의 비트가 총 17 비트, 인덱스주소 영역이 7 비트 그리고 옵셋 주소 영역이 4 비트로 구성된 것에서, 프리셀렉트 비트가 7 비트인 경우 SRAM 액세스 액티버티에 의한 소비 전력의 감소는 17% 이고 제어기에 의해 부가된 회로에 의한 소비 전력 증가량은 3%로 나타났다. 따라서 전체적으로 소비전력은 14%의 이득이 있었다.

도 5는 일반적인 캐쉬의 구조와 본 발명에서 제안된 순차적 태그 비교 알고리즘의 파형을 보여준다. 도2 및 도 5를 참조하면, TAGADDR이 TAGADDR0, TAGADDR1 로 나누어지고, nTAGCS가 nTAGCS0와 nTAGCS1 로 나누어지며, nTAGOE가 nTAGOE0 와 nTAGOE10, nTAGOE11, nTAGOE12 및 nTAGOE13 으로 변경되어 신호가 나타난다. nTAGCSO 에서 0의 값이 출력되어 모든 엔트리가 선택되고, nTAGCS1 에서 d의 값이 출력되어 두번째 엔트리가 선택된다. 따라서 nTAGOE11 이 선택되어 캐쉬의 데이터 값이 출력된다.

도 5는 일반적인 캐쉬의 구조와 본 발명에서 제안된 순차적 태그 비교 알고리즘의 파형을 보여준다. 도2 및 도 5를 참조하면, TAGADDR이 TAGADDR0, TAGADDR1 로 나누어지고, nTAGCS가 nTAGCS0와 nTAGCS1 으로 나누어지며, nTAGOE가 nTAGOE0 와 nTAGOE10, nTAGOE11, nTAGOE12 및 nTAGOE13으로 변경되어 신호가 나타난다.

nTAGCSO 에서 0의 값이 출력되어 모든 엔트리가 선택되고, nTAGCS1 에서 d의 값이 출력되어 두번째 엔트리가 선택된다. 따라서 nTAGOE11 이 선택되어 캐쉬의 데이터 값이 출력된다.

상술한 바와같이, 본 발명에 의하면 2 단계의 페이즈 과정을 통한 저전력 캐쉬 구현이 가능해짐에 따라, 제품의 경쟁력이 향상되는 이점이 있다.

Claims (7)

1. 태그들을 저장하기 위한 태그 캐쉬와;

   프로세서로부터 제공되는 태그의 일 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터 제공되는 태그의 일 부분을 상호 비교하여 제1의 히트/미스 신호를 발생하는 제1의 비교기; 그리고

   상기 제1의 히트/미스 신호가 히트 상태에 있을 때 상기 프로세서로부터 제공되는 태그의 나머지 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터 제공되는 태그의 나머지 부분을 상호 비교하여 제2의 히트/미스 신호를 발생하는 제2의 비교기를 더 포함하고;

   상기 제1의 히트/미스 신호가 미스 상태에 있을 때 캐쉬 미스를 판정하고, 상기 제2의 히트/미스 신호가 히트 상태에 있을 때 캐쉬 히트를 판정하는 것을 특징으로 하는 캐쉬 메모리.
2. 삭제
3. 제1항에 있어서,

   상기 제1의 히트/미스 신호에 응답해서 상기 프로세서로부터의 상기 나머지 태그 부분과, 이 부분에 대응하는 그리고 상기 태그 캐쉬로부터의 상기 나머지 태그 부분을 상기 제2의 비교기로 선택적으로 전달하는 전달회로를 더 포함하되,

   상기 전달회로는 상기 제2의 히트/미스 신호가 히트 상태에 있을 때 상기 프로세서로부터의 상기 나머지 태그 부분과 상기 태그 캐쉬로부터의 상기 나머지 태그 부분을 상기 제2의 비교기로 전달하고, 상기 전달회로는 상기 제2의 히트/미스 신호가 미스 상태에 있을 때 상기 프로세서로부터의 상기 나머지 태그 부분과 상기 태그 캐쉬로부터의 상기 나머지 태그 부분의 상기 제2의 비교기로의 전달을 차단하는 것을 특징으로 하는 캐쉬 메모리.
4. 제1항에 있어서,

   상기 제2의 히트/미스 신호가 미스 상태에 있을 때 캐쉬 미스를 판정하는 것을 특징으로 하는 캐쉬 메모리.
5. 캐쉬 메모리의 히트/미스를 판정하는 방법에 있어서:

   프로세서로부터의 태그의 일 부분과, 이 부분에 대응하는 태그 캐쉬로부터의 태그의 일 부분이 상호 동일한 지를 판단하는 단계와;

   상기 프로세서로부터의 태그의 상기 일 부분과 상기 태그 캐쉬로부터의 태그의 상기 대응하는 일 부분이 동일하지 않을 때 캐쉬 미스를 판정하는 단계; 그리고

   상기 프로세서로부터의 태그의 상기 일 부분과 태그 캐쉬로부터의 태그의 상기 대응하는 일 부분이 동일할 때, 상기 프로세서로부터의 태그의 나머지 부분과, 이 부분에 대응하는 상기 태그 캐쉬로부터의 태그의 나머지 부분이 상호 동일한 지를 판단하는 단계 및;

   상기 프로세서로부터의 태그의 상기 나머지 부분과 상기 태그 캐쉬로부터의 태그의 상기 나머지 부분이 상호 동일할 때 캐쉬 히트를 판정하는 단계를 더 포함하는 것을 특징으로 하는 캐쉬 메모리의 히트/미스 판정 방법.
6. 삭제
7. 제5항에 있어서,

   상기 프로세서로부터의 태그의 상기 나머지 부분과 상기 태그 캐쉬로부터의 태그의 상기 나머지 부분이 상호 동일하지 않을 때 캐쉬 미스를 판정하는 단계를 더 포함하는 것을 특징으로 하는 캐쉬 메모리의 히트/미스 판정 방법.