JPH07219847A - 情報処理装置 - Google Patents
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- JPH07219847A JPH07219847A JP6009756A JP975694A JPH07219847A JP H07219847 A JPH07219847 A JP H07219847A JP 6009756 A JP6009756 A JP 6009756A JP 975694 A JP975694 A JP 975694A JP H07219847 A JPH07219847 A JP H07219847A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】本発明は、２以上のｎ次元に配列されるデータ
を処理する情報処理装置に関し、高速データ処理の実現
を目的とする。 【構成】データをｎ次元で区画する構成を採るととも
に、プロセッサと主メモリとの間に、区画データを複数
格納するキャッシュメモリを備える構成を採って、プロ
セッサは、キャッシュメモリに格納されるデータをアク
セスしていくことでデータ処理を実行していくように構
成する。
を処理する情報処理装置に関し、高速データ処理の実現
を目的とする。 【構成】データをｎ次元で区画する構成を採るととも
に、プロセッサと主メモリとの間に、区画データを複数
格納するキャッシュメモリを備える構成を採って、プロ
セッサは、キャッシュメモリに格納されるデータをアク
セスしていくことでデータ処理を実行していくように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、２以上の次元に配列さ
れるデータを処理する情報処理装置に関し、特に、高速
データ処理を実現する情報処理装置に関する。
れるデータを処理する情報処理装置に関し、特に、高速
データ処理を実現する情報処理装置に関する。
【０００２】画像処理や科学技術計算に見られるよう
に、２以上の次元に配列されるデータを処理する情報処
理装置がある。このような情報処理装置の扱うデータ量
は極めて大量なものとなることから、高速処理を実現す
るための構成を構築していく必要がある。
に、２以上の次元に配列されるデータを処理する情報処
理装置がある。このような情報処理装置の扱うデータ量
は極めて大量なものとなることから、高速処理を実現す
るための構成を構築していく必要がある。
【０００３】
【従来の技術】２次元に配列される画像データを処理す
る画像処理装置の例で説明するならば、従来の画像処理
装置では、画像データをビデオＲＡＭのようなフレーム
バッファメモリに格納する構成を採って、プロセッサ
が、このフレームバッファメモリに格納される画像デー
タを直接アクセスしていくことで画像処理を実行してい
くという構成を採っていた。
る画像処理装置の例で説明するならば、従来の画像処理
装置では、画像データをビデオＲＡＭのようなフレーム
バッファメモリに格納する構成を採って、プロセッサ
が、このフレームバッファメモリに格納される画像デー
タを直接アクセスしていくことで画像処理を実行してい
くという構成を採っていた。
【０００４】このように、２以上の次元に配列されるデ
ータを処理する従来の情報処理装置では、配列データを
主メモリに展開する構成を採って、プロセッサが、この
主メモリに展開される配列データを直接アクセスしてい
くことでデータ処理を実行していくという構成を採って
いたのである。
ータを処理する従来の情報処理装置では、配列データを
主メモリに展開する構成を採って、プロセッサが、この
主メモリに展開される配列データを直接アクセスしてい
くことでデータ処理を実行していくという構成を採って
いたのである。
【０００５】
【発明が解決しようとする課題】このような２以上の次
元に配列されるデータは極めて大量なものであることか
ら、主メモリとして大容量の半導体メモリを用いること
になるが、このような大容量の半導体メモリは、並列接
続構成を採ることで１回のアクセス当たりのデータ量に
ついては大きくすることが可能であるものの、アクセス
サイクル時間が長いという特性がある。
元に配列されるデータは極めて大量なものであることか
ら、主メモリとして大容量の半導体メモリを用いること
になるが、このような大容量の半導体メモリは、並列接
続構成を採ることで１回のアクセス当たりのデータ量に
ついては大きくすることが可能であるものの、アクセス
サイクル時間が長いという特性がある。
【０００６】これから、このような従来技術に従ってい
ると、高速にデータ処理を実行できないという問題点が
あった。本発明はかかる事情に鑑みてなされたものであ
って、２以上の次元に配列されるデータを処理するとき
にあって、高速データ処理を実現する新たな情報処理装
置の提供を目的とする。
ると、高速にデータ処理を実行できないという問題点が
あった。本発明はかかる事情に鑑みてなされたものであ
って、２以上の次元に配列されるデータを処理するとき
にあって、高速データ処理を実現する新たな情報処理装
置の提供を目的とする。
【０００７】
【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備する情報処理装置
であって、ｎ次元（ｎ≧２）に配列されるデータを処理
するもの、２は情報処理装置１の備えるプロセッサ、３
は情報処理装置１の備える主メモリ、４は情報処理装置
１の備えるキャッシュ制御機構であって、プロセッサ２
と主メモリ３との間に備えられる高速アクセス性能を持
つキャッシュメモリを制御するものである。
を図示する。図中、１は本発明を具備する情報処理装置
であって、ｎ次元（ｎ≧２）に配列されるデータを処理
するもの、２は情報処理装置１の備えるプロセッサ、３
は情報処理装置１の備える主メモリ、４は情報処理装置
１の備えるキャッシュ制御機構であって、プロセッサ２
と主メモリ３との間に備えられる高速アクセス性能を持
つキャッシュメモリを制御するものである。
【０００８】このように、本発明の情報処理装置１は、
ｎ次元（ｎ≧２）に配列されるデータを処理するにあた
って、キャッシュ制御機構４を備える構成を採ることを
特徴とする。
ｎ次元（ｎ≧２）に配列されるデータを処理するにあた
って、キャッシュ制御機構４を備える構成を採ることを
特徴とする。
【０００９】このキャッシュ制御機構４は、キャッシュ
メモリ１０と、ＴＡＧメモリ１１と、判断手段１２と、
アクセス実行手段１３と、リファレンスフラグ１４と、
カレントアクセスフラグ１５と、インデックスレジスタ
１６と、リセット手段１７と、決定手段１８と、発生手
段１９と、登録手段２０とを備える。
メモリ１０と、ＴＡＧメモリ１１と、判断手段１２と、
アクセス実行手段１３と、リファレンスフラグ１４と、
カレントアクセスフラグ１５と、インデックスレジスタ
１６と、リセット手段１７と、決定手段１８と、発生手
段１９と、登録手段２０とを備える。
【００１０】キャッシュメモリ１０は、ｎ次元で区画さ
れる区画データを例えば４つの記憶領域に格納する。Ｔ
ＡＧメモリ１１は、ｎ次元アドレスの持つ１つ又は複数
のアドレスの示す区画アドレスを索引アドレスとして、
キャッシュメモリ１０に格納される区画データの区画ア
ドレス情報／バリッド情報／格納先記憶領域識別子を管
理する。
れる区画データを例えば４つの記憶領域に格納する。Ｔ
ＡＧメモリ１１は、ｎ次元アドレスの持つ１つ又は複数
のアドレスの示す区画アドレスを索引アドレスとして、
キャッシュメモリ１０に格納される区画データの区画ア
ドレス情報／バリッド情報／格納先記憶領域識別子を管
理する。
【００１１】判断手段１２は、プロセッサ２の発行する
ｎ次元アドレスの指す区画データが、キャッシュメモリ
１０に有効登録されているか否かを判断する。アクセス
実行手段１３は、判断手段１２が区画データの有効登録
を判断するときに、キャッシュメモリ１０に格納される
プロセッサ２の要求データをアクセスする。
ｎ次元アドレスの指す区画データが、キャッシュメモリ
１０に有効登録されているか否かを判断する。アクセス
実行手段１３は、判断手段１２が区画データの有効登録
を判断するときに、キャッシュメモリ１０に格納される
プロセッサ２の要求データをアクセスする。
【００１２】リファレンスフラグ１４は、キャッシュメ
モリ１０の記憶領域対応に備えられて、その記憶領域に
格納される区画データに対してのアクセス発生の有無の
履歴を管理する。カレントアクセスフラグ１５は、キャ
ッシュメモリ１０の記憶領域対応に備えられて、その記
憶領域に格納される区画データが、直前にアクセスされ
た区画データであるのか否かを管理する。インデックス
レジスタ１６は、キャッシュメモリ１０の記憶領域対応
に備えられて、その記憶領域に格納される区画データの
示す索引区画アドレス（ＴＡＧメモリ１１の索引アドレ
スとなるもの）を管理する。リセット手段１７は、規定
の回数分のアクセス要求が発行される度毎に、リファレ
ンスフラグ１４のフラグ値をリセットする。
モリ１０の記憶領域対応に備えられて、その記憶領域に
格納される区画データに対してのアクセス発生の有無の
履歴を管理する。カレントアクセスフラグ１５は、キャ
ッシュメモリ１０の記憶領域対応に備えられて、その記
憶領域に格納される区画データが、直前にアクセスされ
た区画データであるのか否かを管理する。インデックス
レジスタ１６は、キャッシュメモリ１０の記憶領域対応
に備えられて、その記憶領域に格納される区画データの
示す索引区画アドレス（ＴＡＧメモリ１１の索引アドレ
スとなるもの）を管理する。リセット手段１７は、規定
の回数分のアクセス要求が発行される度毎に、リファレ
ンスフラグ１４のフラグ値をリセットする。
【００１３】決定手段１８は、判断手段１２が区画デー
タの非登録を判断するときに、リファレンスフラグ１４
及びカレントアクセスフラグ１５のフラグ値を使って、
キャッシュメモリ１０から削除する区画データを決定す
る。発生手段１９は、判断手段１２が区画データの非登
録を判断するときに、その区画データの区画アドレスを
起点にして、その区画データ内のデータを指すことにな
るｎ次元アドレスを順次発生する。登録手段２０は、発
生手段１９の発生するｎ次元アドレスに応答して主メモ
リ３から転送されてくるデータをキャッシュメモリ１０
に格納する。
タの非登録を判断するときに、リファレンスフラグ１４
及びカレントアクセスフラグ１５のフラグ値を使って、
キャッシュメモリ１０から削除する区画データを決定す
る。発生手段１９は、判断手段１２が区画データの非登
録を判断するときに、その区画データの区画アドレスを
起点にして、その区画データ内のデータを指すことにな
るｎ次元アドレスを順次発生する。登録手段２０は、発
生手段１９の発生するｎ次元アドレスに応答して主メモ
リ３から転送されてくるデータをキャッシュメモリ１０
に格納する。
【００１４】
【作用】本発明では、プロセッサ２がｎ次元アドレスを
指定してデータのアクセス要求を発行すると、判断手段
１２は、そのｎ次元アドレスの示す区画アドレスを索引
アドレスとして用いてＴＡＧメモリ１１の管理データを
参照して、その参照データと発行されたｎ次元アドレス
とから、発行されたｎ次元アドレスの指す区画データ
が、キャッシュメモリ１０に有効登録されているか否か
を判断する。このとき、有効登録されているときには、
区画データの格納先記憶領域も特定する。
指定してデータのアクセス要求を発行すると、判断手段
１２は、そのｎ次元アドレスの示す区画アドレスを索引
アドレスとして用いてＴＡＧメモリ１１の管理データを
参照して、その参照データと発行されたｎ次元アドレス
とから、発行されたｎ次元アドレスの指す区画データ
が、キャッシュメモリ１０に有効登録されているか否か
を判断する。このとき、有効登録されているときには、
区画データの格納先記憶領域も特定する。
【００１５】この判断手段１２の判断処理に従って、プ
ロセッサ２の発行するｎ次元アドレスの指す区画データ
がキャッシュメモリ１０に有効登録されていることを判
断すると、アクセス実行手段１３は、特定された記憶領
域に格納される区画データをアクセス対象として設定し
て、発行されたｎ次元アドレスの持つ区画データ内アド
レスを使って、そのアクセス対象の区画データをアクセ
スすることで、プロセッサ２の要求データのアクセス処
理を実行する。
ロセッサ２の発行するｎ次元アドレスの指す区画データ
がキャッシュメモリ１０に有効登録されていることを判
断すると、アクセス実行手段１３は、特定された記憶領
域に格納される区画データをアクセス対象として設定し
て、発行されたｎ次元アドレスの持つ区画データ内アド
レスを使って、そのアクセス対象の区画データをアクセ
スすることで、プロセッサ２の要求データのアクセス処
理を実行する。
【００１６】一方、判断手段１２の判断処理に従って、
プロセッサ２の発行するｎ次元アドレスの指す区画デー
タがキャッシュメモリ１０に登録されていないことを判
断すると、決定手段１８は、リファレンスフラグ１４が
アクセスされたことのない区画データの存在を表示する
ときには、その表示に対応付けられる記憶領域に格納さ
れる区画データを削除対象として決定するとともに、リ
ファレンスフラグ１４がアクセスされたことのない区画
データの非存在を表示するときには、カレントアクセス
フラグ１５の指す記憶領域に格納される直前アクセスの
区画データを削除対象として決定する。
プロセッサ２の発行するｎ次元アドレスの指す区画デー
タがキャッシュメモリ１０に登録されていないことを判
断すると、決定手段１８は、リファレンスフラグ１４が
アクセスされたことのない区画データの存在を表示する
ときには、その表示に対応付けられる記憶領域に格納さ
れる区画データを削除対象として決定するとともに、リ
ファレンスフラグ１４がアクセスされたことのない区画
データの非存在を表示するときには、カレントアクセス
フラグ１５の指す記憶領域に格納される直前アクセスの
区画データを削除対象として決定する。
【００１７】続いて、決定手段１８は、削除対象として
決定した区画データの格納先記憶領域に対応付けられる
インデックスレジスタ１６の管理する索引区画アドレス
を使って、削除対象となるＴＡＧメモリ１１のエントリ
ーを決定する。
決定した区画データの格納先記憶領域に対応付けられる
インデックスレジスタ１６の管理する索引区画アドレス
を使って、削除対象となるＴＡＧメモリ１１のエントリ
ーを決定する。
【００１８】そして、判断手段１２の判断処理に従っ
て、プロセッサ２の発行するｎ次元アドレスの指す区画
データがキャッシュメモリ１０に登録されていないこと
を判断すると、発生手段１９は、非登録を判断された区
画データの示す区画アドレスを起点にして、その区画デ
ータ内のデータを指すことになるｎ次元アドレスを順次
発生して主メモリ３に送出し、登録手段２０は、この送
出に応答して主メモリ３から転送されてくるその区画デ
ータを、決定手段１８の決定した削除対象区画データの
格納先記憶領域に格納していくとともに、転送されてく
るその区画データの区画アドレス情報／バリッド情報／
格納先記憶領域識別子を、決定手段１８の決定したＴＡ
Ｇメモリ１１の削除対象エントリーに格納していく。
て、プロセッサ２の発行するｎ次元アドレスの指す区画
データがキャッシュメモリ１０に登録されていないこと
を判断すると、発生手段１９は、非登録を判断された区
画データの示す区画アドレスを起点にして、その区画デ
ータ内のデータを指すことになるｎ次元アドレスを順次
発生して主メモリ３に送出し、登録手段２０は、この送
出に応答して主メモリ３から転送されてくるその区画デ
ータを、決定手段１８の決定した削除対象区画データの
格納先記憶領域に格納していくとともに、転送されてく
るその区画データの区画アドレス情報／バリッド情報／
格納先記憶領域識別子を、決定手段１８の決定したＴＡ
Ｇメモリ１１の削除対象エントリーに格納していく。
【００１９】このようにして、本発明では、ｎ次元（ｎ
≧２）に配列されるデータを処理するときにあって、続
いてアクセスしていくデータがｎ次元空間である広がり
を持って分布しているという特性を考慮して、データを
ｎ次元で区画する構成を採って、その区画データをキャ
ッシュメモリ１０に格納していくことで高速なデータ処
理を実現する構成を採るものである。
≧２）に配列されるデータを処理するときにあって、続
いてアクセスしていくデータがｎ次元空間である広がり
を持って分布しているという特性を考慮して、データを
ｎ次元で区画する構成を採って、その区画データをキャ
ッシュメモリ１０に格納していくことで高速なデータ処
理を実現する構成を採るものである。
【００２０】そして、画像データをライトしていく例か
らも分かるように、配列データを処理するときには、殆
どの場合直前にアクセスした区画データを続けてアクセ
スすることがないという特性を利用して、従来の汎用の
情報処理装置で用いられているＬＲＵ方式のような複雑
なスワップアルゴリズムを用いるのではなくて、配列デ
ータに適合した単純なスワップアルゴリズムを用いる構
成を採っているので、簡単な制御処理に従いつつ高速な
データ処理を実現できるのである。
らも分かるように、配列データを処理するときには、殆
どの場合直前にアクセスした区画データを続けてアクセ
スすることがないという特性を利用して、従来の汎用の
情報処理装置で用いられているＬＲＵ方式のような複雑
なスワップアルゴリズムを用いるのではなくて、配列デ
ータに適合した単純なスワップアルゴリズムを用いる構
成を採っているので、簡単な制御処理に従いつつ高速な
データ処理を実現できるのである。
【００２１】
【実施例】以下、２次元の画像データを扱う画像処理装
置に適用した実施例に従って本発明を詳細に説明する。
置に適用した実施例に従って本発明を詳細に説明する。
【００２２】図２に、本発明により構成される画像処理
装置の一実施例を図示する。図中、３０はプロセッサ、
３１は主メモリ、３２は２次元キャッシュメモリシステ
ムであって、画像データから切り出される区画データを
キャッシングするもの、３３はメモリコントローラであ
って、２次元キャッシュメモリシステム３２を制御する
もの、３４はバッファであって、２次元キャッシュメモ
リシステム３２からの制御信号に応答して、主メモリ３
１に与えるアドレス（プロセッサ３０からのものと、２
次元キャッシュメモリシステム３２からのものとがあ
る）を切り換えるもの、３５はバッファであって、２次
元キャッシュメモリシステム３２からの制御信号に応答
して、プロセッサ３０に与えるデータ（主メモリ３１か
らのものと、２次元キャッシュメモリシステム３２から
のものとがある）を切り換えるものである。
装置の一実施例を図示する。図中、３０はプロセッサ、
３１は主メモリ、３２は２次元キャッシュメモリシステ
ムであって、画像データから切り出される区画データを
キャッシングするもの、３３はメモリコントローラであ
って、２次元キャッシュメモリシステム３２を制御する
もの、３４はバッファであって、２次元キャッシュメモ
リシステム３２からの制御信号に応答して、主メモリ３
１に与えるアドレス（プロセッサ３０からのものと、２
次元キャッシュメモリシステム３２からのものとがあ
る）を切り換えるもの、３５はバッファであって、２次
元キャッシュメモリシステム３２からの制御信号に応答
して、プロセッサ３０に与えるデータ（主メモリ３１か
らのものと、２次元キャッシュメモリシステム３２から
のものとがある）を切り換えるものである。
【００２３】この図に示すように、本発明により構成さ
れる画像処理装置では、プロセッサ３０と主メモリ３１
との間に、画像データから切り出される区画データをキ
ャッシングする２次元キャッシュメモリシステム３２を
備えることを特徴とする。
れる画像処理装置では、プロセッサ３０と主メモリ３１
との間に、画像データから切り出される区画データをキ
ャッシングする２次元キャッシュメモリシステム３２を
備えることを特徴とする。
【００２４】例えば、画像データが２０４８×１０２４
画素からなる場合、１区画を８×８画素で設定すると、
図３に示すように、主メモリ３１には、「（０,0）」か
ら始まって「（127,255 ）」に終わる２５６×１２８個
の区画データが展開されることになるが、２次元キャッ
シュメモリシステム３２は、例えば、図４に示すよう
に、４つの記憶領域（＃０〜＃３）を備えて、これらの
各記憶領域に、その内の１つの区画データをキャッシン
グしていく構成を採るものである。
画素からなる場合、１区画を８×８画素で設定すると、
図３に示すように、主メモリ３１には、「（０,0）」か
ら始まって「（127,255 ）」に終わる２５６×１２８個
の区画データが展開されることになるが、２次元キャッ
シュメモリシステム３２は、例えば、図４に示すよう
に、４つの記憶領域（＃０〜＃３）を備えて、これらの
各記憶領域に、その内の１つの区画データをキャッシン
グしていく構成を採るものである。
【００２５】以下、説明の便宜上、画像データは、２０
４８×１０２４画素の大きさを持ち、１区画データは、
８×８画素で構成されることを想定する。従って、画像
データのＸアドレスは１１ビット、Ｙアドレスは１０ビ
ットとなる。
４８×１０２４画素の大きさを持ち、１区画データは、
８×８画素で構成されることを想定する。従って、画像
データのＸアドレスは１１ビット、Ｙアドレスは１０ビ
ットとなる。
【００２６】図５に、２次元キャッシュメモリシステム
３２の詳細構成を図示する。図中、４０はキャッシュメ
モリであって、例えば４個の記憶領域を備えて画像区画
データを一時的に格納するもの、４１はＸ・Ｙアドレス
レジスタであって、プロセッサ２の発行する画像データ
のＸ・Ｙアドレスをラッチするもの、４２はキャッシュ
コンパレータであって、プロセッサ２の要求する画像デ
ータの属する区画データがキャッシュメモリ４０に有効
登録されているか否かを検出するもの、４３は制御ブロ
ックであって、キャッシング制御処理を実行するもので
ある。なお、以下、Ｘ・Ｙアドレスレジスタ４１を構成
する１１ビット構成のＸアドレスレジスタを符号４１
ａ、Ｘ・Ｙアドレスレジスタ４１を構成する１０ビット
構成のＹアドレスレジスタを符号４１ｂで表すことがあ
る。
３２の詳細構成を図示する。図中、４０はキャッシュメ
モリであって、例えば４個の記憶領域を備えて画像区画
データを一時的に格納するもの、４１はＸ・Ｙアドレス
レジスタであって、プロセッサ２の発行する画像データ
のＸ・Ｙアドレスをラッチするもの、４２はキャッシュ
コンパレータであって、プロセッサ２の要求する画像デ
ータの属する区画データがキャッシュメモリ４０に有効
登録されているか否かを検出するもの、４３は制御ブロ
ックであって、キャッシング制御処理を実行するもので
ある。なお、以下、Ｘ・Ｙアドレスレジスタ４１を構成
する１１ビット構成のＸアドレスレジスタを符号４１
ａ、Ｘ・Ｙアドレスレジスタ４１を構成する１０ビット
構成のＹアドレスレジスタを符号４１ｂで表すことがあ
る。
【００２７】図６に、この制御ブロック４３の詳細構
成、図７に、このキャッシュコンパレータ４２の詳細構
成を図示する。この図６に示すように、制御ブロック４
３は、キャッシュメモリ４０の持つ４個の記憶領域対応
に備えられて、その記憶領域に格納される区画データに
対してのアクセス発生の有無の履歴を管理するリファレ
ンスフラグ５０と、キャッシュメモリ４０の持つ４個の
記憶領域対応に備えられて、その記憶領域に格納される
区画データが、直前にアクセスされた区画データである
のか否かを管理するカレントアクセスフラグ５１と、キ
ャッシュメモリ４０の持つ４個の記憶領域対応に備えら
れて、その記憶領域に格納される区画データの示す索引
区画アドレス（後述するＴＡＧメモリ６０の索引アドレ
スとなる）を管理するインデックスレジスタ５２と、４
ビット構成のリファレンスリフレッシュカウンタ５３
と、６ビット構成のスキャンカウンタ５４と、主メモリ
３１のアクセスのために用いられるアドレスをラッチす
る２１ビット構成の２Ｄプレーンアドレスレジスタ５５
と、全体の制御処理を司るシーケンサ５６とから構成さ
れる。
成、図７に、このキャッシュコンパレータ４２の詳細構
成を図示する。この図６に示すように、制御ブロック４
３は、キャッシュメモリ４０の持つ４個の記憶領域対応
に備えられて、その記憶領域に格納される区画データに
対してのアクセス発生の有無の履歴を管理するリファレ
ンスフラグ５０と、キャッシュメモリ４０の持つ４個の
記憶領域対応に備えられて、その記憶領域に格納される
区画データが、直前にアクセスされた区画データである
のか否かを管理するカレントアクセスフラグ５１と、キ
ャッシュメモリ４０の持つ４個の記憶領域対応に備えら
れて、その記憶領域に格納される区画データの示す索引
区画アドレス（後述するＴＡＧメモリ６０の索引アドレ
スとなる）を管理するインデックスレジスタ５２と、４
ビット構成のリファレンスリフレッシュカウンタ５３
と、６ビット構成のスキャンカウンタ５４と、主メモリ
３１のアクセスのために用いられるアドレスをラッチす
る２１ビット構成の２Ｄプレーンアドレスレジスタ５５
と、全体の制御処理を司るシーケンサ５６とから構成さ
れる。
【００２８】一方、この図７に示すように、キャッシュ
コンパレータ４２は、Ｘアドレスレジスタ４１ａに格納
されるＸアドレスの上位８ビットで索引されて、キャッ
シングされる区画データの示すＹアドレス上位７ビット
値と、キャッシングされる区画データの有効無効を表示
するバリッドビットと、キャッシングされる区画データ
の格納先記憶領域番号とを管理するＴＡＧメモリ６０
と、ＴＡＧメモリ６０から読み出されるＹアドレス上位
７ビット値と、Ｙアドレスレジスタ４１ｂに格納される
Ｙアドレスの上位７ビット値とが一致するのか否かを判
断して、両者が一致し、かつ、そのときのバリット情報
が有効を表示するときにヒット信号を出力するととも
に、それ以外のときにミスヒット信号を出力する一致検
出回路６１と、ＴＡＧメモリ６０から読み出される格納
先の記憶領域番号（別にセットされることもある）をラ
ッチするブロックアドレスレジスタ６２とから構成され
る。
コンパレータ４２は、Ｘアドレスレジスタ４１ａに格納
されるＸアドレスの上位８ビットで索引されて、キャッ
シングされる区画データの示すＹアドレス上位７ビット
値と、キャッシングされる区画データの有効無効を表示
するバリッドビットと、キャッシングされる区画データ
の格納先記憶領域番号とを管理するＴＡＧメモリ６０
と、ＴＡＧメモリ６０から読み出されるＹアドレス上位
７ビット値と、Ｙアドレスレジスタ４１ｂに格納される
Ｙアドレスの上位７ビット値とが一致するのか否かを判
断して、両者が一致し、かつ、そのときのバリット情報
が有効を表示するときにヒット信号を出力するととも
に、それ以外のときにミスヒット信号を出力する一致検
出回路６１と、ＴＡＧメモリ６０から読み出される格納
先の記憶領域番号（別にセットされることもある）をラ
ッチするブロックアドレスレジスタ６２とから構成され
る。
【００２９】すなわち、具体例で説明するならば、キャ
ッシュメモリ４０の「＃３」の格納領域に、Ｘアドレス
の上位８ビットが「Ｘ＝１０２」で、Ｙアドレスの上位
７ビットが「Ｙ＝３８」という区画アドレスを持つ有効
な区画データが格納されているときには、ＴＡＧメモリ
６０は、「Ｘ＝１０２」で索引されるＴＡＧフィールド
に「Ｙ＝３８」という値、バリットビットフィールドに
「バリットビット＝０」という値、ブロックアドレスフ
ィールドに「記憶領域番号＝３」という値を管理するの
である。なお、キャッシュメモリ４０に格納される区画
データ内のアクセス位置は、Ｘアドレスの下位３ビット
と、Ｙアドレスの下位３ビットとで指定されることにな
る。
ッシュメモリ４０の「＃３」の格納領域に、Ｘアドレス
の上位８ビットが「Ｘ＝１０２」で、Ｙアドレスの上位
７ビットが「Ｙ＝３８」という区画アドレスを持つ有効
な区画データが格納されているときには、ＴＡＧメモリ
６０は、「Ｘ＝１０２」で索引されるＴＡＧフィールド
に「Ｙ＝３８」という値、バリットビットフィールドに
「バリットビット＝０」という値、ブロックアドレスフ
ィールドに「記憶領域番号＝３」という値を管理するの
である。なお、キャッシュメモリ４０に格納される区画
データ内のアクセス位置は、Ｘアドレスの下位３ビット
と、Ｙアドレスの下位３ビットとで指定されることにな
る。
【００３０】ここで、画像データは２次元データである
ので、Ｘアドレスの上位８ビットが同一となるときであ
っても、Ｙアドレスの上位７ビットが異なる区画データ
が存在するのであるが、この実施例では、そのような区
画データの同時キャッシングを許していない。複数ウェ
イ構成を採用することで、このことは許されることにな
る。
ので、Ｘアドレスの上位８ビットが同一となるときであ
っても、Ｙアドレスの上位７ビットが異なる区画データ
が存在するのであるが、この実施例では、そのような区
画データの同時キャッシングを許していない。複数ウェ
イ構成を採用することで、このことは許されることにな
る。
【００３１】次に、図８ないし図１７に示す処理フロー
に従って、このように構成される２次元キャッシュメモ
リシステム３２の実行する処理について詳細に説明す
る。なお、この実施例では、説明の便宜上、２次元キャ
ッシュメモリシステム３２の実行する処理をソフトウェ
ア構成で説明するようにしたが、当然の如く、ハードウ
ェア構成で実現することも可能である。
に従って、このように構成される２次元キャッシュメモ
リシステム３２の実行する処理について詳細に説明す
る。なお、この実施例では、説明の便宜上、２次元キャ
ッシュメモリシステム３２の実行する処理をソフトウェ
ア構成で説明するようにしたが、当然の如く、ハードウ
ェア構成で実現することも可能である。
【００３２】２次元キャッシュメモリシステム３２は、
プロセッサ３０からアクセス要求があると、図８のメイ
ン処理フローのステップ１に示すように、先ず最初に、
リファレンスビットリフレッシュ処理を実行する。
プロセッサ３０からアクセス要求があると、図８のメイ
ン処理フローのステップ１に示すように、先ず最初に、
リファレンスビットリフレッシュ処理を実行する。
【００３３】このリファレンスビットリフレッシュ処理
では、図９の処理フローに詳細を示すように、先ず最初
に、４ビットで構成されるリファレンスリフレッシュカ
ウンタ５３の計数値が最大値に到達したのか否かを判断
して、到達していないことを判断するときには、リファ
レンスリフレッシュカウンタ５３の計数値を１つインク
リメントして処理を終了し、一方、到達したことを判断
するときには、リファレンスリフレッシュカウンタ５３
の計数値をクリアするとともに、リファレンスフラグ５
０の全フラグ値をクリアして処理を終了する。
では、図９の処理フローに詳細を示すように、先ず最初
に、４ビットで構成されるリファレンスリフレッシュカ
ウンタ５３の計数値が最大値に到達したのか否かを判断
して、到達していないことを判断するときには、リファ
レンスリフレッシュカウンタ５３の計数値を１つインク
リメントして処理を終了し、一方、到達したことを判断
するときには、リファレンスリフレッシュカウンタ５３
の計数値をクリアするとともに、リファレンスフラグ５
０の全フラグ値をクリアして処理を終了する。
【００３４】すなわち、このリファレンスビットリフレ
ッシュ処理では、規定の回数分のアクセス要求が発行さ
れる度毎に、リファレンスフラグ５０のフラグ値をリセ
ットしていくという処理を実行するのである。
ッシュ処理では、規定の回数分のアクセス要求が発行さ
れる度毎に、リファレンスフラグ５０のフラグ値をリセ
ットしていくという処理を実行するのである。
【００３５】次に、図８のメイン処理フローのステップ
２に示すように、プロセッサ３０の発行したアクセス要
求のアクセスモードを判断する。プロセッサ３０の発行
するアクセス要求には、キャッシュメモリ４０をバイパ
スして主メモリ３１に直接アクセスしていくバイパスモ
ードと、キャッシュメモリ４０にアクセスしてくるノー
マルモードという２種類のアクセスモードが存在するの
で、このステップ２では、プロセッサ３０の発行するア
クセス要求がバイパスモードであるのか、ノーマルモー
ドであるのかを判断するのである。
２に示すように、プロセッサ３０の発行したアクセス要
求のアクセスモードを判断する。プロセッサ３０の発行
するアクセス要求には、キャッシュメモリ４０をバイパ
スして主メモリ３１に直接アクセスしていくバイパスモ
ードと、キャッシュメモリ４０にアクセスしてくるノー
マルモードという２種類のアクセスモードが存在するの
で、このステップ２では、プロセッサ３０の発行するア
クセス要求がバイパスモードであるのか、ノーマルモー
ドであるのかを判断するのである。
【００３６】この判断でバイパスモードであることを判
断するときは、続いて、図８のメイン処理フローのステ
ップ３で示すように、プロセッサ３０の発行したアクセ
ス要求がリード処理なのか、ライト処理なのかを判断す
る。
断するときは、続いて、図８のメイン処理フローのステ
ップ３で示すように、プロセッサ３０の発行したアクセ
ス要求がリード処理なのか、ライト処理なのかを判断す
る。
【００３７】この判断でリード要求であることを判断す
るときは、バイパスモードに従って主メモリ３１のデー
タがリードされても、データの整合性が保たれることに
対応して、続いて、図８のメイン処理フローのステップ
４で示すように、主メモリ３１に対してメモリリード要
求を発行して処理を終了する。
るときは、バイパスモードに従って主メモリ３１のデー
タがリードされても、データの整合性が保たれることに
対応して、続いて、図８のメイン処理フローのステップ
４で示すように、主メモリ３１に対してメモリリード要
求を発行して処理を終了する。
【００３８】一方、この判断でライト要求であることを
判断するときには、バイパスモードに従って主メモリ３
１のデータがライトされることで、データの整合性が保
たれなくなるで、ライト要求データの属する区画データ
がキャッシュメモリ４０に格納されているか否かを調べ
るべく、続いて、図８のメイン処理フローのステップ５
で示すように、キャッシュヒット判定処理を実行する。
判断するときには、バイパスモードに従って主メモリ３
１のデータがライトされることで、データの整合性が保
たれなくなるで、ライト要求データの属する区画データ
がキャッシュメモリ４０に格納されているか否かを調べ
るべく、続いて、図８のメイン処理フローのステップ５
で示すように、キャッシュヒット判定処理を実行する。
【００３９】このキャッシュヒット判定処理では、図１
０の処理フローに詳細を示すように、キャッシュコンパ
レータ４２を起動することで実行するものであって、Ｘ
アドレスレジスタ４１ａに格納されるＸアドレスの上位
８ビットでＴＡＧメモリ６０を検索することで、ＴＡＧ
メモリ６０からＹアドレス上位７ビット値とバリッドビ
ットとを読み出して、この読み出したＹアドレス上位７
ビット値と、Ｙアドレスレジスタ４１ｂに格納されるＹ
アドレスの上位７ビット値とが一致し、かつ、バリッド
ビットが有効を表示する“０”を示しているか否かを検
出することで実行され、この検出処理に従って、キャッ
シュメモリ４０にヒットすることを判断するときには、
図示するのを省略したヒットフラグに“１”をセットし
て処理を終了し、一方、ミスヒットすることを判断する
ときには、このヒットフラグに“０”をセットして処理
を終了する。
０の処理フローに詳細を示すように、キャッシュコンパ
レータ４２を起動することで実行するものであって、Ｘ
アドレスレジスタ４１ａに格納されるＸアドレスの上位
８ビットでＴＡＧメモリ６０を検索することで、ＴＡＧ
メモリ６０からＹアドレス上位７ビット値とバリッドビ
ットとを読み出して、この読み出したＹアドレス上位７
ビット値と、Ｙアドレスレジスタ４１ｂに格納されるＹ
アドレスの上位７ビット値とが一致し、かつ、バリッド
ビットが有効を表示する“０”を示しているか否かを検
出することで実行され、この検出処理に従って、キャッ
シュメモリ４０にヒットすることを判断するときには、
図示するのを省略したヒットフラグに“１”をセットし
て処理を終了し、一方、ミスヒットすることを判断する
ときには、このヒットフラグに“０”をセットして処理
を終了する。
【００４０】すなわち、このキャッシュヒット判定処理
では、キャッシュコンパレータ４２を起動することで、
プロセッサ３０の発行したライト要求アドレスの指す区
画データが有効なものとしてキャッシュメモリ４０に格
納されているか否かをチェックして、有効なものとして
格納されているときにはヒットフラグに“１”をセット
し、そうでないときにはヒットフラグに“０”をセット
していくという処理を実行するのである。
では、キャッシュコンパレータ４２を起動することで、
プロセッサ３０の発行したライト要求アドレスの指す区
画データが有効なものとしてキャッシュメモリ４０に格
納されているか否かをチェックして、有効なものとして
格納されているときにはヒットフラグに“１”をセット
し、そうでないときにはヒットフラグに“０”をセット
していくという処理を実行するのである。
【００４１】続いて、図８のメイン処理フローのステッ
プ６に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
プ６に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
【００４２】この判断でヒットフラグ値が“０”である
ことを判断するときには、ライト対象のデータがキャッ
シュメモリ４０に格納されていないことから、バイパス
モードに従って主メモリ３１のデータがライトされても
影響を受けないことに対応して、図８のメイン処理フロ
ーのステップ７で示すように、直ちに主メモリ３１に対
してメモリライト要求を発行して処理を終了する。
ことを判断するときには、ライト対象のデータがキャッ
シュメモリ４０に格納されていないことから、バイパス
モードに従って主メモリ３１のデータがライトされても
影響を受けないことに対応して、図８のメイン処理フロ
ーのステップ７で示すように、直ちに主メモリ３１に対
してメモリライト要求を発行して処理を終了する。
【００４３】一方、この判断でヒットフラグ値が“１”
であることを判断するときには、データの整合性を保つ
べく、図８のメイン処理フローのステップ８で示すよう
に、キャッシュ無効化処理を実行してから、主メモリ３
１に対してメモリライト要求を発行して処理を終了す
る。
であることを判断するときには、データの整合性を保つ
べく、図８のメイン処理フローのステップ８で示すよう
に、キャッシュ無効化処理を実行してから、主メモリ３
１に対してメモリライト要求を発行して処理を終了す
る。
【００４４】このキャッシュ無効化処理では、図１１の
処理フローに詳細を示すように、先ず最初に、Ｘアドレ
スレジスタ４１ａに格納されるＸアドレスの上位８ビッ
トの指すＴＡＧメモリ６０のブロックアドレスフィール
ドを検索して、そのフィールドに格納される記憶領域番
号を読み出してブロックアドレスレジスタ６２にセット
する。次に、図１６（ａ）の処理フローに従い、ブロッ
クアドレスレジスタ６２にセットされる記憶領域番号に
対応付けられるリファレンスフラグ５０を特定して、そ
のフラグ値をアクセス発生無表示の“０”にセットす
る。続いて、図１７（ａ）の処理フローに従い、ブロッ
クアドレスレジスタ６２にセットされる記憶領域番号に
対応付けられるインデックスレジスタ５２を特定して、
その管理する索引区画アドレスの指すＴＡＧメモリ６０
のエントリーのバリットビットを無効表示の“１”にセ
ットする。続いて、図１６（ｃ）の処理フローに従い、
カレントアクセスフラグ５１のフラグ値を一度全て
“０”にセットしてから、ブロックアドレスレジスタ６
２にセットされる記憶領域番号に対応付けられるカレン
トアクセスフラグ５１を特定して、そのフラグ値を直前
アクセス表示の“１”にセットして処理を終了する。
処理フローに詳細を示すように、先ず最初に、Ｘアドレ
スレジスタ４１ａに格納されるＸアドレスの上位８ビッ
トの指すＴＡＧメモリ６０のブロックアドレスフィール
ドを検索して、そのフィールドに格納される記憶領域番
号を読み出してブロックアドレスレジスタ６２にセット
する。次に、図１６（ａ）の処理フローに従い、ブロッ
クアドレスレジスタ６２にセットされる記憶領域番号に
対応付けられるリファレンスフラグ５０を特定して、そ
のフラグ値をアクセス発生無表示の“０”にセットす
る。続いて、図１７（ａ）の処理フローに従い、ブロッ
クアドレスレジスタ６２にセットされる記憶領域番号に
対応付けられるインデックスレジスタ５２を特定して、
その管理する索引区画アドレスの指すＴＡＧメモリ６０
のエントリーのバリットビットを無効表示の“１”にセ
ットする。続いて、図１６（ｃ）の処理フローに従い、
カレントアクセスフラグ５１のフラグ値を一度全て
“０”にセットしてから、ブロックアドレスレジスタ６
２にセットされる記憶領域番号に対応付けられるカレン
トアクセスフラグ５１を特定して、そのフラグ値を直前
アクセス表示の“１”にセットして処理を終了する。
【００４５】すなわち、このキャッシュ無効化処理で
は、バイパスモードに従って主メモリ３１にライトされ
るデータの属する区画データに関しての登録情報を無効
化していくとともに、カレントアクセスフラグ５１のフ
ラグ値を更新していくという処理を実行するのである。
は、バイパスモードに従って主メモリ３１にライトされ
るデータの属する区画データに関しての登録情報を無効
化していくとともに、カレントアクセスフラグ５１のフ
ラグ値を更新していくという処理を実行するのである。
【００４６】一方、図８のメイン処理フローのステップ
２で、プロセッサ３０の発行したアクセス要求がノーマ
ルモードであることを判断するときには、図８のメイン
処理フローのステップ９で示すように、プロセッサ３０
の発行したアクセス要求がリード処理なのか、ライト処
理なのかを判断する。
２で、プロセッサ３０の発行したアクセス要求がノーマ
ルモードであることを判断するときには、図８のメイン
処理フローのステップ９で示すように、プロセッサ３０
の発行したアクセス要求がリード処理なのか、ライト処
理なのかを判断する。
【００４７】この判断でライト要求であることを判断す
るときは、続いて、図８のメイン処理フローのステップ
１０で示すように、ライト要求データの属する区画デー
タがキャッシュメモリ４０に格納されているか否かを調
べるべく、キャッシュヒット判定処理を実行する。
るときは、続いて、図８のメイン処理フローのステップ
１０で示すように、ライト要求データの属する区画デー
タがキャッシュメモリ４０に格納されているか否かを調
べるべく、キャッシュヒット判定処理を実行する。
【００４８】このとき実行するキャッシュヒット判定処
理は、図８のメイン処理フローのステップ５で実行した
ものと同じ処理であって、キャッシュコンパレータ４２
を起動することで、プロセッサ３０の発行したライト要
求アドレスの指す区画データが有効なものとしてキャッ
シュメモリ４０に格納されているか否かをチェックし
て、有効なものとして格納されているときにはヒットフ
ラグに“１”をセットし、そうでないときにはヒットフ
ラグに“０”をセットしていくという処理を実行するの
である。
理は、図８のメイン処理フローのステップ５で実行した
ものと同じ処理であって、キャッシュコンパレータ４２
を起動することで、プロセッサ３０の発行したライト要
求アドレスの指す区画データが有効なものとしてキャッ
シュメモリ４０に格納されているか否かをチェックし
て、有効なものとして格納されているときにはヒットフ
ラグに“１”をセットし、そうでないときにはヒットフ
ラグに“０”をセットしていくという処理を実行するの
である。
【００４９】続いて、図８のメイン処理フローのステッ
プ１１に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
プ１１に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
【００５０】この判断でヒットフラグ値が“０”である
ことを判断するときには、ライト対象のデータがキャッ
シュメモリ４０に格納されていないことから、図８のメ
イン処理フローのステップ１２で示すように、直ちに主
メモリ３１に対してメモリライト要求を発行して処理を
終了する。
ことを判断するときには、ライト対象のデータがキャッ
シュメモリ４０に格納されていないことから、図８のメ
イン処理フローのステップ１２で示すように、直ちに主
メモリ３１に対してメモリライト要求を発行して処理を
終了する。
【００５１】一方、この判断でヒットフラグ値が“１”
であることを判断するときには、ライト対象のデータが
キャッシュメモリ４０に格納されていることから、図８
のメイン処理フローのステップ１３で示すように、ライ
ト処理のキャッシュアクセス処理を実行することでキャ
ッシュメモリ４０に格納されるライト対象データを書き
換えて、その後でデータの整合性を保つべく、主メモリ
３１に対してメモリライト要求を発行して処理を終了す
る。
であることを判断するときには、ライト対象のデータが
キャッシュメモリ４０に格納されていることから、図８
のメイン処理フローのステップ１３で示すように、ライ
ト処理のキャッシュアクセス処理を実行することでキャ
ッシュメモリ４０に格納されるライト対象データを書き
換えて、その後でデータの整合性を保つべく、主メモリ
３１に対してメモリライト要求を発行して処理を終了す
る。
【００５２】このライト処理のキャッシュアクセス処理
では、図１２（ｂ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納されるＸ
アドレスの上位８ビットの指すＴＡＧメモリ６０のブロ
ックアドレスフィールドを検索して、そのフィールドに
格納される記憶領域番号を読み出してブロックアドレス
レジスタ６２にセットする。次に、Ｘアドレスレジスタ
４１ａに格納されるＸアドレスの下位３ビットと、Ｙア
ドレスレジスタ４１ｂに格納されるＹアドレスの下位３
ビットとで指定される区画データ内アドレスを特定し
て、その区画データ内アドレスに従って、ブロックアド
レスレジスタ６２の格納値の指す記憶領域に格納される
区画データの中にあるライト先位置を特定して、図示し
ない読出レジスタ（Ｄレジスタ）に格納されるプロセッ
サ３０から転送されてきたライトデータをその格納先に
格納する。続いて、図１６（ｃ）の処理フローに従い、
カレントアクセスフラグ５１のフラグ値を一度全て
“０”にセットしてから、ブロックアドレスレジスタ６
２にセットされる記憶領域番号に対応付けられるカレン
トアクセスフラグ５１を特定して、そのフラグ値を直前
アクセス表示の“１”にセットする。続いて、図１６
（ｂ）の処理フローに従い、ブロックアドレスレジスタ
６２にセットされる記憶領域番号に対応付けられるリフ
ァレンスフラグ５０のフラグ値を“１”にセット（セッ
トしてあるときにはそのまま）して処理を終了する。
では、図１２（ｂ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納されるＸ
アドレスの上位８ビットの指すＴＡＧメモリ６０のブロ
ックアドレスフィールドを検索して、そのフィールドに
格納される記憶領域番号を読み出してブロックアドレス
レジスタ６２にセットする。次に、Ｘアドレスレジスタ
４１ａに格納されるＸアドレスの下位３ビットと、Ｙア
ドレスレジスタ４１ｂに格納されるＹアドレスの下位３
ビットとで指定される区画データ内アドレスを特定し
て、その区画データ内アドレスに従って、ブロックアド
レスレジスタ６２の格納値の指す記憶領域に格納される
区画データの中にあるライト先位置を特定して、図示し
ない読出レジスタ（Ｄレジスタ）に格納されるプロセッ
サ３０から転送されてきたライトデータをその格納先に
格納する。続いて、図１６（ｃ）の処理フローに従い、
カレントアクセスフラグ５１のフラグ値を一度全て
“０”にセットしてから、ブロックアドレスレジスタ６
２にセットされる記憶領域番号に対応付けられるカレン
トアクセスフラグ５１を特定して、そのフラグ値を直前
アクセス表示の“１”にセットする。続いて、図１６
（ｂ）の処理フローに従い、ブロックアドレスレジスタ
６２にセットされる記憶領域番号に対応付けられるリフ
ァレンスフラグ５０のフラグ値を“１”にセット（セッ
トしてあるときにはそのまま）して処理を終了する。
【００５３】すなわち、このライト処理のキャッシュア
クセス処理では、キャッシュメモリ４０に格納されるデ
ータをプロセッサ３０の要求するものに書き換えていく
とともに、カレントアクセスフラグ５１／リファレンス
フラグ５０のフラグ値を更新していくという処理を実行
するのである。
クセス処理では、キャッシュメモリ４０に格納されるデ
ータをプロセッサ３０の要求するものに書き換えていく
とともに、カレントアクセスフラグ５１／リファレンス
フラグ５０のフラグ値を更新していくという処理を実行
するのである。
【００５４】一方、図８のメイン処理フローのステップ
９で、プロセッサ３０の発行したアクセス要求がリード
要求であることを判断するときは、続いて、図８のメイ
ン処理フローのステップ１４で示すように、リード要求
データの属する区画データがキャッシュメモリ４０に格
納されているか否かを調べるべく、キャッシュヒット判
定処理を実行する。
９で、プロセッサ３０の発行したアクセス要求がリード
要求であることを判断するときは、続いて、図８のメイ
ン処理フローのステップ１４で示すように、リード要求
データの属する区画データがキャッシュメモリ４０に格
納されているか否かを調べるべく、キャッシュヒット判
定処理を実行する。
【００５５】このとき実行するキャッシュヒット判定処
理は、図８のメイン処理フローのステップ５で実行した
ものと同じ処理であって、キャッシュコンパレータ４２
を起動することで、プロセッサ３０の発行したリード要
求アドレスの指す区画データが有効なものとしてキャッ
シュメモリ４０に格納されているか否かをチェックし
て、有効なものとして格納されているときにはヒットフ
ラグに“１”をセットし、そうでないときにはヒットフ
ラグに“０”をセットしていくという処理を実行するの
である。
理は、図８のメイン処理フローのステップ５で実行した
ものと同じ処理であって、キャッシュコンパレータ４２
を起動することで、プロセッサ３０の発行したリード要
求アドレスの指す区画データが有効なものとしてキャッ
シュメモリ４０に格納されているか否かをチェックし
て、有効なものとして格納されているときにはヒットフ
ラグに“１”をセットし、そうでないときにはヒットフ
ラグに“０”をセットしていくという処理を実行するの
である。
【００５６】続いて、図８のメイン処理フローのステッ
プ１５に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
プ１５に示すように、ヒットフラグのフラグ値を参照し
て、そのフラグ値が“１”であるのか、“０”であるの
かを判断する。
【００５７】この判断でヒットフラグ値が“１”である
ことを判断するときには、リード対象のデータがキャッ
シュメモリ４０に格納されていることから、図８のメイ
ン処理フローのステップ１６で示すように、リード処理
のキャッシュアクセス処理を実行することでキャッシュ
メモリ４０に格納されるリード対象データを読み取っ
て、プロセッサ３０に転送して処理を終了する。
ことを判断するときには、リード対象のデータがキャッ
シュメモリ４０に格納されていることから、図８のメイ
ン処理フローのステップ１６で示すように、リード処理
のキャッシュアクセス処理を実行することでキャッシュ
メモリ４０に格納されるリード対象データを読み取っ
て、プロセッサ３０に転送して処理を終了する。
【００５８】このリード処理のキャッシュアクセス処理
では、図１２（ａ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納されるＸ
アドレスの上位８ビットの指すＴＡＧメモリ６０のブロ
ックアドレスフィールドを検索して、そのフィールドに
格納される記憶領域番号を読み出してブロックアドレス
レジスタ６２にセットする。次に、Ｘアドレスレジスタ
４１ａに格納されるＸアドレスの下位３ビットと、Ｙア
ドレスレジスタ４１ｂに格納されるＹアドレスの下位３
ビットとで指定される区画データ内アドレスを特定し
て、その区画データ内アドレスに従って、ブロックアド
レスレジスタ６２の格納値の指す記憶領域に格納される
区画データの中からリード対象データを読み出して、図
示しない読出レジスタ（Ｄレジスタ）にセットする。続
いて、図１６（ｃ）の処理フローに従い、カレントアク
セスフラグ５１のフラグ値を一度全て“０”にセットし
てから、ブロックアドレスレジスタ６２にセットされる
記憶領域番号に対応付けられるカレントアクセスフラグ
５１を特定して、そのフラグ値を直前アクセス表示の
“１”にセットする。続いて、図１６（ｂ）の処理フロ
ーに従い、ブロックアドレスレジスタ６２にセットされ
る記憶領域番号に対応付けられるリファレンスフラグ５
０のフラグ値を“１”にセット（セットしてあるときに
はそのまま）して処理を終了する。
では、図１２（ａ）の処理フローに詳細を示すように、
先ず最初に、Ｘアドレスレジスタ４１ａに格納されるＸ
アドレスの上位８ビットの指すＴＡＧメモリ６０のブロ
ックアドレスフィールドを検索して、そのフィールドに
格納される記憶領域番号を読み出してブロックアドレス
レジスタ６２にセットする。次に、Ｘアドレスレジスタ
４１ａに格納されるＸアドレスの下位３ビットと、Ｙア
ドレスレジスタ４１ｂに格納されるＹアドレスの下位３
ビットとで指定される区画データ内アドレスを特定し
て、その区画データ内アドレスに従って、ブロックアド
レスレジスタ６２の格納値の指す記憶領域に格納される
区画データの中からリード対象データを読み出して、図
示しない読出レジスタ（Ｄレジスタ）にセットする。続
いて、図１６（ｃ）の処理フローに従い、カレントアク
セスフラグ５１のフラグ値を一度全て“０”にセットし
てから、ブロックアドレスレジスタ６２にセットされる
記憶領域番号に対応付けられるカレントアクセスフラグ
５１を特定して、そのフラグ値を直前アクセス表示の
“１”にセットする。続いて、図１６（ｂ）の処理フロ
ーに従い、ブロックアドレスレジスタ６２にセットされ
る記憶領域番号に対応付けられるリファレンスフラグ５
０のフラグ値を“１”にセット（セットしてあるときに
はそのまま）して処理を終了する。
【００５９】すなわち、このリード処理のキャッシュア
クセス処理では、キャッシュメモリ４０に格納されるリ
ード対象データを読み出してプロセッサ３０に転送して
いくとともに、カレントアクセスフラグ５１／リファレ
ンスフラグ５０のフラグ値を更新していくという処理を
実行するのである。
クセス処理では、キャッシュメモリ４０に格納されるリ
ード対象データを読み出してプロセッサ３０に転送して
いくとともに、カレントアクセスフラグ５１／リファレ
ンスフラグ５０のフラグ値を更新していくという処理を
実行するのである。
【００６０】一方、図８のメイン処理フローのステップ
１５で、ヒットフラグ値が“０”であることを判断する
ときには、リード対象データがキャッシュメモリ４０に
格納されていないことから、リード対象データの属する
区画データをキャッシュメモリ４０に格納すべく、図８
のメイン処理フローのステップ１７で示すように、ブロ
ックリード処理を実行する。
１５で、ヒットフラグ値が“０”であることを判断する
ときには、リード対象データがキャッシュメモリ４０に
格納されていないことから、リード対象データの属する
区画データをキャッシュメモリ４０に格納すべく、図８
のメイン処理フローのステップ１７で示すように、ブロ
ックリード処理を実行する。
【００６１】次に、図１３ないし図１５に従って、この
ブロックリード処理の詳細について説明する。ここで、
図１３に示す処理フローの左側部分と右側部分は、並列
的に実行されることになる。
ブロックリード処理の詳細について説明する。ここで、
図１３に示す処理フローの左側部分と右側部分は、並列
的に実行されることになる。
【００６２】ブロックリード処理では、図１３の処理フ
ローに示すように、先ず最初に、ステップ１で、スワッ
プアウトする区画データを決定する。この決定処理は、
図１４の処理フローに従い、先ず最初に、フラグ値が
“０”を示すリファレンスフラグ５０があるか否かを判
断して、有ることを判断するときには、そのリファレン
スフラグ５０に対応付けられるキャッシュメモリ４０の
記憶領域番号をブロックアドレスレジスタ６２にセット
し、無いことを判断するときには、フラグ値が“１”を
示すカレントアクセスフラグ５１に対応付けられるキャ
ッシュメモリ４０の記憶領域番号をブロックアドレスレ
ジスタ６２にセットすることで実行する。
ローに示すように、先ず最初に、ステップ１で、スワッ
プアウトする区画データを決定する。この決定処理は、
図１４の処理フローに従い、先ず最初に、フラグ値が
“０”を示すリファレンスフラグ５０があるか否かを判
断して、有ることを判断するときには、そのリファレン
スフラグ５０に対応付けられるキャッシュメモリ４０の
記憶領域番号をブロックアドレスレジスタ６２にセット
し、無いことを判断するときには、フラグ値が“１”を
示すカレントアクセスフラグ５１に対応付けられるキャ
ッシュメモリ４０の記憶領域番号をブロックアドレスレ
ジスタ６２にセットすることで実行する。
【００６３】後述するように、このブロックアドレスレ
ジスタ６２の格納値の指す記憶領域に格納される区画デ
ータがスワップアウトの対象となるので、この決定処理
では、前回実行されたリファレンスフラグ５０のクリア
処理から今回のアクセスまでの間に、アクセスされたこ
とのない記憶領域が存在する場合には、その記憶領域に
格納される区画データをスワップアウト対象として決定
し、存在する場合には、直前にアクセスされた区画デー
タをスワップアウト対象として決定していくことにな
る。
ジスタ６２の格納値の指す記憶領域に格納される区画デ
ータがスワップアウトの対象となるので、この決定処理
では、前回実行されたリファレンスフラグ５０のクリア
処理から今回のアクセスまでの間に、アクセスされたこ
とのない記憶領域が存在する場合には、その記憶領域に
格納される区画データをスワップアウト対象として決定
し、存在する場合には、直前にアクセスされた区画デー
タをスワップアウト対象として決定していくことにな
る。
【００６４】次に、ステップ２で、スワップアウト対象
として決定した区画データに関してのＴＡＧメモリ６０
の登録データを無効化する。この無効化処理は、図１７
（ａ）の処理フローに従い、ブロックアドレスレジスタ
６２にセットされる記憶領域番号に対応付けられるイン
デックスレジスタ５２を特定して、その管理する索引区
画アドレスの指すＴＡＧメモリ６０のエントリーのバリ
ットビットを無効表示の“１”にセットすることで実行
する。すなわち、スワップアウト対象として決定した区
画データについてのＴＡＧメモリ６０のバリットビット
を無効化するのである。
として決定した区画データに関してのＴＡＧメモリ６０
の登録データを無効化する。この無効化処理は、図１７
（ａ）の処理フローに従い、ブロックアドレスレジスタ
６２にセットされる記憶領域番号に対応付けられるイン
デックスレジスタ５２を特定して、その管理する索引区
画アドレスの指すＴＡＧメモリ６０のエントリーのバリ
ットビットを無効表示の“１”にセットすることで実行
する。すなわち、スワップアウト対象として決定した区
画データについてのＴＡＧメモリ６０のバリットビット
を無効化するのである。
【００６５】続いて、ステップ３で、リード対象データ
の属する区画データの格納先となる記憶領域番号（ブロ
ックアドレス）をＴＡＧメモリ６０に登録する。この登
録処理は、図１７（ｃ）の処理フローに従い、Ｘアドレ
スレジスタ４１ａに格納されるＸアドレスの上位８ビッ
トの指すＴＡＧメモリ６０のブロックアドレスフィール
ドに、ブロックアドレスレジスタ６２の持つ記憶領域番
号をセットすることで実行する。すなわち、新たに格納
される区画データについてのＴＡＧメモリ６０のブロッ
クアドレスフィールドに、格納先の記憶領域番号を登録
するのである。
の属する区画データの格納先となる記憶領域番号（ブロ
ックアドレス）をＴＡＧメモリ６０に登録する。この登
録処理は、図１７（ｃ）の処理フローに従い、Ｘアドレ
スレジスタ４１ａに格納されるＸアドレスの上位８ビッ
トの指すＴＡＧメモリ６０のブロックアドレスフィール
ドに、ブロックアドレスレジスタ６２の持つ記憶領域番
号をセットすることで実行する。すなわち、新たに格納
される区画データについてのＴＡＧメモリ６０のブロッ
クアドレスフィールドに、格納先の記憶領域番号を登録
するのである。
【００６６】続いて、ステップ４で、リード対象データ
の属する区画データの示すＹアドレス上位７ビット値を
ＴＡＧメモリ６０に登録する。この登録処理は、図１７
（ｄ）処理フローに従い、Ｘアドレスレジスタ４１ａに
格納されるＸアドレスの上位８ビットの指すＴＡＧメモ
リ６０のＴＡＧフィールドに、Ｙアドレスレジスタ４１
ｂに格納されるＹアドレスの上位７ビット値をセットす
ることで実行する。すなわち、新たに格納される区画デ
ータについてのＴＡＧメモリ６０のＴＡＧフィールド
に、その区画データの示すＹアドレス上位７ビット値を
登録するのである。
の属する区画データの示すＹアドレス上位７ビット値を
ＴＡＧメモリ６０に登録する。この登録処理は、図１７
（ｄ）処理フローに従い、Ｘアドレスレジスタ４１ａに
格納されるＸアドレスの上位８ビットの指すＴＡＧメモ
リ６０のＴＡＧフィールドに、Ｙアドレスレジスタ４１
ｂに格納されるＹアドレスの上位７ビット値をセットす
ることで実行する。すなわち、新たに格納される区画デ
ータについてのＴＡＧメモリ６０のＴＡＧフィールド
に、その区画データの示すＹアドレス上位７ビット値を
登録するのである。
【００６７】続いて、ステップ５で、インデックスレジ
スタ５２のレジスタ値を更新する。この更新処理は、図
１６（ｄ）の処理フローに従い、ブロックアドレスレジ
スタ６２にセットされる記憶領域番号に対応付けられる
インデックスレジスタ５２に、Ｘアドレスレジスタ４１
ａに格納されるＸアドレスの上位８ビット値をセットす
ることで実行する。すなわち、新たに有効となるＴＡＧ
メモリ６０のエントリーを指すことになるようにと更新
するのである。
スタ５２のレジスタ値を更新する。この更新処理は、図
１６（ｄ）の処理フローに従い、ブロックアドレスレジ
スタ６２にセットされる記憶領域番号に対応付けられる
インデックスレジスタ５２に、Ｘアドレスレジスタ４１
ａに格納されるＸアドレスの上位８ビット値をセットす
ることで実行する。すなわち、新たに有効となるＴＡＧ
メモリ６０のエントリーを指すことになるようにと更新
するのである。
【００６８】続いて、ステップ６で、カレントアクセス
フラグ５１のフラグ値を更新する。この更新処理は、図
１６（ｃ）の処理フローに従い、カレントアクセスフラ
グ５１のフラグ値を一度全て“０”にセットしてから、
ブロックアドレスレジスタ６２にセットされる記憶領域
番号に対応付けられるカレントアクセスフラグ５１を特
定して、そのフラグ値を直前アクセス表示の“１”にセ
ットすることで実行する。
フラグ５１のフラグ値を更新する。この更新処理は、図
１６（ｃ）の処理フローに従い、カレントアクセスフラ
グ５１のフラグ値を一度全て“０”にセットしてから、
ブロックアドレスレジスタ６２にセットされる記憶領域
番号に対応付けられるカレントアクセスフラグ５１を特
定して、そのフラグ値を直前アクセス表示の“１”にセ
ットすることで実行する。
【００６９】一方、このステップ１ないしステップ６の
処理と平行して、ステップ７で、リード対象データの属
する区画データをキャッシュメモリ４０に格納すべく、
バーストリード処理を実行する。このバーストリード処
理では、図１５の処理フローに詳細を示すように、先ず
最初に、６ビット構成のスキャンカウンタ５４の計数値
をクリアする。次に、スキャンカウンタ５４の計数値
と、Ｘアドレスレジスタ４１ａに格納されるＸアドレス
の上位８ビット値と、Ｙアドレスレジスタ４１ｂに格納
されるＹアドレスの上位７ビット値とを、図１８に示す
形態に従って２Ｄプレーンアドレスレジスタ５５にセッ
トする。続いて、２Ｄプレーンアドレスレジスタ５５の
格納するアドレスを指定して、メモリコントローラ３３
に対して８ワードのバーストリード要求を発行する。続
いて、このバーストリード要求に応答して転送されてく
る８ワードのデータを受け取って、ブロックアドレスレ
ジスタ６２の格納値の指すキャッシュメモリ６０上の記
憶領域に書き込む。続いて、スキャンカウンタ５４の計
数値を８個インクリメントすることで２Ｄプレーンアド
レスレジスタ５５の格納値を更新して、スキャンカウン
タ５４がキャリーオーバするときには処理を終了し、キ
ャリーオーバしないときには、再び、２Ｄプレーンアド
レスレジスタ５５の格納するアドレスを指定して、メモ
リコントローラ３３に対して８ワードのバーストリード
要求を発行していくことを繰り返していく。
処理と平行して、ステップ７で、リード対象データの属
する区画データをキャッシュメモリ４０に格納すべく、
バーストリード処理を実行する。このバーストリード処
理では、図１５の処理フローに詳細を示すように、先ず
最初に、６ビット構成のスキャンカウンタ５４の計数値
をクリアする。次に、スキャンカウンタ５４の計数値
と、Ｘアドレスレジスタ４１ａに格納されるＸアドレス
の上位８ビット値と、Ｙアドレスレジスタ４１ｂに格納
されるＹアドレスの上位７ビット値とを、図１８に示す
形態に従って２Ｄプレーンアドレスレジスタ５５にセッ
トする。続いて、２Ｄプレーンアドレスレジスタ５５の
格納するアドレスを指定して、メモリコントローラ３３
に対して８ワードのバーストリード要求を発行する。続
いて、このバーストリード要求に応答して転送されてく
る８ワードのデータを受け取って、ブロックアドレスレ
ジスタ６２の格納値の指すキャッシュメモリ６０上の記
憶領域に書き込む。続いて、スキャンカウンタ５４の計
数値を８個インクリメントすることで２Ｄプレーンアド
レスレジスタ５５の格納値を更新して、スキャンカウン
タ５４がキャリーオーバするときには処理を終了し、キ
ャリーオーバしないときには、再び、２Ｄプレーンアド
レスレジスタ５５の格納するアドレスを指定して、メモ
リコントローラ３３に対して８ワードのバーストリード
要求を発行していくことを繰り返していく。
【００７０】すなわち、このバーストリード処理では、
プロセッサ３０の要求データの属する区画データの示す
区画アドレスを起点にして、その区画データ内のデータ
を指すことになるＸ・Ｙアドレス（この場合には、バー
スト転送を要求するので、８個飛びのアドレスとなる）
を発行していくことで、その区画データをキャッシュメ
モリ４０に格納していくのである。
プロセッサ３０の要求データの属する区画データの示す
区画アドレスを起点にして、その区画データ内のデータ
を指すことになるＸ・Ｙアドレス（この場合には、バー
スト転送を要求するので、８個飛びのアドレスとなる）
を発行していくことで、その区画データをキャッシュメ
モリ４０に格納していくのである。
【００７１】このようにして、図１３の処理フローにあ
って、ステップ１ないしステップ６の処理と、ステップ
７のバーストリード処理とを終了すると、最後に、ステ
ップ８で、新たに格納した区画データに関してのＴＡＧ
メモリ６０の登録データを有効化する。
って、ステップ１ないしステップ６の処理と、ステップ
７のバーストリード処理とを終了すると、最後に、ステ
ップ８で、新たに格納した区画データに関してのＴＡＧ
メモリ６０の登録データを有効化する。
【００７２】この有効化処理は、図１７（ｂ）の処理フ
ローに従い、ブロックアドレスレジスタ６２にセットさ
れる記憶領域番号に対応付けられるインデックスレジス
タ５２を特定して、その管理する索引区画アドレスの指
すＴＡＧメモリ６０のエントリーのバリットビットを有
効表示の“１”にセットすることで実行する。
ローに従い、ブロックアドレスレジスタ６２にセットさ
れる記憶領域番号に対応付けられるインデックスレジス
タ５２を特定して、その管理する索引区画アドレスの指
すＴＡＧメモリ６０のエントリーのバリットビットを有
効表示の“１”にセットすることで実行する。
【００７３】このようにして、本発明により構成される
画像処理装置では、画像区画データを高速アクセス性能
を持つキャッシュメモリ４０にバッファリングしていく
構成を採ることから、高速な画像処理を実現できるよう
になるのである。
画像処理装置では、画像区画データを高速アクセス性能
を持つキャッシュメモリ４０にバッファリングしていく
構成を採ることから、高速な画像処理を実現できるよう
になるのである。
【００７４】すなわち、本発明は、図１９に示すよう
に、画像データの局所部分を集中的にアクセスしていく
ことで画像演算を実行するという性質を持つ画像処理ア
ルゴリズムと、従来の情報処理装置で用いられている１
次元的なデータキャッシュ方式と、従来の画像処理装置
の装置構成とを統合した新たな画像処理装置の構築を実
現するのである。
に、画像データの局所部分を集中的にアクセスしていく
ことで画像演算を実行するという性質を持つ画像処理ア
ルゴリズムと、従来の情報処理装置で用いられている１
次元的なデータキャッシュ方式と、従来の画像処理装置
の装置構成とを統合した新たな画像処理装置の構築を実
現するのである。
【００７５】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
画像処理装置に従って本発明を開示したが、本発明はこ
れに限られるものではなく、他の配列データのデータ処
理を扱う情報処理装置にも適用できるのである。
これに限定されるものではない。例えば、実施例では、
画像処理装置に従って本発明を開示したが、本発明はこ
れに限られるものではなく、他の配列データのデータ処
理を扱う情報処理装置にも適用できるのである。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
ｎ次元（ｎ≧２）に配列されるデータを処理するときに
あって、続いてアクセスしていくデータがｎ次元空間で
ある広がりを持って分布しているという特性を考慮し
て、データをｎ次元で区画する構成を採って、その区画
データをキャッシュメモリに格納する構成を採ることで
高速なデータ処理を実現する。
ｎ次元（ｎ≧２）に配列されるデータを処理するときに
あって、続いてアクセスしていくデータがｎ次元空間で
ある広がりを持って分布しているという特性を考慮し
て、データをｎ次元で区画する構成を採って、その区画
データをキャッシュメモリに格納する構成を採ることで
高速なデータ処理を実現する。
【００７７】そして、この構成を採るときにあって、従
来の汎用の情報処理装置で用いられているＬＲＵ方式の
ような複雑なスワップアルゴリズムを用いるのではなく
て、配列データに適合した単純なスワップアルゴリズム
を用いる構成を採っているので、簡単な制御処理に従い
つつ高速なデータ処理を実現できるのである。
来の汎用の情報処理装置で用いられているＬＲＵ方式の
ような複雑なスワップアルゴリズムを用いるのではなく
て、配列データに適合した単純なスワップアルゴリズム
を用いる構成を採っているので、簡単な制御処理に従い
つつ高速なデータ処理を実現できるのである。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例である。
【図３】画像データの記憶形態の説明図である。
【図４】キャッシュメモリの格納形態の説明図である。
【図５】２次元キャッシュメモリシステムの構成図であ
る。
る。
【図６】制御ブロックの構成図である。
【図７】キャッシュコンパレータの構成図である。
【図８】メイン処理フローである。
【図９】リファレンスビットリフレッシュ処理の処理フ
ローである。
ローである。
【図１０】キャッシュヒット判定処理の処理フローであ
る。
る。
【図１１】キャッシュ無効化処理の処理フローである。
【図１２】キャッシュアクセス処理の処理フローであ
る。
る。
【図１３】ブロックリード処理の処理フローである。
【図１４】スワップアウトブロック決定処理の処理フロ
ーである。
ーである。
【図１５】バーストリード処理の処理フローである。
【図１６】制御フラグ更新処理の処理フローである。
【図１７】ＴＡＧ更新処理の処理フローである。
【図１８】バーストアクセス時のアドレス生成処理の説
明図である。
明図である。
【図１９】本発明のコンセプトの説明図である。
１ 情報処理装置 ２ プロセッサ ３ 主メモリ ４ キャッシュ制御機構 １０ キャッシュメモリ １１ ＴＡＧメモリ １２ 判断手段 １３ アクセス実行手段 １４ リファレンスフラグ １５ カレントアクセスフラグ １６ インデックスレジスタ １７ リセット手段 １８ 決定手段 １９ 発生手段 ２０ 登録手段
Claims (8)
- 【請求項１】 ｎ次元（ｎ≧２）に配列されるデータを
処理する情報処理装置において、 データをｎ次元で区画する構成を採るとともに、プロセ
ッサと主メモリとの間に、区画データを複数格納するキ
ャッシュメモリを備える構成を採って、 プロセッサは、上記キャッシュメモリに格納されるデー
タをアクセスしていくよう処理することを、 特徴とする情報処理装置。 - 【請求項２】 ｎ次元（ｎ≧２）に配列されるデータを
処理する情報処理装置において、 データをｎ次元で区画する構成を採り、 かつ、プロセッサ(2) と主メモリ(3) との間に備えられ
て、区画データを複数格納するキャッシュメモリ(10)
と、 ｎ次元アドレスの持つ１つ又は複数のアドレスの示す区
画アドレスを索引アドレスとして、上記キャッシュメモ
リ(10)に格納される区画データの区画アドレス情報及び
バリッド情報を管理するＴＡＧメモリ(11)と、 上記キャッシュメモリ(10)に対して、プロセッサからｎ
次元アドレスを指定してデータのアクセス要求が発行さ
れるときに、該ｎ次元アドレスと上記ＴＡＧメモリ(11)
の管理データとから、該ｎ次元アドレスの指す区画デー
タが、上記キャッシュメモリ(10)に有効登録されている
か否かを判断する判断手段(12)と、 上記判断手段(12)が区画データの有効登録を判断すると
きに、プロセッサの発行するｎ次元アドレスの持つ区画
データ内アドレスを使って、上記キャッシュメモリ(10)
に格納されるアクセス対象の区画データをアクセスする
ことで、プロセッサの要求データをアクセスするアクセ
ス実行手段(13)とを備えることを、 特徴とする情報処理装置。 - 【請求項３】 請求項２記載の情報処理装置において、 ＴＡＧメモリ(11)は、区画データを格納するキャッシュ
メモリ(10)上の記憶領域の識別子を管理する構成を採
り、 アクセス実行手段(13)は、ＴＡＧメモリ(11)の有効登録
エントリーの管理する上記記憶領域識別子に従って、ア
クセス対象の区画データを特定するよう処理すること
を、 特徴とする情報処理装置。 - 【請求項４】 請求項２又は３記載の情報処理装置にお
いて、 キャッシュメモリ(10)の記憶領域対応に備えられて、該
記憶領域に格納される区画データに対してのアクセス発
生の有無の履歴を管理するリファレンスフラグ(14)と、 キャッシュメモリ(10)の記憶領域対応に備えられて、該
記憶領域に格納される区画データが、直前にアクセスさ
れた区画データであるのか否かを管理するカレントアク
セスフラグ(15)と、 判断手段(12)が区画データの非登録を判断するときに、
上記リファレンスフラグ(14)及び上記カレントアクセス
フラグ(15)のフラグ値を使って、キャッシュメモリ(10)
から削除する区画データを決定する決定手段(18)とを備
えることを、 特徴とする情報処理装置。 - 【請求項５】 請求項４記載の情報処理装置において、 規定の回数分のアクセス要求が発行される度毎に、リフ
ァレンスフラグ(14)のフラグ値をリセットするリセット
手段(17)を備えることを、 特徴とする情報処理装置。 - 【請求項６】 請求項４又は５記載の情報処理装置にお
いて、 決定手段(18)は、リファレンスフラグ(14)がアクセスさ
れたことのない区画データの存在を表示するときには、
該表示の指す区画データを削除対象として決定するとと
もに、リファレンスフラグ(14)がアクセスされたことの
ない区画データの非存在を表示するときには、カレント
アクセスフラグ(15)の指す直前アクセスの区画データを
削除対象として決定するよう処理することを、 特徴とする情報処理装置。 - 【請求項７】 請求項４、５又は６記載の情報処理装置
において、 キャッシュメモリ(10)の記憶領域対応に備えられて、該
記憶領域に格納される区画データの示す索引区画アドレ
スを管理するインデックスレジスタ(16)を備え、 決定手段(18)は、上記インデックスレジスタ(16)の管理
する索引区画アドレスに従って、削除対象となるＴＡＧ
メモリ(11)のエントリーを決定するよう処理すること
を、 特徴とする情報処理装置。 - 【請求項８】 請求項２、３、４、５、６又は７記載の
情報処理装置において、 判断手段(12)が区画データの非登録を判断するときに、
該区画データの示す区画アドレスを起点にして、該区画
データ内のデータを指すことになるｎ次元アドレスを順
次発生する発生手段(19)と、 上記発生手段(19)の発生するｎ次元アドレスに応答して
主メモリ(3) から転送されてくるデータをキャッシュメ
モリ(10)に格納する登録手段(20)とを備えることを、 特徴とする情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009756A JPH07219847A (ja) | 1994-01-31 | 1994-01-31 | 情報処理装置 |
| GB9501783A GB2286071B (en) | 1994-01-31 | 1995-01-30 | Cache-memory system suitable for processing data arrayed in multidimensional space |
| US08/659,702 US5822760A (en) | 1994-01-31 | 1996-06-10 | Cache-memory system having multidimensional cache |
| US08/757,081 US5749089A (en) | 1994-01-31 | 1996-11-26 | Cache-memory system having multidimensional spread cache |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009756A JPH07219847A (ja) | 1994-01-31 | 1994-01-31 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219847A true JPH07219847A (ja) | 1995-08-18 |
Family
ID=11729138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009756A Withdrawn JPH07219847A (ja) | 1994-01-31 | 1994-01-31 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5749089A (ja) |
| JP (1) | JPH07219847A (ja) |
| GB (1) | GB2286071B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698259B1 (ko) * | 2005-12-15 | 2007-03-22 | 엘지전자 주식회사 | 정수 주파수 오프셋 추정 장치 및 방법 |
| JP2007534077A (ja) * | 2004-04-22 | 2007-11-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ値の多次元アレイへのパラレルなアクセスを提供するデータ処理装置 |
| JP4861338B2 (ja) * | 2005-02-15 | 2012-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 読み出し機能及びフェッチ機能を分けることによるデータ処理装置のメモリユニットの性能向上 |
| JP2016502211A (ja) * | 2012-12-27 | 2016-01-21 | インテル・コーポレーション | 画像メモリアクセスの最適化 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144383A (en) * | 1997-05-30 | 2000-11-07 | Hewlett-Packard Company | Volumetric data organization method that allows for cache efficient rendering speedups and efficient graphics hardware design |
| WO2002003251A2 (en) * | 2000-06-29 | 2002-01-10 | Alphablox Corporation | Caching scheme for multi-dimensional data |
| KR100445630B1 (ko) * | 2001-02-13 | 2004-08-25 | 삼성전자주식회사 | 저전력 캐쉬 메모리 및 그것의 히트/미스 판정 방법 |
| WO2007068122A1 (en) * | 2005-12-16 | 2007-06-21 | Univ Western Ontario | System and method for cache management |
| JP5039334B2 (ja) * | 2006-07-28 | 2012-10-03 | 富士通セミコンダクター株式会社 | キャッシュメモリ制御方法、及び装置 |
| US9710384B2 (en) * | 2008-01-04 | 2017-07-18 | Micron Technology, Inc. | Microprocessor architecture having alternative memory access paths |
| JP5256948B2 (ja) * | 2008-09-04 | 2013-08-07 | 富士通株式会社 | キャッシュ論理検証装置、キャッシュ論理検証方法およびキャッシュ論理検証プログラム |
| KR20100069240A (ko) * | 2008-12-16 | 2010-06-24 | 삼성전자주식회사 | 캐시 컨트롤을 위한 장치 및 방법 |
| JP6155859B2 (ja) * | 2013-06-05 | 2017-07-05 | 富士通株式会社 | 画像キャッシュメモリ装置および半導体集積回路 |
| KR102202575B1 (ko) | 2013-12-31 | 2021-01-13 | 삼성전자주식회사 | 메모리 관리 방법 및 장치 |
| US20170161193A1 (en) * | 2015-12-02 | 2017-06-08 | International Business Machines Corporation | Hybrid cache |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197580A (en) * | 1978-06-08 | 1980-04-08 | Bell Telephone Laboratories, Incorporated | Data processing system including a cache memory |
| GB2180128B (en) * | 1985-08-28 | 1990-01-10 | Anamartic Ltd | Window graphics system |
| JPH02238490A (ja) * | 1989-03-10 | 1990-09-20 | Fuji Xerox Co Ltd | 画像処理装置 |
| JP2845946B2 (ja) * | 1989-06-14 | 1999-01-13 | 株式会社日立製作所 | 画像データ変換装置 |
| JPH0789342B2 (ja) * | 1989-12-22 | 1995-09-27 | ディジタル イクイプメント コーポレイション | 高性能キャッシュ |
| JPH0451373A (ja) * | 1990-06-20 | 1992-02-19 | Fujitsu Ltd | 画像処理方式 |
| JPH064396A (ja) * | 1992-06-17 | 1994-01-14 | Ricoh Co Ltd | 画像描画装置 |
-
1994
- 1994-01-31 JP JP6009756A patent/JPH07219847A/ja not_active Withdrawn
-
1995
- 1995-01-30 GB GB9501783A patent/GB2286071B/en not_active Expired - Fee Related
-
1996
- 1996-11-26 US US08/757,081 patent/US5749089A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007534077A (ja) * | 2004-04-22 | 2007-11-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ値の多次元アレイへのパラレルなアクセスを提供するデータ処理装置 |
| JP4744510B2 (ja) * | 2004-04-22 | 2011-08-10 | シリコン ハイブ ビー・ヴィー | データ値の多次元アレイへのパラレルなアクセスを提供するデータ処理装置 |
| JP4861338B2 (ja) * | 2005-02-15 | 2012-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 読み出し機能及びフェッチ機能を分けることによるデータ処理装置のメモリユニットの性能向上 |
| KR100698259B1 (ko) * | 2005-12-15 | 2007-03-22 | 엘지전자 주식회사 | 정수 주파수 오프셋 추정 장치 및 방법 |
| JP2016502211A (ja) * | 2012-12-27 | 2016-01-21 | インテル・コーポレーション | 画像メモリアクセスの最適化 |
Also Published As
| Publication number | Publication date |
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| GB9501783D0 (en) | 1995-03-22 |
| GB2286071A (en) | 1995-08-02 |
| GB2286071B (en) | 1998-03-25 |
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