JP4744510B2 - データ値の多次元アレイへのパラレルなアクセスを提供するデータ処理装置 - Google Patents
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Description
位置の値Pは、
I=P mod G
に従って、メモリバンク720のメモリ位置内の位置Iを規定するのに利用可能である。(ここで、「mod」は、モジュロ(法)関数を示し、すなわち、Gで除した後のPの剰余である。)同様に、メモリバンク720のシーケンス番号Cは、
C=[(P−I)/G]mod S
に従って規定することができる。
R=[(P−C*G−I)/(S*G)]
に従って規定することができる。
K=(I+j)mod G
に従ってメモリバンク720内の位置Kからのデータ値を出力させる。メモリバンク720は、
L=(I+j−K)/G
に従ってシーケンス番号Lによりデータ値が選択されるメモリバンクである。
i’=[i+Ay−Wy]mod N
に従ってシーケンス番号i’を有するラインユニット72からのラインセグメントを出力させる。
Claims (13)
- 少なくとも2次元のデータ値アレイを処理するデータ処理装置であって、
前記アレイからのデータ値を格納するメインメモリと、
前記アレイにおける複数の個別にアドレス指定可能な位置上に前記アレイの少なくとも2つの次元に沿って拡がるスライド領域の領域移動を通知し、領域移動の通知の間に、前記アレイの位置を示すアドレスを出力するよう構成される処理ユニットと、
前記処理ユニットと前記メインメモリとの間に接続され、複数のキャッシュ位置に関連付けされるアドレスによってアドレス指定されるデータ値をキャッシュする複数のキャッシュ位置を有し、キャッシュ置換を適用し、キャッシュミスの場合には前記関連付けされたアドレスと対応するキャッシュされているデータを変更し、アドレス指定時に適用される前記スライド領域の位置に対するデータ値を格納する所定のサブセットのキャッシュ位置を置換から選択的に免除するよう構成されるキャッシュメモリユニットと、
を有し、
前記所定のサブセットのキャッシュ位置は、前記アレイの位置ブロックのアドレスに応答して、前記アレイの複数の第1の個数のラインからのデータ値を前記処理ユニットにパラレルに出力するよう構成され、
前記所定のサブセットの外部のキャッシュメモリ位置の残りからのキャッシュ位置は、前記ブロックのアドレスに応答して、一度に1つのラインからのデータ値を出力するか、又は前記第1の個数より少ない第2の個数のラインからのデータ値をパラレルに出力するよう構成され、
前記処理ユニットは、前記処理ユニットが複数の前記第1の個数のラインからのデータ値をパラレルに入力する第1モードと、前記処理ユニットが1つのライン又は前記第2の個数のラインからパラレルにデータ値を入力する第2モードとの間を、前記アドレス指定されたブロックが前記領域内にあるか否かに応じてスイッチするよう構成されることを特徴とする装置。 - 請求項1記載のデータ処理装置であって、
予測される以降の領域のデータ値を前記所定のサブセットのキャッシュ位置に予めフェッチするプリフェッチユニットを有することを特徴とする装置。 - 請求項2記載のデータ処理装置であって、
前記プリフェッチユニットは、前記メインメモリから前記予測される以降の領域のデータ値を予めフェッチするよう構成され、前記処理ユニットが前記スライドウィンドウの移動を通知するまで、前記予めフェッチされたデータユニットをバッファするバッファメモリを有することを特徴とする装置。 - 請求項1記載のデータ処理装置であって、
前記所定のサブセットの各アドレスに関連付けされるキャッシュ位置のサイズは、前記所定のサブセットの外部のキャッシュメモリ位置の残りからのキャッシュ位置のサイズより大きいことを特徴とする装置。 - 請求項1記載のデータ処理装置であって、
前記キャッシュメモリユニットは、各キャッシュ位置に関連付けされ、各々が前記アレイにおける位置の少なくとも2つの次元を指定するいくつかのアドレスアイテムを格納するアドレス位置を有し、前記アドレスアイテムとアドレスを比較することにより、前記キャッシュ位置をアドレス指定するよう構成され、各キャッシュ位置は、前記アドレスアイテムに係る位置のブロックに対するデータ値を格納するよう構成され、
各ブロックは、前記アレイの第1次元に沿った連続する位置の第1のラインセグメントと、前記アレイの第2次元に沿った位置の第2のラインセグメントとを有し、各第2のラインセグメントは、前記第1のラインセグメントからの各自の位置を有することを特徴とする装置。 - 請求項5記載のデータ処理装置であって、
前記処理ユニットは、複数のブロックを有するマクロブロックのマクロブロックアドレスを発行するよう構成され、前記キャッシュメモリユニットは、アドレス指定されたマクロブロックからのブロックを格納する各自のキャッシュ位置から前記マクロブロックアドレスに応答して、前記複数のブロックにおける位置からのデータ値をパラレルに出力するよう構成され、マクロブロック粒度以下の前記各キャッシュ位置のキャッシュ置換をブロック粒度により管理することを特徴とする装置。 - 請求項1記載のデータ処理装置であって、
前記処理ユニットは、前記アレイの位置のブロックのブロックアドレスを発行するよう構成され、前記キャッシュメモリユニットは、前記ブロックアドレスに応答して、前記ブロックにおける位置のセットに対するデータ値を出力し、前記位置のセットが前記領域の境界を超えるようにアドレスを受け付けるよう構成されることを特徴とする装置。 - 請求項7記載のデータ処理装置であって、
前記キャッシュメモリユニットは、前記ブロックアドレスに応答して、前記領域の境界を超える位置のセットからのデータ値を同時にパラレルに出力するよう構成されることを特徴とする装置。 - 請求項8記載のデータ処理装置であって、
前記キャッシュメモリユニットは、前記ブロックアドレスの同じ受け付けに応答して、両方の外部のデータ値と連続的に前記領域内の位置に対するデータ値を出力するよう構成されることを特徴とする装置。 - 請求項8記載のデータ処理装置であって、
前記処理ユニットは、前記キャッシュメモリユニットからフェッチされたデータ値のセットをデータ値の参照セットと比較することによって、画像処理演算における動きベクトル検索を実行するようプログラムされることを特徴とする装置。 - 請求項8記載のデータ処理装置であって、
前記領域のサイズは、前記アレイの次元の少なくとも1つに沿った前記ブロックのサイズより大きいことを特徴とする装置。 - 画像処理方法であって、
画素値の画像をメインメモリに格納するステップと、
前記画素値を利用して、複数の個別にアドレス指定可能な画素位置上に前記画像の2つの次元に沿って拡がる前記画像における位置の領域の移動の時点を規定し、アクセス時に適用される前記領域の内部及び外部からの画素値にアクセスする処理演算を実行するステップと、
キャッシュ時に適用される前記領域の内部及び外部からの画素値をキャッシュするステップと、
少なくとも前記領域の外部からの画素値に対するキャッシュミスに応答して、前記領域の外部の前記画像における位置に対する画素データを格納するキャッシュ位置におけるデータの置換を可能にするため、該置換時に適用される前記領域の内部の前記画像における画素データ位置を格納する所定のサブセットのキャッシュ位置を置換から選択的に免除するキャッシュ置換を管理するステップと、
を有し、
前記所定のサブセットのキャッシュ位置は、前記アレイの位置ブロックのアドレスに応答して、前記アレイの複数の第1の個数のラインからのデータ値を前記処理ユニットにパラレルに出力するよう構成され、
前記所定のサブセットの外部のキャッシュメモリ位置の残りからのキャッシュ位置は、前記ブロックのアドレスに応答して、一度に1つのラインからのデータ値を出力するか、又は前記第1の個数より少ない第2の個数のラインからのデータ値をパラレルに出力するよう構成され、
処理対象のデータ値が複数の前記第1の個数のラインからパラレルに入力される第1モードと、処理対象のデータ値が1つのライン又は前記第2の個数のラインからパラレルに入力される第2モードとの間を、前記アドレス指定されたブロックが前記領域内にあるか否かに応じてスイッチするステップをさらに有することを特徴とする方法。 - 請求項12記載の画像処理方法であって、
2次元の位置のブロックが一度にアドレス指定され、前記領域は、前記ブロックの1つのサイズより大きなサイズを有することを特徴とする方法。
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