JPH11328369A - キャッシュシステム - Google Patents

Abstract

(57)【要約】 【課題】 低速のメモリを使用することができ、ＣＰＵ
の汎用キャッシュとしても使用することができ、キャッ
シュミスによるフラッシュを防止することができるキャ
ッシュシステムを提供する。 【解決手段】 キャッシュシステムは、参照領域をイン
タリーブして読み込むための２組のデータキャッシュを
組み合わせたキャッシュラインと、そのキャッシュライ
ンに取り付けられるTagメモリと、アドレスを動きベク
トル検索を行う順に発生させるアドレス生成手段とを有
する。このアドレス生成手段は、カウンタ１７，２８及
びラッチ２５，２７を組み合わせたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリ制
御方法を改善し、ベクトル検出に適したキャッシュシス
テムに関する。

【０００２】

【従来の技術】ＭＰＥＧ及びＨ２６１、Ｈ２６３等の画
像圧縮技術においては、フレーム画像に対して、離散コ
サイン変換、量子化、ランレングス符号化、ハフマン符
号化が行われるＩ(Intra)ピクチャ形式と、現在の画像
に対して、過去画像及び未来画像との差分を計算し、こ
れに対して離散コサイン変換、量子化、ランレングス符
号化、ハフマン符号化を行うＰ及びＢピクチャ形式があ
る。

【０００３】特に、Ｐ及びＢピクチャ形式は圧縮率の向
上を期待でき、伝送画質を向上させる効果がある。Ｐ及
びＢピクチャの圧縮は、現在の画像に対しての差分を計
算するが、ＭＰＥＧ及びＨ２６１、Ｈ２６３では、この
とき、Ｍ×Ｍのブロック単位で、参照画像との統計的差
分情報量が少ない動きベクトルを検出することにより、
更に一層圧縮率の向上を図ることができる。

【０００４】次に、ＭＰＥＧにおける動きベクトルの検
出方式について説明する。ＭＰＥＧにおける動きベクト
ルの検出は、通常下記数式１の計算式を使用して求め
る。図４に示すように、ＭＰＥＧのマクロブロックは１
６×１６であり、この場合、Ｍ＝１６となる。

【０００５】

【数１】

【０００６】但し、Ｄxyは参照画像(x,y)座標における
画像データ、Ｓxyは現在の画像(x,y)座標における画像
データを示す。(Ｄ(i+x)(j+y) - Ｓxy)²の項は|Ｄ(i+x)
(j+y)−Ｓxy|でも良く、σijはｉ,jの動きベクトルにお
ける差分情報の累積値を表わしている。ｉ及びｊを-15
から+16まで掃引し、この中のσijで最も小さい値が得
られたときのｉ，ｊを動きベクトルとして採用する。こ
の場合、１つのベクトルに対して、参照画像の読み込み
が１６×１６＝２５６回発生する。更に、ｉ，ｊを−１
５から＋１６までのすべての場合についてサーチした場
合には、２５６回×２,３０４＝５８９，８２４回のリ
ードが１マクロブロックあたり発生する。

【０００７】ＭＰＥＧ圧縮装置を半導体装置内に搭載す
る場合においては、外部メモリアクセスは低速であるた
め、なるべく低減することが望ましい。これに対して、
キャッシュメモリを参照画面メモリと演算器との間に挿
入する方法が考えられる。

【０００８】特開平４―５３３８９号公報には、参照画
面の半分をインタリーブしてキャッシングすることによ
り、外部メモリへのアクセスを低減する方法が提案され
ている（図５）。この公報に記載された技術において
は、図５に示すように、入力画面データメモリ４及び前
画面データメモリ５と動ベクトル演算部１４との間にデ
ータ分配部８を設け、動ベクトル演算部１４内に参照画
面領域の半分の大きさのキャッシュメモリを複数装備し
ている。ＭＰＥＧなどではベクトル検索が常に左から右
へと行われることを利用して、キャッシュメモリは現在
の参照領域を動ベクトル演算部が読み込んでいる間、次
の左半面画素の読み込み動作を行う（図６）。Ｍ×Ｍ画
素の動きベクトル検索に対して、Ｍ×Ｎの画素領域キャ
ッシュを複数個持つこととなる。これにより、検索領域
は常にキャッシュ領域内に存在し、バスライン６及び７
を通じたメモリアクセスを低減する。このシステムを使
用することにより、安価な低速メモリを画素保存用メモ
リとすることができ、システムの価格を低減することが
できる。

【０００９】

【発明が解決しようとする課題】しかしながら、前述の
公報に記載の従来技術においては、キャッシュ領域とし
てＭ×Ｎ領域のメモリを複数個持つという構成を有して
いるため、例えば１６×１６のマクロブロックに対し
て、４８×４８の検索領域を３つ持つこととすると、２
４×４８×３＝３，４５６バイトのメモリ領域を必要と
する。この場合、動きベクトルの検出という点では、４
８×４８の領域の全てを一度に読む必要はなく、参照さ
れる領域もランダムアクセスではなく、シーケンシャル
に１６×１６の領域を読み込むだけで済む。

【００１０】また、前記公報に記載のキャッシュ構造で
は、タグなどのキャッシュアドレス制御機構を一切もた
ないため、ＣＰＵの汎用キャッシュとして使用する場
合、極めて使用し難いものとなっている。

【００１１】更に、通常のダイナミックアロケーション
キャッシュ等の手法を用いると、キャッシュラインでの
アドレス競合が発生し、キャッシュミスによるフラッシ
ュが起こるため、パフォーマンスの低下を招く。

【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、低速のメモリを使用することができ、ＣＰ
Ｕの汎用キャッシュとしても使用することができ、キャ
ッシュミスによるフラッシュを防止することができるキ
ャッシュシステムを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るキャッシュ
システムは、他システムからの読み込み要求信号に対し
て、これを入力としてアップカウント動作を行う外部ア
ドレス生成用カウンタと、他システムより書き込まれた
参照領域のスタートアドレスを保持するスタートアドレ
スラッチと、前記外部アドレス生成用カウンタの出力
と、前記スタートアドレスラッチの出力を入力としこれ
を加算し外部アドレスを出力するアドレス加算器と、前
記アドレス加算器の出力を入力としキャッシュラインの
サイズで除算を行う除算器と、前記外部アドレス生成用
カウンタの桁上がり出力をトリガとして、他システムよ
り書き込まれたスタートアドレスのオフセットを保持す
るオフセットラッチと、前記オフセットラッチの値と、
前記スタートアドレスラッチの内容とを加算し、結果を
再びスタートアドレスラッチに描き戻すオフセットアド
レス加算器と、他システムより書き込まれたキャッシュ
ラインのスタートアドレスを保持するキャッシュライン
スタートアドレスラッチと、前記キャッシュラインスタ
ートアドレスラッチの値を初期値としてアップカウント
動作を行うキャッシュライン位置カウンタと、前記アド
レス加算器の出力と前記キャッシュライン位置カウンタ
との出力から、２つのキャッシュラインに対して１つの
アドレスタグを持つキャッシュメモリのアドレスを生成
するアドレス生成器と、前記キャッシュメモリタグの出
力と、前記除算器の出力とを比較し、ＣＰＵに対してＷ
ａｉｔ信号と、キャッシュヒット／ミスヒットとを出力
する比較器と、前記比較器の値より、外部入力データ
と、キャッシュライン上のデータとを切り替えて、リー
ドデータを出力するセレクタと、を有することを特徴と
する。

【００１４】このキャッシュシステムにおいて、前記２
つのキャッシュラインに対して増設された２つのキャッ
シュタグと、ＣＰＵモードと動きベクトル検索モードと
を切り替える切り替え信号によって除算器のアドレス入
力を切り替える切り替え器と、前記切り替え信号によっ
てアドレスの除算数を切り替える除算器と、前記切り替
え信号によってキャッシュライン上のアドレス生成の値
を変更するアドレス生成器と、を設けることにより、本
発明のキャッシュシステムを、ＣＰＵなどの汎用キャッ
シュとして使用することができる。

【００１５】本発明のキャッシュシステムは、ＭＰＥＧ
などの動きベクトル探索が、常に左から右に行われるこ
とに着目し、更にランダムアクセスされず、Ｍ×Ｍのブ
ロックの動きベクトル検出をする場合には、常に読まれ
るのは横方向にＭピクセルであることを利用して、動き
ベクトル探索時のキャッシュミスが発生しないように、
カウンタとスタートアドレスを保持するラッチと、タグ
を持った２組のキャッシュラインを複数個備えている。

【００１６】このようなハードウェア構成をとることに
より、キャッシュミスが発生しない動ベクトル検出機構
を実現することができ、更に通常のメモリキャッシュシ
ステムとしても使用することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るキャッシュシステムを示すブロック図
である。本実施例は、説明の便宜上、本発明をＭＰＥＧ
１に適用した場合のものであるが、本発明はこれに限定
されないことは勿論である。

【００１８】先ず、図１に示すキャッシュシステムの構
成について説明する。外部アドレス生成用カウンタ１７
は、他システムからの読み込み要求信号１６を入力し
て、アップカウント動作を行う。スタートアドレスラッ
チ２５は、他システムより書き込まれた参照領域のスタ
ートアドレスを保持する。アドレス加算器３２は、外部
アドレス生成用カウンタ１７の出力と、スタートアドレ
スラッチ２５の出力とを入力とし、これを加算して外部
アドレス１９を出力する。除算器２０は、アドレス加算
器３２の出力を入力とし、これをキャッシュラインのサ
イズで除算を行う。オフセットラッチ２７は、外部アド
レス生成用カウンタ１７の桁上がり出力をトリガとし
て、他システムより書き込まれたスタートアドレスのオ
フセットを保持する。オフセットアドレス加算器２６
は、オフセットラッチ２７の値と、スタートアドレスラ
ッチ２５の内容とを加算し、結果を再びスタートアドレ
スラッチ２５に描き戻す。キャッシュラインスタートア
ドレスラッチ３０は、他システムより書き込まれたキャ
ッシュラインのスタートアドレスを保持する。キャッシ
ュライン位置カウンタ２８は、キャッシュラインスター
トアドレスを保持するラッチ３０の値を初期値としてア
ップカウント動作を行う。アドレス生成器２９はアドレ
ス加算器３２の出力とキャッシュライン位置カウンタ２
８の出力から、２つのキャッシュラインに対して１つの
アドレスタグを持つキャッシュメモリのアドレスを生成
する。比較器２１は、前記キャッシュメモリタグの出力
と、除算器２１の出力を比較し、ＣＰＵに対してＷａｉ
ｔ信号と、キャッシュヒット／ミスヒットを出力する。
セレクタ３３は、比較器２１の値より、外部入力データ
２２と、キャッシュライン上のデータとを切り替えて、
リードデータを出力する。

【００１９】次に、本実施例について更に詳細に説明す
る。先ず、初期化として、キャッシュラインのスタート
位置を示す値をラッチ３０に対して書き込む。この値は
カウンタ２８へと送られ、キャッシュラインのスタート
位置を示すカウンタ２８の初期値となる。

【００２０】本システムに対して、参照領域左上の要求
アドレスをスタートアドレスのラッチ２５に書き込む。
更に、オフセットアドレス（画像領域の横方向サイズ）
をラッチ２７に書き込む。ＭＰＥＧ１のＳＩＦ画像は横
方向に３５２画素存在するので、ラッチ２７には３５２
を書き込む。また、カウンタ１７の値はこの時リセット
され、０となる。

【００２１】次に、本システムに対して読み込み要求信
号１６が発行されると、カウンタ１７の値にスタートア
ドレスを保持したラッチ２５の値が加算器３２により加
算され、これをキャッシュラインサイズの２倍である２
０ｈで割り算した値が比較器２１へ送出される。キャッ
シュラインはサイズ１０ｈのものが２つに対してＴａｇ
メモリが１つ保持されている形式で、このキャッシュラ
インＴａｇ１つとキャッシュメモリを２つで、一組のキ
ャッシュブロック３１として取り扱う。縦４８ライン分
のキャッシュを行う場合には、このキャッシュブロック
３１を４８組用意することとなる。カウンタ１７は０〜
１５までの値を、読み込み要求信号１６に対して、巡回
カウントするアップカウンタであり、マクロブロックの
１ライン分の読み込み要求信号に対して、１巡回する。

【００２２】更に、カウンタ２８の出力より、現在のキ
ャッシュライン位置を特定し、更に加算器３２の出力ア
ドレスから３１のキャッシュラインのうち一方が選択さ
れるようアドレスを生成する。このキャッシュライン中
の１０ｈのキャッシュ２つは１０ｈ毎に交互に選ばれる
ようになっており、常にインタリーブされたデータ領域
をキャッシングする。

【００２３】どのキャッシュブロックを使用するかを決
定した後、Tagメモリより読み出しが行われる。この読
み出された値は、比較器２１によって、加算器３２によ
り生成されたアドレスを除算器２０によって２０ｈで割
られたものと比較される。ここで、Tagメモリの値と生
成されたアドレスとが一致すれば、キャッシュヒットと
なり、データは既に外部メモリより取り込まれていると
して、キャッシュライン中のデータをリードデータとし
て送出する。一致しなかった場合には、キャッシュミス
ヒットとして、外部メモリよりリードが行われる。ま
た、リード要求の有ったシステムに対して、低速の読み
込みが完了するまで、Wait信号を出力する。

【００２４】外部入力か、又はキャッシュライン内のデ
ータを出力するかの選択は、比較器から出力された選択
信号に従ってセレクタ３３が行う。セレクタ３３はリー
ドデータを読み込み要求があったシステムに送出すると
共に、キャッシュミスヒット時にキャッシュラインすべ
てをデータで埋めるためのリード動作を外部に対して１
０ｈ分行い、キャッシュライン上のデータを更新する。

【００２５】マクロブロック１ライン分（１６画素）分
の読み込みが終了すると、カウンタ１７より巡回終了の
信号が出力される。この信号により、スタートアドレス
２５は加算器２６によりオフセット２７と加算され、再
びスタートアドレス用ラッチ２５へと書き戻されて次の
読み込むべきマクロブロックの先頭アドレスを指し示
す。更に、カウンタ１７から与えられる巡回終了の信号
はカウンタ２８へも送出され、次のキャッシュブロック
を指し示す。また、このカウンタ２８は４８ラインで巡
回する巡回カウンタであり、探索領域をサーチし終わっ
た後、キャッシュラインの現在位置をサーチ開始位置に
自動的に戻す役目を果たす。

【００２６】次に、上述の如く構成された本実施例のキ
ャッシュシステムの動作について説明する。上述の構成
により、検索範囲内では外部入力の１画素に対する読み
込み動作は、常に１回となり、読み込み回数を最小限に
低下させることができる。

【００２７】ここで、図２を使用してキャッシュライン
の状態遷移について説明する。動きベクトル探索は参照
領域のｘ＝０、ｙ＝０の位置から行われ、ｘを０に一旦
固定し、ｙ＝０〜４７まで数式１に基づいたエラー計算
が行われる。その後、ｘに１が加算され、ｘ＝０〜４７
まで同様の処理を行い、得られたエラー計算結果のう
ち、最も小さいものに対応する（ｘ、ｙ）を動きベクト
ルとして採用する。

【００２８】キャッシュラインは１０ｈの大きさのもの
が２個組になっている。仮に、これらの片側をキャッシ
ュラインA、もう一方をキャッシュラインBとする。キャ
ッシュラインA,Bと共に、Tagメモリにも同一のアドレス
からのデータが保持されているとすると（キャッシュヒ
ット状態）、例えば図２の領域３４を読み込もうとした
場合、領域３７及び領域３８において、外部メモリへの
アクセスは発生せず、キャッシュメモリからのデータ
が、読み出し要求を行ったシステムへと送出される。

【００２９】読み出し領域が領域３５の位置にきた場
合、キャッシュラインAにてキャッシュミスヒットが発
生する。このとき、外部メモリからの読み込み動作が行
われ、キャッシュラインAの値は順次参照する毎に次の
アドレスから１０ｈのデータを取り込むこととなる。読
み出し領域が領域３６の位置にあるときには、再びキャ
ッシュラインは新しいデータ列で埋められており、外部
の読み込みは発生しなくなる。

【００３０】このシステムの場合、必要とされるメモリ
は、Tagメモリ＋キャッシュメモリ２０ｈ×４８（lin
e）= １５３６バイトであり、前述の公報に記載された
従来技術の場合と比較して約５０％程度のメモリを持つ
だけで良い。

【００３１】次に、図３を参照して本発明の他の実施例
について説明する。前述の第１実施例は、汎用ＣＰＵの
ライトバックキャッシュに構造的に近似している。そこ
で、本発明を、比較器などの装置を利用して、ライトバ
ックキャッシュシステムに適用することができる。この
図３に示す実施例は、ライトキャッシュシステムに適用
したものである。

【００３２】本実施例においては、図３に示すように、
前記２つのキャッシュラインに対して増設された２つの
キャッシュタグを有する。モード切り替え信号４２は、
ＣＰＵモードと動きベクトル検索モードとを切り替え
る。切り替え器４１は、切り替え信号４２によって除算
器４５のアドレス入力を切り替える。除算器４５は切り
替え信号４２によってアドレスの除算数を切り替える。
アドレス生成器４６は切り替え信号４２によってキャッ
シュライン上のアドレス生成の値を変更する。

【００３３】本実施例について更に詳細に説明する。先
ず、ＣＰＵのキャッシュシステムとして使用するか、又
は前述の動きベクトル検出システムとして使用するかを
判別する信号４２を導入する。

【００３４】また、ＣＰＵのキャッシュシステムとして
使用した場合のため、キャッシュライン夫々に対して、
固有のTagメモリを追加する。更に、ライトバックキャ
ッシュとして使用するためのDirtyビット３９を導入す
る。

【００３５】前述の動きベクトル検出システムとして使
用する場合には、新たに導入したTag及びDirtyビットは
動作せず、前述の第１実施例と同一の動作を行う。

【００３６】ＣＰＵのキャッシュシステムとして動作す
る場合には、先ずＣＰＵキャッシュとして使用するため
の通知をアドレス切り替え器４１、除算器４５、キャッ
シュメモリのアドレス生成器４６に対して行う。アドレ
ス切り替え器４１は、ＣＰＵからのアドレスを後段の除
算器に伝えるため、アドレスバスラインを切り替える。
また、キャッシュラインの選択は前記実施例のようにイ
ンタリーブするわけではなく、夫々１０ｈのキャッシュ
ラインとして選択するため、除算器４５は１０ｈで除算
を行うように変更される。更に、タグアドレスを決定す
るアドレス生成器４６はＣＰＵからの要求アドレスの下
位ビットをデコードし、キャッシュラインの位置を特定
する。

【００３７】キャッシュラインの位置が特定されると、
Tagメモリの内容が読み出され、比較器によって値が評
価される。このとき、Tagメモリとアドレスの値が合致
していれば（キャッシュヒット）、キャッシュラインよ
りデータが読み出される。Tagメモリとアドレスの値が
合致しない場合（キャッシュミスヒット）、先ずDirty
ビット３９の値が読み出され、０比較がなされる。これ
により、そのキャッシュラインに対して書き込みが行わ
れたかどうかを判別する。０でなかった場合には、キャ
ッシュラインのデータのうちDirtyビットが立っている
もののみ外部メモリへと描き戻され、新たなデータがキ
ャッシュラインに読み込まれる。ＣＰＵより書き込み動
作が行われた場合にも同様のTagメモリとの比較が行わ
れ、Tagメモリの内容とアドレスが合致した場合には、
キャッシュラインへの書き込みが行われ、Dirtyビット
がセットされる。

【００３８】以上のようにシステムを構成することで、
ＣＰＵのキャッシュとしても使用できると共に、動きベ
クトル検出に適したキャッシュシステムを構成すること
ができる。この場合、前述の第１実施例と比較して、こ
れに付加しなければならない装置としては、キャッシュ
Tagメモリ４０、Dirtyビット３９、アドレスのセレクタ
４１、及び０比較器４３だけである。

【００３９】なお、上記各実施例ではＭＰＥＧ１の場合
についてのものであるが、オフセットアドレスなどの指
定を変えるだけで、動きベクトルを検出する他の画像圧
縮方式にも対応することができるため、本発明は、特に
ＭＰＥＧ１にのみ限定されるものではない。

【００４０】

【発明の効果】以上説明したように、本発明は参照領域
をインタリーブして読み込むための２組のデータキャッ
シュを組み合わせたキャッシュラインと、そのキャッシ
ュラインに取り付けられるTagメモリと、アドレスを動
きベクトル検索を行う順に発生させるためのカウンタ及
びラッチを組み合わせたアドレス生成装置とを有する。
このシステムにより、外部メモリ入出力に対するアクセ
スを低下させることができ、低速のメモリを外部に接続
できるという効果を有する。

【００４１】また、本発明は従来に比して必要なキャッ
シュメモリ容量を５０％程度に低減することができる。

【００４２】更に、前記実施例に対してTagメモリ、Dir
tyビット、０比較器を追加することにより、ＣＰＵキャ
ッシュとして使用することもできる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るキャッシュシステム
を示すブロック図である。

【図２】同じくそのキャッシュメモリ領域を示す図であ
る。

【図３】本発明の第２実施例に係るキャッシュシステム
を示すブロック図である。

【図４】従来のキャッシュシステムを示す図である。

【図５】従来のキャッシュシステムの構成を示すブロッ
ク図である。

【図６】従来の画素を示す図である。

【符号の説明】

１６：読み込み要求信号 １７、２８：カウンタ ２０：除算器 ２５，２７，３０：ラッチ ３１：キャッシュブロック ３２：加算器 ３３：セレクタ ３９：Dirtyビット ４０：キャッシュTagメモリ ４１、４４：セレクタ ４２：モード切替信号 ４３：０比較器 ４５：除算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 他システムからの読み込み要求信号に対
   して、これを入力としてアップカウント動作を行う外部
   アドレス生成用カウンタと、 他システムより書き込まれた参照領域のスタートアドレ
   スを保持するスタートアドレスラッチと、 前記外部アドレス生成用カウンタの出力と、前記スター
   トアドレスラッチの出力を入力としこれを加算し外部ア
   ドレスを出力するアドレス加算器と、 前記アドレス加算器の出力を入力としキャッシュライン
   のサイズで除算を行う除算器と、 前記外部アドレス生成用カウンタの桁上がり出力をトリ
   ガとして、他システムより書き込まれたスタートアドレ
   スのオフセットを保持するオフセットラッチと、 前記オフセットラッチの値と、前記スタートアドレスラ
   ッチの内容とを加算し、結果を再びスタートアドレスラ
   ッチに描き戻すオフセットアドレス加算器と、 他システムより書き込まれたキャッシュラインのスター
   トアドレスを保持するキャッシュラインスタートアドレ
   スラッチと、 前記キャッシュラインスタートアドレスラッチの値を初
   期値としてアップカウント動作を行うキャッシュライン
   位置カウンタと、 前記アドレス加算器の出力と前記キャッシュライン位置
   カウンタとの出力から、２つのキャッシュラインに対し
   て１つのアドレスタグを持つキャッシュメモリのアドレ
   スを生成するアドレス生成器と、 前記キャッシュメモリタグの出力と、前記除算器の出力
   とを比較し、ＣＰＵに対してＷａｉｔ信号と、キャッシ
   ュヒット／ミスヒットとを出力する比較器と、 前記比較器の値より、外部入力データと、キャッシュラ
   イン上のデータとを切り替えて、リードデータを出力す
   るセレクタと、を有することを特徴とするキャッシュシ
   ステム。
2. 【請求項２】 前記２つのキャッシュラインに対して増
   設された２つのキャッシュタグと、 ＣＰＵモードと動きベクトル検索モードとを切り替える
   切り替え信号によって除算器のアドレス入力を切り替え
   る切り替え器と、 前記切り替え信号によってアドレスの除算数を切り替え
   る除算器と、 前記切り替え信号によってキャッシュライン上のアドレ
   ス生成の値を変更するアドレス生成器と、を有すること
   を特徴とする請求項１に記載のキャッシュシステム。