JPH0676051A - 並列画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】少ない回路構成で並列画像処理を行うことが可
能な並列画像処理装置を提供する。 【構成】各領域が互いに隣接するように複数領域に分割
された画像を各々記憶する複数の記憶手段ＬＭ００〜３
３と、この複数の記憶手段ＬＭ００〜３３から別々にデ
ータを出力する手段７〜１０と、上記複数の記憶手段Ｌ
Ｍ００〜３３より出力されたデータを互いに隣接する領
域のデータを含めて画像処理プロセッサに入力する手段
７〜１０と、上記画像処理プロセッサより出力された複
数の画像データを復元する手段とを具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列画像処理装置に関
し、特に、画像メモリをいくつかに分割してそれぞれ分
割された部分から同時に画素を読み出し、複数の画像処
理プロセッサで処理した後、そのデータを復元する装置
に関する。

【０００２】

【従来の技術】従来、画像のコンボリューション演算に
おいては図１６に示すように注目画素Ｄ₁ に対してその
近傍の８画素の値Ｄ₂ 〜Ｄ₉ を用いて値を確定させてい
た。例えば、同図Ｇ₁ の部分の値を得るために、９×Ｄ
₁ −Ｄ₂ −Ｄ₃ −Ｄ₄ −Ｄ₅ −Ｄ₆ −Ｄ₇ −Ｄ₈ なる式
を用いて計算する。

【０００３】そこで図１７のように高速処理のために画
面を４分割して並列処理をしようとすると、重複部分で
あるＳ０〜Ｓ５の画素については、互いに隣接する画像
処理プロセッサにデータを出力しなければならない。

【０００４】そこでＳ０〜Ｓ５の部分を図１８に示すよ
うに２つづつ用意しておき画像をメモリに入力する際に
ここに同時に書き込んでしまい、読み出す時は別のＳ０
〜Ｓ５より読み出すことですべてのデータを処理プロセ
ッサに供給していた。

【０００５】又、テレビなどの画像データは１ライン毎
に並んでいる。ところが上で説明した様に画像処理では
連続する複数のラインが同時に画像処理プロセッサに対
して入力されなければならない。そのために図１９に示
すように入力データをライン毎に保持できるラインメモ
リ１００、１０１を介して直近の３ラインを同時に出力
できるようにしている。すなわち、入力端より入力され
たデータは出力Ａに出力されると同時にラインメモリ１
００に入力される。ラインメモリ１００は１ライン分の
みデータを保持した後に出力を開始するので、入力と比
べてちょうど１ライン分遅れて出力が開始される。又、
ラインメモリ１００の出力はＡと比べて１ライン分遅れ
て出力Ｂに出力されると同時にラインメモリ１０１に出
力される。同様にラインメモリ１０１は１ライン分遅れ
て出力Ｃにデータを出力する。このように、出力Ａ，
Ｂ，Ｃから出力される直近の３ライン分のデータを利用
して画像処理をしていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
方法においては重複する部分のメモリを別に用意しなけ
ればならない。又、別のメモリに同時に書き込むという
回路が必要になる。又、上記の方法を用いると出力され
た結果に対して上記した複数ラインを同時に出力する回
路を各々分割したメモリごとに必要になる。

【０００７】本発明の並列画像処理装置はこのような課
題に着目してなされたものであり、その目的とするとこ
ろは、同時に出力するライン数だけメモリを用意し、こ
のメモリから分割されたデータのみを読み出しながら重
複する部分も含めてそれぞれの画像処理プロセッサにき
れ目なく供給することによって少ない回路構成で画像処
理を行うことが可能な並列画像処理装置を提供すること
にある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の並列画像処理装置は、各領域が互いに隣
接するように複数領域に分割された画像を各々記憶する
複数の記憶手段と、この複数の記憶手段から別々にデー
タを出力する手段と、上記複数の記憶手段より出力され
たデータを互いに隣接する領域のデータを含めて画像処
理プロセッサに入力する手段と、上記画像処理プロセッ
サより出力された複数の画像データを復元する手段とを
具備する。

【０００９】

【作用】すなわち、本発明の並列画像処理装置において
は、各領域が互いに隣接するように画像を複数の記憶領
域に分割記憶し、この記憶領域に対しては同一のアドレ
スを与え、記憶領域から発生したデータをならべ変える
ことで、すべての画像処理プロセッサに必要な複数ライ
ンのデータをきれ目なく与える。

【００１０】

【実施例】以下、図面を参照して本発明に係る並列画像
処理装置の一実施例を説明する。本実施例では図２の１
６×４画素の画像を４×４の部分に分割し、それを並列
処理する場合について説明する。

【００１１】図１においてＬＭ００〜ＬＭ３３は画像デ
ータを分割されたライン毎に格納可能なラインメモリで
ある。このメモリに入力された画像データを順次記憶し
て同時に出力する。まず入力端１１より入力された画像
データはすべてのラインメモリＬＭ００〜ＬＭ３３の入
力端に入力される。ところがラインメモリＬＭ００〜Ｌ
Ｍ３３に入力されたデータはそのメモリに対して書き込
み信号が入力されなければ書き込みが開始されない。そ
こで、ライト信号入力端１２から入力された書き込み信
号を書き込み信号切替回路１で切替える。切替えを行う
ためには入力端１３より画素クロックを入力しこれをカ
ウンタ６でカウントし、４進データを書き込み信号切替
回路１に与える。

【００１２】したがって、書き込み信号切替回路１は入
力された書き込み信号を４つの画素毎に４つの回路に送
ることができる。すなわち、第一番目に書き込み信号切
替回路１から出力される書き込み信号をラインメモリセ
レクト回路２で受けこれをライン毎に切替えてＬＭ０
０，ＬＭ１０，ＬＭ２０，ＬＭ３０の内のいずれかに書
き込む。これのセレクトをラインメモリセレクト回路２
で実行する。上記ラインごとに切り替える信号を作るの
がカウンタ１５である。カウンタ１５には入力端１４よ
り１ラインを１クロックとする信号が入力され、カウン
タ１５でカウントされ４進値として出力される。これが
ラインメモリセレクト回路２に入力されるために、ライ
ンメモリセレクト回路２ではライン毎に書き込みメモリ
が切替わる。

【００１３】同様に、書き込み信号切替回路１から出力
された次のライト信号はラインメモリセレクト回路３で
受けられ、その時、書き込みメモリになっているメモリ
に書き込まれる。以下同様にラインメモリセレクト回路
４，５でも同様の動作が行われ１ライン分のすべてのデ
ータがラインメモリに入力される。この時入力されるラ
インメモリを仮にＬＭ００，ＬＭ０１，ＬＭ０２，ＬＭ
０３とすると、これらのメモリに図２の画像データの内
００，０１，０２，０３がＬＭ００に、０４，０５，０
６，０７がＬＭ０１に、０８，０９，０Ａ，０ＢがＬＭ
０２に、０Ｃ，０Ｄ，０Ｅ，０ＦがＬＭ０３に入力され
たことになる。

【００１４】この時のタイミングチャートを図３に示
す。画像データは続けてＬＭ１ｘ（但しｘ＝０，１，
２，３），ＬＭ２ｘ，ＬＭ３ｘの順に入力される。した
がって、直近の３ラインのデータを常に出力するため
に、まずＬＭ１ｘ，ＬＭ２ｘ，ＬＭ３ｘが出力され、次
にＬＭ０ｘ，ＬＭ２ｘ，ＬＭ３ｘ、次にＬＭ０ｘ，ＬＭ
１ｘ，ＬＭ３ｘ、最後にＬＭ０ｘ，ＬＭ１ｘ，ＬＭ２ｘ
が出力される。

【００１５】ここで、ＬＭ０ｘのラインメモリにデータ
を書き込んでいるときには、ＬＭ１ｘ，ＬＭ２ｘ，ＬＭ
３ｘが読み出し状態になっている（実際には、まだ何も
データは書き込まれていない）。次にＬＭ１ｘのライン
メモリにライトするときには、ＬＭ０ｘ，ＬＭ２ｘ，Ｌ
Ｍ３ｘがリード状態になっている。同様にして、ＬＭ０
ｘ，ＬＭ１ｘ，ＬＭ３ｘがリード状態になり、最後にＬ
Ｍ０ｘ，ＬＭ１ｘ，ＬＭ２ｘがリード状態になって初め
てデータ処理が開始できる。すなわち、処理したいライ
ンに全てデータが入る。

【００１６】一般にライトしているラインバッファ以外
の全てのラインバッファをリードモードにする。このよ
うにすれば最初の３ラインにデータが入れば、その後連
続して処理できる。

【００１７】さらに、データセレクト回路７，８，９，
１０ではカウンタ１５より出力される値をセレクト信号
として、ラインメモリセレクト回路２，３，４，５が書
き込みメモリとして選択していないメモリを出力メモリ
として選択し、これらのデータのみをデータセレクト回
路７，８，９，１０から出力している。

【００１８】この時のラインメモリセレクト回路２の出
力とカウンタ１５の出力と、データセレクト回路７の出
力のタイミングを図４に示す。図からわかるように出力
Ｑ₀₃には直前にラインメモリに読み込まれたラインの画
像データが出力され、Ｑ₀₂にはその前に入力されたライ
ンの値が出力され、Ｑ₀₁にはさらにその前に入力された
ラインの画像データが出力される。

【００１９】したがって、Ｑ₀₁，Ｑ₀₂，Ｑ₀₃の出力をそ
のまま画像処理プロセッサに入力すると３×３のコンボ
リューション演算が可能になる。またデータセレクト回
路７の出力のタイミングは１ラインの入力が開始されて
から終了するまでの間に１／４ラインのデータを出力す
れば良いので入力される画素クロックの１／４の速度で
画像処理を行えば良くなる。この例の場合で言えば、１
６画素を入力している時間で４つのみの画素の画像処理
を行えば良いことになる。

【００２０】以下、ラインメモリセレクト回路３とデー
タセレクト回路８、ラインメモリセレクト回路４とデー
タセレクト回路９、ラインメモリセレクト回路５とデー
タセレクト回路１０についても同様に動作しそれぞれの
画像処理プロセッサに必要なデータを送ることができ
る。

【００２１】次に書き込み信号切替回路１の動作を説明
する。ここでは入力された書き込み信号を必要なライン
メモリに分配する。書き込み信号切替回路１は図５に示
すセレクタで構成されその動作タイミングは図６に示す
ようになる。

【００２２】ここで、ラインメモリセレクト回路２，
３，４，５についても同様であり、これらの回路に与え
られるセレクト信号に対応する書き込み信号が必要なラ
インメモリに与えられる。

【００２３】図９は図１のデータセレクト回路７の構成
を示す図である。これは図７に示すような回路を３つ組
み合わせたものである。図７において、入力端子Ａ，Ｂ
に入力されたセレクト信号に従い、入力信号Ｘ₀ ，
Ｘ₁ ，Ｘ₂ ，Ｘ₃ の内の１つが選択出力される。この動
作のタイミングチャートを図８に示す。

【００２４】図９のデータセレクト回路７は以下に述べ
る動作を行う。まず、図９に示すデータセレクト回路７
からは図４に示す出力が得られる。すなわち、まず（Ｓ
０，Ｓ１）＝（０，０）の時にデータセレクタ２０はＬ
Ｍ１０の出力をＱ₀₁に出力しており、データセレクタ２
１はＬＭ２０の出力をＱ₀₂に出力しており、データセレ
クタ２２はＬＭ３０の出力をＱ₀₃に出力する。以下同様
にＱ₀₁，Ｑ₀₂，Ｑ₀₃には必要なデータが出力されること
になる。

【００２５】図１のデータセレクト回路８，９，１０に
おいても同様の回路で構成されており、それぞれの出力
端からは必要なデータがデータセレクト回路７と同様の
タイミングで出力される。この回路構成ではライト時と
リード時でデータの出力タイミングとアドレスが全く違
ってしまう。そのために、図１０のアドレス発生回路と
セレクタが使用される。

【００２６】すなわち、図１０のライトアドレス発生器
３１で発生させたアドレスとリードアドレス発生器３２
で発生したアドレスをセレクタ３３でセレクトし出力端
３５に出力するものである。入力端３４にはライト信号
を入力させる事によりライト信号が入力されたメモリに
対してライトアドレスが出力端から出力されるようにな
る。したがってこの回路を分割されたメモリブロックＬ
Ｍｘ０，ＬＭｘ１，ＬＭｘ２，ＬＭｘ３（ｘ＝０，１，
２，３）毎に用意することで入力データが分割されたエ
リア毎に出力されるラインバッファが構成できる。

【００２７】次に、コンボリューション演算のために３
画素を同時に並列画像処理装置に入力する場合を考え
る。図１１に示す画像データがある時、データ０１，０
２，０３を使用して計算を行い、次に０２，０３，０４
を使用して次の計算を行う。しかしながら本実施例の場
合は横方向に４画素分のデータしかなくかつその隣接す
るメモリからはデータが直接画像処理プロセッサに入力
されない。そこで中間のデータを隣接する並列画像処理
装置に出力するために図１２に示す回路を付加する。

【００２８】図１２において、ＬＭ０ｘと示した回路は
ＬＭ００，ＬＭ０１，ＬＭ０２，ＬＭ０３を代表し、そ
の内の１つがＬＭ０ｘから出力される。入力端４９から
はセレクト信号が入力されこの信号でセレクタ４１，４
２，４３，４４の入力がセレクトされ、それぞれ出力端
４５，４６，４７，４８に出力される。

【００２９】ここで、セレクト信号の値０によりセレク
タ４１のｂ端子に入力された値が出力され、端子４５に
送出されるものとする。同様にセレクト信号の値が１の
時にａ端子の入力が出力に、セレクト信号の値が２の時
にｃ端子の入力が出力されるものとすると、セレクト信
号の値により出力４５，４６，４７，４８からは隣接す
るメモリの値を出力することが可能になる。この回路で
はセレクタ４１のａ入力とセレクタ４４のｃ入力は両端
のラインメモリの値を入力しているが、これは画像デー
タの値の存在しない点のデータを補うためのものであ
り、ここにレジスタを追加することで常に同一のデータ
が入力されるようにすることが可能である。

【００３０】ここで、ラインメモリには図２に示す画像
データの第一ラインが入力されているものとし、各ライ
ンメモリからは分割されたデータが出力可能な状態にあ
るものとする。この時ＬＭ０ｘからはデータが０３，０
０，０１，０２，０３，００の順で出力されるようにこ
のラインメモリにリードアドレスを与える。他のライン
メモリにも同じアドレスを同時に与えると、図１３に示
すようなタイミングで各値が出力される。この時、図１
２の入力端４９にセレクト信号として１→０→２→１と
連続して変化する値を入力すると、図１２の出力端４
５，４６，４７，４８から出力される値は図１４の様に
なる。

【００３１】図１４からわかるように、端子４５からは
隣接するデータも入力されているために、この値を画像
処理プロセッサで処理すると、現画像を一つの画像処理
プロセッサで処理した場合と同じ結果を得ることができ
る。但しこの場合、図１４のセレクト信号が値０以外の
時に画像処理プロセッサが出力した値は意味をもたない
ので、セレクト信号の値が０の時のもののみを使用す
る。ここでは説明のために１×３の入力からコンボリュ
ーション演算をする場合で説明したが、図１２の回路を
あと２つ合計３つ使用することで３×３のコンボリュー
ション演算を実施することができる。

【００３２】又、画像処理プロセッサから出力された値
を１ラインに変換するためには先に説明したラインメモ
リを逆に使用することにより個々のプロセッサを元の１
ラインに復元することが可能となる。すなわち、図１５
のごとく画像処理プロセッサ６０，６１，６２，６３か
ら出力された値をライン毎に切り替えるセレクタ６４，
６５，６６，６７で切り換え必要なラインメモリＬＭ７
０〜７３又はＬＭ８０〜８３に書き込む。書き込まれた
データは出力データセレクタ９１，９２，９３，９４で
現在書き込み動作を行っていないメモリから順に読み出
される。ＬＭｘ０，ＬＭｘ１，ＬＭｘ２，ＬＭｘ３（但
しｘ＝８又は７）の順で読み出すと、画像処理プロセッ
サ１で処理したものと全く同じ結果を得ることができ
る。この図１５の回路には書き込み動作と読み出し動作
では全く別のアドレスを与える必要がある。この回路は
上記で説明した図１０の回路と同様である。

【００３３】このように本実施例によると、１つの連続
した画像を分割して別々の画像処理プロセッサを使用し
て処理しても、１つの画像処理プロセッサを使用して得
た結果と全く同じになる。又、この例のように４つに分
割して処理を行うと個々のプロセッサは１つのプロセッ
サで全体を処理する場合の１／４の時間で処理を終了さ
せることができる。

【００３４】この実施例では４×１６の画像について示
したが、任意のサイズの画像データを処理可能なように
拡張可能である。又、画面分割数を４で行ったが、分割
数においても任意の数に分割可能なように拡張可能であ
る。

【００３５】さらに、図１９に示す従来の入力バッファ
は入力しながら出力するので、入力と出力のタイミング
が同じでなければならない。本実施例では、図１に示す
ように、入力と出力のラインバッファに別々のメモリを
使用しているために、入力と出力がかならずしも同じタ
イミングで行われる必要がない。このことを利用すると
入力データの２倍（これに限定されない）のスピードで
メモリから読み出すことも可能になる。

【００３６】画像処理プロセッサの構成によっては画像
両端のデータを２回づつ読み出す必要がある場合がある
が、この場合、１ラインのデータ数をｎとすると、ｎ＋
２回の読み取り動作が必要になる。このような場合従来
の方法だと書き込みを２回分待たせてその間にリードを
行わせていたが、本実施例の方法ではライトをｎ回行っ
ている期間にリードをｎ＋２回行わせることも可能にな
る。

【００３７】

【発明の効果】以上詳述したように、本発明において
は、分割された画像から重複部分のデータを含むデータ
を出力するラインバッファと、互いに隣接する画像処理
プロセッサにデータをきれ目なく供給可能なセレクタと
を使用することで並列画像処理が可能となる。又、出力
ラインバッファを使用することで別々のプロセッサが出
力した結果を１ラインに復元することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る並列画像処理装置の一実施例の構
成図である。

【図２】並列処理される画像データの一例を示す図であ
る。

【図３】図１に示す並列画像処理装置の動作を説明する
ためのタイムチャートである。

【図４】ラインメモリセレクト回路の出力とカウンタの
出力と、データセレクト回路の出力のタイミングを示す
図である。

【図５】書き込み信号切替回路の構成を示す図である。

【図６】書き込み信号切替回路の動作タイミングを示す
図である。

【図７】データセレクト回路の構成要素を示す図であ
る。

【図８】図７に示す回路の動作タイミングを示す図であ
る。

【図９】データセレクト回路の構成を示す図である。

【図１０】ライト時とリード時でデータの出力タイミン
グとアドレスが異なる場合に付加される回路の構成図で
ある。

【図１１】コンボリューション演算時における画像デー
タの一例を示す図である。

【図１２】中間のデータを隣接する並列画像処理装置に
出力するために付加される回路の構成を示す図である。

【図１３】画像データがラインメモリから出力されるタ
イミングを示す図である。

【図１４】画像データが出力端から出力されるタイミン
グを示す図である。

【図１５】画像処理プロセッサから出力された値を１ラ
インに変換するための回路構成を示す図である。

【図１６】画像のコンボリューション演算を説明するた
めの図である。

【図１７】従来の方法による画像処理の問題点を説明す
るための図である。

【図１８】従来の他の画像処理方法を説明するための図
である。

【図１９】従来の並列画像処理回路の構成図である。

【符号の説明】

１…書き込み信号切替回路、２〜５…ラインメモリセレ
クト回路、６，１５…カウンタ、７〜１０…データセレ
クト回路、ＬＭ００〜ＬＭ３３…ラインメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】各領域が互いに隣接するように複数領域に
   分割された画像を各々記憶する複数の記憶手段と、 この複数の記憶手段から別々にデータを出力する手段
   と、 上記複数の記憶手段より出力されたデータを互いに隣接
   する領域のデータを含めて画像処理プロセッサに入力す
   る手段と、 上記画像処理プロセッサより出力された複数の画像デー
   タを復元する手段と、を具備することを特徴とする並列
   画像処理装置。