JPH06268850A - 画像変換回路 - Google Patents

Abstract

(57)【要約】 【目的】より小さな規模で画像の拡大／縮小が可能な画
像変換回路を提供する。 【構成】辺演算部１０５は、まず副走査方向の倍率を入
力し、副走査方向の変倍率に応じた辺の長さを算出す
る。算出された長さはメモリ１１０に格納される。副走
査方向に１ページ分の長さの算出が終えたなら、次に、
辺演算部１０５は主走査方向の倍率を入力として、主走
査方向の辺の長さを算出する。それと同時に、メモリ１
１０から副走査方向の長さを読み出して、それらを画像
データ生成部１４４に入力する。ここでは、算出された
変倍後の変の長さと入力画素データとを基に、画像信号
を生成して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２値画像を変倍、すな
わち拡大／縮小する画像変換回路に関するものである。

【０００２】

【従来の技術】従来、２値画像を拡大／縮小する画像変
換回路としては、次のような装置の構成が知られてい
る。

【０００３】この従来の画像変換回路は、図１７及び図
１８の様に、主走査方向用辺演算部（主走査方向縮小演
算部１０５と拡大演算部１０６）と副走査方向用辺演算
部（副走査方向縮小演算部１０７と拡大演算部１０８）
の２つの辺演算部を持っている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例では、辺演算部として主走査用と副走査用の２つの
回路が必要となるため、回路規模が大きくなるという欠
点があった。

【０００５】本発明は上記従来例に鑑みて成されたもの
で、回路規模を小さくした画像変換回路を提供すること
を目的とする。

【０００６】

【課題を解決する為の手段】上記目的を達成するため
に、本発明の画像変換回路は次のような構成からなる。

【０００７】ラスタ形式の画像データを変倍する画像変
換回路であって、画像データの所望の走査方向について
辺の長さを算出する算出手段と、該算出手段により算出
した辺の長さを記憶する記憶手段と、該記憶手段より記
憶した順に辺の長さを読み出す読み出し手段と、該読み
出し手段により読み出す一方の走査方向の辺の長さと、
前記算出手段により算出する他方の走査方向の辺の長さ
とに基づいて画像データを変換する変換手段とを備え
る。

【０００８】

【作用】一方の走査方向の辺の長さを算出して記憶手段
に記憶し、他方の走査方向の辺の長さを算出しつつ、前
記記憶手段から読み出した辺の長さと併せて画像データ
を変換する。

【０００９】

【実施例】図１及び図２は、本発明の実施例の画像によ
る画像変倍回路の構成を示すブロック図である。 ＜回路構成＞図中、１０１は主走査方向の倍率を設定す
るレジスタ、１０２は主走査方向の変換が拡大であるか
縮小であるかを設定するレジスタであり、拡大の時は
“１”、縮小の時は“０”とする。１０３は副走査方向
の倍率を設定するレジスタ、１０４は副走査方向の変換
が拡大であるか縮小であるかを設定するレジスタであ
り、その値は主走査と同様である。尚、レジスタ１０１
〜１０４は、図示しないＣＰＵにより設定される。

【００１０】１０５は辺演算部で、従来例である図１７
及び図１８の主走査方向演算部１０５、１０６を一つに
したものと同じ構成の回路からなる。

【００１１】１０６は水晶発振器からの信号を分周して
ライン同期信号を発生するライン同期信号発生部、１０
７は水晶発振器からの信号を分周して読み出しパルスを
発生する読み出しパルス発生部、１０８、１３６はＪＫ
フリップフロップである。１０９はバッファであり、イ
ネーブル信号が“０”の時に、左から入力されたデータ
は、右から出力され“１”の時には、出力されない。

【００１２】１１０はＲＡＭ、１１１はＲＡＭ１１０の
アドレスを生成するカウンタ、１１２は、ＪＫフリップ
フロップ１０８の出力が“０”のときは水晶発振器から
のクロックを、“１”の時は、読み出しパルス発生部か
らの信号を出力するマルチプレクサである。

【００１３】１１３，１１９，１３５はインバータ、１
１４，１１５，１２１，１２２，１３２，１３４はＡＮ
Ｄゲート、１１６，１１７，１１８，１２３，１３１は
ＯＲゲート、１２０はＮＡＮＤゲート、１２４は一ライ
ン分の画像信号が蓄積できるラインバッファ、１２５，
１２６，１２７，１２８，１３３はＤフリップフロッ
プ、１２９，１３０は定数２５６を出力する定数部、１
３７はマルチプレクサである。１４１と１４２とは、そ
れぞれ定数部１２９と１３０とからもう１つの入力を減
ずる減算器である。画素信号演算部１４４は、辺演算結
果と画像信号とから拡大縮小された画素信号を算出す
る、次に、以上の構成における、縮小時と拡大時の辺演
算部１０５の動作について説明する。辺演算部１０５か
らの出力は、クロック制御信号及び辺の長さである。ク
ロック制御信号は負論理の信号で“０”のとき画像クロ
ックがイネーブルとなる。また、辺の長さは１〜２５６
の範囲の値で、９ビットのパラレル信号である。

【００１４】＜画像の縮小及び拡大の演算法＞縮小例と
して倍率２００／２５６の辺の長さの演算法を図１９を
使って説明する。まず１画素目の辺の長さとして、２０
０を出力する。以下順に辺の長さは ２００−（２５６−２００）＝１４４ ２００−（２５６−１４４）＝８８ ２００−（２５６−８８）＝３２となる。

【００１５】次の辺の長さは、同じ演算によれば、 ２００−（２５６−３２）＝−２４ と負になってしまうが、これは図１９の辺ｅを見るとわ
かるように、変換後画素に変換前画素が３画素重なって
いることを表す。従って辺の長さは、−２４＋２００＝
１７６となる。

【００１６】なお、このとき変換後画素数を合わせるた
めにクロック制御信号を、水晶発振器からのクロックの
１クロック分の間Ｈｉｇｈにする。

【００１７】次の辺の長さは２００−（２５６−１７
６）＝１２０となり、以降の処理を繰り返す。

【００１８】次に拡大例として、倍率７００／２５６の
辺の長さの演算法を図２０を使って説明する。まず、１
画素目の辺の長さとして２５６を出力する。次の辺の長
さは、７００−２５６＝４４４＞２５６であるので、２
５６を出力する。前記の不等号が＞のときは、クロック
制御信号は“１”（ディセーブル）とする。次の辺の長
さは、４４４−２５６＝１８８≦２６６であるので、１
８８を出力し、クロック制御信号は“０”とする。

【００１９】（１８８＋７００）−２５６＝６３２＞２
５６であるので、２５６を出力する。以降、同様の処理
を繰り返す。

【００２０】以上が、縮小、及び拡大の辺演算法であ
る。

【００２１】＜縮小処理の説明＞次に、図１〜図８を使
って主・副走査共に倍率２００／２５６の縮小処理の説
明をする。図３〜図７は、連続するタイミング図であ
り、説明中の「タイミング図」とはこれらの図を指す。
また、説明中の符号Ａ〜Ｆは図１及び図２中の各部にお
ける信号を示している。

【００２２】まず、図１及び図２の主・副走査倍率レジ
スタ１０１，１０３に“２００／２５６”を設定し、主
・副走査拡大／縮小レジスタ１０２，１０４には縮小な
ので、“０”を設定する。以上でレジスタの設定が終了
したので、レジスタ設定終了信号を、０から“１”にす
る。上述の一連の設定等は、図示しないＣＰＵで行う。

【００２３】レジスタ設定終了信号が“１”になったの
で、水晶発振器からのクロック入力がマルチプレクサ１
１２の出力となり、ＲＡＭ１１０のアドレスはカウンタ
１１１によりクロックに同期してカウントアップされ
る。同時に、辺演算部１０５では、水晶発振器からのク
ロックに同期して前述の副走査の辺演算結果（バッファ
１０９出力：信号Ｅ）とクロック制御信号（マルチプレ
クサ１３７出力：信号Ｆ）を出力する。そのタイミング
は、図１及び図２ののようになる。又、ＲＡＭ１１０
への書き込みは、水晶発振器からのクロックの立ち上が
りで行われ、１番地に２００、２番地に１４４、３番地
に８８、…、８１９１番地に××となり、８１９１番地
のときにカウンタ１１１からキャリーアウトＣ０信号が
出て、次のクロックで、ＪＫＦＦ１０８のＱ出力である
ページ同期制御信号は“０”から“１”になる。以上で
副走査の辺演算結果がＲＡＭ１１０に書き込まれたこと
になる。本実施例では最大読取りサイズでＡ３としてい
るので、８１９１ライン分あれば十分足りる。

【００２４】ページ同期制御信号は、“１”で外部から
のページ同期信号をイネーブルにし、かつライン同期信
号発生部１０６、読み出しパルス発生部１０７の出力も
イネーブルにする。又、マルチプレクサ１１２の出力
は、ＯＲゲート１３１の出力となる（マルチプレクサ１
１２の出力）。

【００２５】最初の読み出しパルスでＲＡＭ１１０のア
ドレスは１番地となり、ＲＡＭ１１０から２００が信号
Ｅ及び信号Ｃ（信号Ｅと同じ信号）に出力され、信号Ｄ
（減算器１４２の出力）には２５６−２００＝５６が出
力されている。この状態の時（信号Ｃが２００、信号Ｄ
が５６の時）、最初のライン同期信号が出力され、主走
査方向の変倍処理が行われる。その処理方法を、図８を
使って説明する。図８は図４ののライン同期信号が
“１”の時の詳細図である。

【００２６】辺演算部１０５は、ライン同期信号が
“１”になると、画像クロックに同期して、主走査の辺
演算結果とクロック制御信号とを図８のように出力す
る。主走査倍率は２００／２５６と縮小なので、ＡＮＤ
ゲート１１４の上側の入力は１になり、画像クロックが
制御される。ＡＮＤゲート１１５の上側の入力は０にな
り、ＯＲゲート１１７の下側の入力は０となるので、読
み出しクロック出力は水晶発振器からのクロック入力が
そのまま出力される。前述のように、辺の演算結果（信
号Ａ）が１７６の時は、変換後画素に変換前画素が３画
素重なっており、変換後画素数を合わせるために、クロ
ック制御信号を水晶発振器からのクロックの１クロック
分の間の１にして、画像クロック出力を間引く処理を行
う。以降、辺演算処理を繰り返し、ライン同期信号が
“０”になって１ラインの処理が終了する。又、ライン
同期信号が出力されるたびに、図８の処理が繰り返され
る。

【００２７】図３〜図７に戻るが、１ライン目の処理が
終了した後、次の読み出しパルスが発生し、ＲＡＭ１１
０のアドレスは２番地に更新され、ＲＡＭ１１０に書き
込まれている辺の長さ１４４が出力される。従って２ラ
イン目の処理が行なわれている間、信号Ｃには１４４、
信号Ｄには１１２が出力されている。以降、３ライン目
の処理中は、信号Ｃには３２、信号Ｄには２２４が出力
される。次の５番地で、辺の長さ１７６と信号Ｆに
“１”の信号が出力される。これは図３ののときにＲ
ＡＭ１１０の５番地にクロック制御信号“１”が書き込
まれている為であり、これは度々書いているように変換
後画素に変換前画素が３画素重なっていることを意味す
る。従って、変換後ライン数を合わせるために、ライン
同期信号を１ライン間引く必要がある。この制御方法を
説明すると、信号Ｆに“１”が出力されているので、Ｎ
ＡＮＤゲート１２０の入力は２つとも１となり、０が出
力される。従って、ＮＡＮＤゲート１２２の出力つまり
ライン同期信号は図６ののように１ライン間引かれ
る。そして、次のライン同期信号のときに、信号Ｃには
１７６、信号Ｄには８０が出力されており、その次のラ
イン同期信号で、アドレスは６番地となり信号Ｃには１
２０、信号Ｄには１３６が出力される。そのラインの処
理が終了して、ページ同期制御信号は０となり、１ペー
ジ分の処理が終了する。

【００２８】本例は、変換後の主走査画素数６、副走査
ライン数６、主走査、副走査共に倍率２００／２５６の
簡単なものを取り上げたが、Ａ４サイズ１ページなどの
場合も同様な処理を繰り返すだけである。

【００２９】＜拡大処理の説明＞次に、図１及び図２及
びタイミング図である図９〜図１４を使って、主・副走
査共に倍率７００／２５６の拡大処理の説明をする。図
９〜図１３は連続したタイミング図である。

【００３０】まず、図１及び図２の主・副走査倍率レジ
スタ１０１，１０３に“７００／２５６”を主・副走査
拡大／縮小レジスタ１０２，１０４に、拡大なので
“１”を設定する。以上でレジスタの設定が終了したの
で、レジスタ設定終了信号を０から“１”にする。

【００３１】レジスタ設定終了信号が“１”になったの
で、水晶発振器からのクロックに同期して、縮小例で説
明したのと同様に、副走査の辺演算結果とクロック制御
信号の出力を、ＲＡＭ１１０のアドレス１〜８１９１番
地まで順に書き込む。そのタイミングは図９ののよう
になる。

【００３２】その後、ページ同期制御信号は、“１”に
なり、最初の読み出しパルスで、ＲＡＭ１１０のアドレ
スは１番地となり、ＲＡＭ１１０から２５６が信号Ｃに
出力され、信号Ｄには０が出力される。この状態の時、
最初のライン同期信号が出力され、主走査方向の変倍処
理が行われる。その処理方法を図１４を使って説明す
る。図１４は、図１０ののライン同期信号が“１”の
ときの詳細図である。

【００３３】辺演算部１０５は、ライン同期信号が
“１”になると画像クロックに同期して、主走査の辺演
算結果とクロック制御信号を、図１４のように出力す
る。主走査倍率は７００／２５６と拡大なので、ＡＮＤ
ゲート１１５の上側の入力は１になり、読み出しクロッ
クが制御される。ＡＮＤゲート１１４の上側の入力は０
になり、ＯＲゲート１１６の下側の入力は０となるの
で、画像クロック出力は、水晶発振器からのクロック入
力がそのまま出力される。

【００３４】前述のように、拡大の時には、辺演算部１
０５は、演算結果が２５６を超えた場合は辺演算結果出
力を２５６、クロック制御信号を“１”にし、演算結果
が２５６以下の場合は、辺演算結果出力をその値にクロ
ック制御信号を“０”にして読み出しクロックをイネー
ブルにして、次の画素データを要求する。

【００３５】以降、辺演算処理を繰り返し、ライン同期
信号が“０”になって、１ラインの処理が終了する。
又、ライン同期信号が出力されるたびに、図１４の処理
が繰り返される。

【００３６】図９〜図１３に戻るが、１ライン目の処理
が終了した後には、次の読み出しパルスが発生し、ＲＡ
Ｍ１１０のアドレスは２番地に更新され、ＲＡＭ１１０
に書き込まれている辺の長さ２５６が出力される。従っ
て、２ライン目の処理が行われている間、信号Ｃには２
５６、信号Ｄには０が出力されている。次の３番地で辺
の長さ１８８と信号Ｆに“０”が出力される。これは、
図９のの時に、ＲＡＭ１１０の３番地に、クロック制
御信号“０”が書き込まれているためである。下が
“０”なので、ライン読み出しパルスはイネーブルとな
り、次のラインデータを要求する。以降、４ライン目の
処理中には、信号Ｃには２５６、信号Ｄには０、５ライ
ン目の処理中には、信号Ｃには２５６、信号Ｄには０、
６ライン目の処理中には、信号Ｃには１２０、信号Ｄに
は１３６、７ライン目の処理中、信号Ｃには２５６、信
号Ｄには０が出力される。処理が終了したら、ページ同
期制御信号は０となり、１ページ分の処理が終了する。
本例は、変換後の主走査画素数７、副走査ライン数７、
主走査、副走査共に倍率７００／２５６の簡単なものを
取り上げたが、Ａ４サイズ１ページなどの場合も同様な
処理を繰り返すだけである。

【００３７】以上が主走査・副走査共に縮小、主走査・
副走査共に拡大の場合の動作説明だが、これ以外の主走
査縮小・副走査拡大あるいは主走査拡大・副走査縮小の
場合も、主走査と副走査の動作を組み換えるだけであ
る。

【００３８】＜画像信号の生成＞次に、画像データ制御
及び画像信号の演算について説明する。画像データは、
ラインバッファ１２４により、１ライン分遅延した画像
データがＤフリップフロップ１２５に入力される。Ｄフ
リップフロップ１２５のデータは、Ｄフリップフロップ
１２７により、１画素分遅延する。また、画像信号入力
はそのままＤフリップフロップ１２６に入力される。Ｄ
フリップフロップ１２６のデータはＤフリップフロップ
１２８に入力され、１画素分遅延する。

【００３９】以上の処理により、２×２の４画素を参照
する。図１５に示すように、主走査方向の辺演算結果
Ａ，Ｂ及び副走査方向の辺演算結果Ｃ，Ｄのそれぞれを
掛け合わせた面積、Ａ×Ｃ，Ｂ×Ｃ，Ａ×Ｄ，Ｂ×Ｄを
求め、さらにそれぞれに対応する画像データｖ，ｗ，
ｘ，ｙを掛け合わせた後、加算した値が変換後画素の濃
度レベルとなる。この乗算及び加算を行う回路が、画素
信号演算部１４４である。又、縮小例で述べたように、
倍率が１／２倍以上１倍未満の場合には、変換後の画素
の一辺に対し、変換前の画素が３画素重なることがあ
り、主・副走査方向共にこの倍率で変換を行うと、変換
後の１画素に対し変換前の画素が最大９画素重なる。こ
れらの画素がすべてに対し、演算を行うことは、ハード
規模の増加になる。

【００４０】そこで本実施例では、従来の技術による方
法と同じように、参照画素を主走査方向２画素、副走査
方向２画素の計４画素とし、参照画素が４画素を超える
場合は、近似処理を行う。

【００４１】例えば、図１６に示す主・副走査方向共、
１３６／２５６の倍率の変換前画素と変換後画素の対応
の例で説明する。変換後画素Ｐに重なる変換前画素は９
画素あり、この領域をａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈ，ｉとし、ａ〜ｉの面積をＳａ〜Ｓｉ，ａ〜ｉの色を
Ｉａ〜Ｉｉとする。Ｉは黒のとき“１”、白のとき
“０”とする。近似方法は、領域ｃと領域ｂとは同色、
領域ｇと領域ｄとは同色、領域ｆ，ｈ，ｉと領域ｅとは
同色であると近似する。この方法によれば画素Ｐの濃度
Ｉｐは次のようになる。

【００４２】 Ｉｐ＝｛Ｓａ・Ｉａ＋（Ｓｂ＋Ｓｃ）・Ｉｂ＋（Ｓａ＋Ｓｇ）・Ｉｄ ＋（Ｓｅ＋Ｓｆ＋Ｓｈ＋Ｓｉ）・Ｉｅ｝／２５６・２５６ ＝｛（１３６＋４０）・８０＋（１３６＋４０）・（１３６＋４０）｝ ／２５６・２５６ ＝０．６８７５ となる。

【００４３】一方、拡大の時には、如何なる倍率でも、
変換後の１画素に対し重なる変換前の画素は４画素以下
であるため近似の必要はない。

【００４４】尚、変換後の一辺の長さは２５６に限るわ
けではなく、任意の値で演算して良い。この値は、定数
部１２９及び１３０で発生する。又、本例では、参照画
素の位置を限定して近似を行ったが、面積の大きい画素
から４つを参照画素としてもよい。更に、参照画素は２
×２には限定されず、変換画像の再現性、ハード規模及
び処理速度との兼ね合いにより適当な大きさに変更して
も構わない。

【００４５】又、本実施例では、副走査方向の辺演算結
果をメモリに蓄積したが、逆に主走査方向の辺演算結果
をメモリに蓄積してもよい。

【００４６】以上の構成により、１つの辺演算部を有す
る本実施例の画像変倍回路により、画像の主走査方向と
副走査方向との両方向について拡大・縮小を施すことが
でき、画質を低下させることなく回路構成を簡単にし、
その規模を縮小することができる。このことで、回路の
信頼性が高まるという、また、回路の製造コストが安価
になるという効果を得ることができる。

【００４７】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。

【００４８】

【発明の効果】以上説明したように、本発明にかかる画
像変換回路は、小規模に構成することができるという効
果がある。

【図面の簡単な説明】

【図１】本実施例の画像変換回路の構成を示すブロック
図である。

【図２】本実施例の画像変換回路の構成を示すブロック
図である。

【図３】副走査方向に縮小する場合のタイミングチャー
トである。

【図４】副走査方向に縮小する場合のタイミングチャー
トである。

【図５】副走査方向に縮小する場合のタイミングチャー
トである。

【図６】副走査方向に縮小する場合のタイミングチャー
トである。

【図７】副走査方向に縮小する場合のタイミングチャー
トである。

【図８】主走査方向に縮小する場合のタイミングチャー
トである。

【図９】副走査方向に拡大する場合のタイミングチャー
トである。

【図１０】副走査方向に拡大する場合のタイミングチャ
ートである。

【図１１】副走査方向に拡大する場合のタイミングチャ
ートである。

【図１２】副走査方向に拡大する場合のタイミングチャ
ートである。

【図１３】副走査方向に拡大する場合のタイミングチャ
ートである。

【図１４】主走査方向に拡大する場合のタイミングチャ
ートである。

【図１５】近似された参照画素を示す図である。

【図１６】主走査方向及び副走査方向に２５６分の１３
６の倍率の縮小をする場合の変換前画素と変換後画素の
対応の例を示す図である。

【図１７】従来の画像変換回路のブロック図である。

【図１８】従来の画像変換回路のブロック図である。

【図１９】縮小の場合の変換前画素と変換後画素の辺の
重なりを示す図である。

【図２０】拡大の場合の変換前画素と変換後画素の辺の
重なりを示す図である。

【符号の説明】

１０５ 辺演算部、 １０９ バッファ、 １１０ ＲＡＭ、 １１１ カウンタである。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ラスタ形式の画像データを変倍する画像
   変換回路であって、 画像データの所望の走査方向について辺の長さを算出す
   る算出手段と、 該算出手段により算出した辺の長さを記憶する記憶手段
   と、 該記憶手段より記憶した順に辺の長さを読み出す読み出
   し手段と、 該読み出し手段により読み出す一方の走査方向の辺の長
   さと、前記算出手段により算出する他方の走査方向の辺
   の長さとに基づいて画像データを変換する変換手段と、 を備えることを特徴とする画像変換回路。
2. 【請求項２】 前記算出回路は、画像データを読み出す
   同期信号を生成する手段を有することを特徴とする請求
   項１記載の画像変換回路。
3. 【請求項３】 前記読み出し回路は、画像データを読み
   出す同期信号を生成する手段を有することを特徴とする
   請求項１記載の画像変換回路。
4. 【請求項４】 前記記憶手段は、副走査方向の辺の長さ
   を記憶することを特徴とする請求項１記載の画像変換回
   路。