JP2975800B2 - 傾斜文字発生回路 - Google Patents
傾斜文字発生回路Info
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- JP2975800B2 JP2975800B2 JP5069915A JP6991593A JP2975800B2 JP 2975800 B2 JP2975800 B2 JP 2975800B2 JP 5069915 A JP5069915 A JP 5069915A JP 6991593 A JP6991593 A JP 6991593A JP 2975800 B2 JP2975800 B2 JP 2975800B2
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Description
【０００１】
【産業上の利用分野】本発明は、テレビ画面等に傾斜文
字を表示するのに用いる傾斜文字発生回路に関する。
字を表示するのに用いる傾斜文字発生回路に関する。
【０００２】
【従来の技術】現在、視聴者の希望に応じてテレビ画面
上に文字情報を重ね表示できるオンスクリーン機能を搭
載したテレビ受像機が多い。テレビ画面上で観ることの
できる文字は傾斜を持たない直立文字が主流であるが、
最近では、視聴者の要求に応じて、テレビ画面上で観る
ことのできる文字を直立文字から傾斜文字に切り換える
機能を付加したテレビ受像機も普及しつつある。図５
は、テレビ画面上に右上り斜線で示す直立文字Ｉ又は左
上り斜線で示す傾斜文字Ｉを表示する場合を示す図であ
る。尚、破線の一升はドットパターンで展開される一文
字当りの各ドット領域を表し、横８升×縦１３升はテレ
ビ画面に表示される一文字当りの表示領域を表してい
る。つまり、視聴者は、自らの意志で直立文字又は傾斜
文字を選択できる様になっている。以下、傾斜文字を発
生する一従来回路について、図３を用いて説明する。
上に文字情報を重ね表示できるオンスクリーン機能を搭
載したテレビ受像機が多い。テレビ画面上で観ることの
できる文字は傾斜を持たない直立文字が主流であるが、
最近では、視聴者の要求に応じて、テレビ画面上で観る
ことのできる文字を直立文字から傾斜文字に切り換える
機能を付加したテレビ受像機も普及しつつある。図５
は、テレビ画面上に右上り斜線で示す直立文字Ｉ又は左
上り斜線で示す傾斜文字Ｉを表示する場合を示す図であ
る。尚、破線の一升はドットパターンで展開される一文
字当りの各ドット領域を表し、横８升×縦１３升はテレ
ビ画面に表示される一文字当りの表示領域を表してい
る。つまり、視聴者は、自らの意志で直立文字又は傾斜
文字を選択できる様になっている。以下、傾斜文字を発
生する一従来回路について、図３を用いて説明する。
【０００３】図３において、（１）はキャラクタＲＯＭ
であり、横６ドット×縦９ドットの文字フォントから成
る文字データが各アドレスに記憶されている。該キャラ
クタＲＯＭ（１）のアドレスは、ビデオＲＡＭ（図示せ
ず）でアクセスされた後、文字データの縦方向のドット
位置を示す水平同期信号Ｈsyncの計数値で更にアクセス
される。従って、該キャラクタＲＯＭ（１）の各アドレ
スからテレビ信号の水平走査線の垂直位置に応じて横方
向の９種類の６ドットデータが順次読み出される。尚、
横６ドット×縦９ドットの文字データに基づく文字情報
は、図５の表示領域の中の鍵括弧内に表示されるものと
する。（２）は第１クロック発生器であり、テレビ信号
の水平走査線がテレビ画面に表示された文字情報の横方
向の各ドットを通過する毎に周期を繰り返す第１クロッ
クを発生するものである。（３）は６ビットのシフトレ
ジスタであり、キャラクタＲＯＭ（１）から読み出され
た文字データの横方向の６ドットデータがパラレルにセ
ットされ、第１クロックの立上りに同期して各ドットデ
ータをシリアルに出力するものである。
であり、横６ドット×縦９ドットの文字フォントから成
る文字データが各アドレスに記憶されている。該キャラ
クタＲＯＭ（１）のアドレスは、ビデオＲＡＭ（図示せ
ず）でアクセスされた後、文字データの縦方向のドット
位置を示す水平同期信号Ｈsyncの計数値で更にアクセス
される。従って、該キャラクタＲＯＭ（１）の各アドレ
スからテレビ信号の水平走査線の垂直位置に応じて横方
向の９種類の６ドットデータが順次読み出される。尚、
横６ドット×縦９ドットの文字データに基づく文字情報
は、図５の表示領域の中の鍵括弧内に表示されるものと
する。（２）は第１クロック発生器であり、テレビ信号
の水平走査線がテレビ画面に表示された文字情報の横方
向の各ドットを通過する毎に周期を繰り返す第１クロッ
クを発生するものである。（３）は６ビットのシフトレ
ジスタであり、キャラクタＲＯＭ（１）から読み出され
た文字データの横方向の６ドットデータがパラレルにセ
ットされ、第１クロックの立上りに同期して各ドットデ
ータをシリアルに出力するものである。
【０００４】ここで、図５に示す様に、直立文字を１／
４ドットだけ右方向に遅延する時間をτとし、文字情報
の縦方向のドット位置１，２，・・・・９において、直立文
字を８τ，７τ，・・・・０τだけ右方向に遅延すると、理
想的且つ自然な傾斜文字が得られることになる。図３に
戻ると、（４）はカウンタであり、垂直同期信号Ｖsync
の後の水平同期信号Ｈsyncが図５に示す文字情報の縦方
向のドット位置０に達したことを受けて初期リセットさ
れ、その後、１２個の水平同期信号Ｈsyncを計数する毎
にリセットされるものである。（５）はローアドレスレ
ジスタであり、カウンタ（５）の計数値即ち文字情報の
縦方向のドット位置０，１，・・・・１２を示すバイナリデ
ータがセットされるものである。（６）はローアドレス
デコーダであり、イネーブル信号が傾斜文字の表示を指
示する時に動作し、ローアドレスレジスタ（５）の値を
解読するものである。具体的には、ローアドレスデコー
ダ（６）は、文字情報の縦方向のドット位置０，１，
２，４，６，８，１２を示す値を解読した時にａ端子か
らハイレベルを出力し、ドット位置０，１，２，３，
６，７を示す値を解読した時にｂ端子からハイレベルを
出力し、更にドット位置０，１，２，３，４，５を示す
値を解読した時にｃ端子からハイレベルを出力するもの
である。
４ドットだけ右方向に遅延する時間をτとし、文字情報
の縦方向のドット位置１，２，・・・・９において、直立文
字を８τ，７τ，・・・・０τだけ右方向に遅延すると、理
想的且つ自然な傾斜文字が得られることになる。図３に
戻ると、（４）はカウンタであり、垂直同期信号Ｖsync
の後の水平同期信号Ｈsyncが図５に示す文字情報の縦方
向のドット位置０に達したことを受けて初期リセットさ
れ、その後、１２個の水平同期信号Ｈsyncを計数する毎
にリセットされるものである。（５）はローアドレスレ
ジスタであり、カウンタ（５）の計数値即ち文字情報の
縦方向のドット位置０，１，・・・・１２を示すバイナリデ
ータがセットされるものである。（６）はローアドレス
デコーダであり、イネーブル信号が傾斜文字の表示を指
示する時に動作し、ローアドレスレジスタ（５）の値を
解読するものである。具体的には、ローアドレスデコー
ダ（６）は、文字情報の縦方向のドット位置０，１，
２，４，６，８，１２を示す値を解読した時にａ端子か
らハイレベルを出力し、ドット位置０，１，２，３，
６，７を示す値を解読した時にｂ端子からハイレベルを
出力し、更にドット位置０，１，２，３，４，５を示す
値を解読した時にｃ端子からハイレベルを出力するもの
である。
【０００５】（７）はシフトレジスタ（３）の出力を反
転するインバータである。（８）はインバータ（７）の
反転データに４τの遅延量を与える遅延回路である。
（９）はローアドレスデコーダ（６）のｃ端子の状態に
応じてインバータ（７）の反転データ又は遅延回路
（８）の遅延データを切換出力するゲート網である。
（１０）はゲート網（９）の切換出力データに２τの遅
延量を与える遅延回路である。（１１）はローアドレス
デコーダ（６）のｂ端子の状態に応じてゲート網（９）
の切換出力データ又は遅延回路（１０）の遅延データを
切換出力するゲート網である。（１２）はゲート網（１
１）の切換出力データに１τの遅延量を与える遅延回路
である。（１３）はローアドレスデコーダ（６）のａ端
子の状態に応じてゲート網（１１）の切換出力データ又
は遅延回路（１２）の遅延データを切換出力するゲート
網である。前記ゲート網（９）は、インバータ（１
４）、ＮＡＮＤゲート（１５）（１６）、及びＡＮＤゲ
ート（１７）を接続して成り、ローアドレスデコーダ
（６）のｃ端子がハイレベルの時に遅延回路（８）の遅
延データを切換出力し、反対にローアドレスデコーダ
（６）のｃ端子がローレベルの時にインバータ（７）の
反転データを切換出力する様になっている。尚、ゲート
網（１１）（１３）を構成する素子は、ゲート網（９）
を構成する素子と同一の為、ゲート網（９）の素子番号
に’，”を付して示すものとする。（１８）はゲート網
（１３）の切換出力データにＲＧＢ処理等の画像処理を
施す制御ロジックである。
転するインバータである。（８）はインバータ（７）の
反転データに４τの遅延量を与える遅延回路である。
（９）はローアドレスデコーダ（６）のｃ端子の状態に
応じてインバータ（７）の反転データ又は遅延回路
（８）の遅延データを切換出力するゲート網である。
（１０）はゲート網（９）の切換出力データに２τの遅
延量を与える遅延回路である。（１１）はローアドレス
デコーダ（６）のｂ端子の状態に応じてゲート網（９）
の切換出力データ又は遅延回路（１０）の遅延データを
切換出力するゲート網である。（１２）はゲート網（１
１）の切換出力データに１τの遅延量を与える遅延回路
である。（１３）はローアドレスデコーダ（６）のａ端
子の状態に応じてゲート網（１１）の切換出力データ又
は遅延回路（１２）の遅延データを切換出力するゲート
網である。前記ゲート網（９）は、インバータ（１
４）、ＮＡＮＤゲート（１５）（１６）、及びＡＮＤゲ
ート（１７）を接続して成り、ローアドレスデコーダ
（６）のｃ端子がハイレベルの時に遅延回路（８）の遅
延データを切換出力し、反対にローアドレスデコーダ
（６）のｃ端子がローレベルの時にインバータ（７）の
反転データを切換出力する様になっている。尚、ゲート
網（１１）（１３）を構成する素子は、ゲート網（９）
を構成する素子と同一の為、ゲート網（９）の素子番号
に’，”を付して示すものとする。（１８）はゲート網
（１３）の切換出力データにＲＧＢ処理等の画像処理を
施す制御ロジックである。
【０００６】そして、図５に示す文字情報の縦方向のド
ット位置に応じて、ゲート網（９）（１１）（１３）の
状態を変更することにより、図４に示す遅延量を持つ傾
斜文字を表示できることになる。
ット位置に応じて、ゲート網（９）（１１）（１３）の
状態を変更することにより、図４に示す遅延量を持つ傾
斜文字を表示できることになる。
【０００７】
【発明が解決しようとする課題】遅延回路（８）（１
０）（１２）はアナログ的に遅延時間を作るものであ
る。従って、遅延回路（８）（１０）（１２）内部の素
子のばらつきに伴う遅延時間のばらつきを無視できない
問題があった。また、図５に示す様に、表示文字の縦方
向のドット位置１，２，・・・・９において、直立文字に８
τ，７τ，・・・・０τの遅延量を与えることが、自然な傾
斜文字を得る上で望ましい。しかしながら、図３の傾斜
文字発生回路を用いても８τの遅延量を得ることはでき
ない。従って、不自然な傾斜文字がテレビ画面に表示さ
れてしまう問題があった。更に、図３の傾斜文字発生回
路に改良を加えて８τの遅延量を得るには、遅延回路
（１２）及びゲート網（１３）と同じ構成をゲート網
（１３）の後に追加し、これに応じてローアドレスデコ
ーダ（６）の配線を変更しなければならない。従って、
構成が複雑になるのに伴い集積化に不向きとなる問題が
あった。
０）（１２）はアナログ的に遅延時間を作るものであ
る。従って、遅延回路（８）（１０）（１２）内部の素
子のばらつきに伴う遅延時間のばらつきを無視できない
問題があった。また、図５に示す様に、表示文字の縦方
向のドット位置１，２，・・・・９において、直立文字に８
τ，７τ，・・・・０τの遅延量を与えることが、自然な傾
斜文字を得る上で望ましい。しかしながら、図３の傾斜
文字発生回路を用いても８τの遅延量を得ることはでき
ない。従って、不自然な傾斜文字がテレビ画面に表示さ
れてしまう問題があった。更に、図３の傾斜文字発生回
路に改良を加えて８τの遅延量を得るには、遅延回路
（１２）及びゲート網（１３）と同じ構成をゲート網
（１３）の後に追加し、これに応じてローアドレスデコ
ーダ（６）の配線を変更しなければならない。従って、
構成が複雑になるのに伴い集積化に不向きとなる問題が
あった。
【０００８】そこで、本発明は、自然な傾斜文字を発生
でき、集積化にも適している傾斜文字発生回路を提供す
ることを目的とする。
でき、集積化にも適している傾斜文字発生回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、横ｍ×縦ｎのドットパターンから成る文字データ
が記憶され、テレビ信号の水平走査線の垂直位置に応じ
て前記文字データの横方向のｍドットを順次読み出すキ
ャラクタＲＯＭと、テレビ信号の水平走査線が前記文字
データの横方向の各ドットを通過する毎に周期を繰り返
す第１クロックを発生する第１クロック発生器と、前記
キャラクタＲＯＭから読み出された文字データの横方向
のｍドットを保持した後に、前記第１クロックに同期し
て前記ｍドットを１ドットづつ出力するシフトレジスタ
と、を含み、前記シフトレジスタの出力を画面表示でき
る状態に処理する文字表示装置において、前記第１クロ
ックの少なくとも２倍の周波数を有する第２クロックを
発生する第２クロック発生器と、前記文字データの縦方
向のｎドット及び前記第２クロックの周波数に対応する
数だけカスケード接続され、前記第２クロックに同期し
て前記シフトレジスタの出力を順次遅延し、各段から遅
延量の異なる遅延出力を発生する複数のフリップフロッ
プと、前記文字データの縦方向のドット位置を表すアド
レスデータを解読するデコーダと、前記デコーダの解読
結果に応じて前記シフトレジスタの出力及び前記複数の
フリップフロップの遅延出力の何れかを通過させる複数
のゲートと、前記複数のゲートの出力を画面表示できる
状態に処理する制御ロジックと、前記デコーダの解読結
果に応じて前記制御ロジックの出力を更に遅延する手段
と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、横ｍ×縦ｎのドットパターンから成る文字データ
が記憶され、テレビ信号の水平走査線の垂直位置に応じ
て前記文字データの横方向のｍドットを順次読み出すキ
ャラクタＲＯＭと、テレビ信号の水平走査線が前記文字
データの横方向の各ドットを通過する毎に周期を繰り返
す第１クロックを発生する第１クロック発生器と、前記
キャラクタＲＯＭから読み出された文字データの横方向
のｍドットを保持した後に、前記第１クロックに同期し
て前記ｍドットを１ドットづつ出力するシフトレジスタ
と、を含み、前記シフトレジスタの出力を画面表示でき
る状態に処理する文字表示装置において、前記第１クロ
ックの少なくとも２倍の周波数を有する第２クロックを
発生する第２クロック発生器と、前記文字データの縦方
向のｎドット及び前記第２クロックの周波数に対応する
数だけカスケード接続され、前記第２クロックに同期し
て前記シフトレジスタの出力を順次遅延し、各段から遅
延量の異なる遅延出力を発生する複数のフリップフロッ
プと、前記文字データの縦方向のドット位置を表すアド
レスデータを解読するデコーダと、前記デコーダの解読
結果に応じて前記シフトレジスタの出力及び前記複数の
フリップフロップの遅延出力の何れかを通過させる複数
のゲートと、前記複数のゲートの出力を画面表示できる
状態に処理する制御ロジックと、前記デコーダの解読結
果に応じて前記制御ロジックの出力を更に遅延する手段
と、を備えた点である。
【００１０】
【作用】本発明によれば、シフトレジスタの非遅延出力
及び複数のフリップフロップの遅延出力の何れか１つが
文字情報の縦方向のドット位置に応じて選択されるが、
この選択出力は文字情報の縦方向の１ドット置きに更に
遅延される。
及び複数のフリップフロップの遅延出力の何れか１つが
文字情報の縦方向のドット位置に応じて選択されるが、
この選択出力は文字情報の縦方向の１ドット置きに更に
遅延される。
【００１１】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の傾斜文字発生回路を示す図である。
図１において、（１９）はキャラクタＲＯＭであり、横
６ドット×縦９ドットの文字フォントから成る文字デー
タが各アドレスに記憶されている。該キャラクタＲＯＭ
（１９）のアドレスは、ビデオＲＡＭ（図示せず）でア
クセスされた後、文字データの縦方向のドット位置を示
す水平同期信号Ｈsyncの計数値で更にアクセスされる。
従って、該キャラクタＲＯＭ（１９）の各アドレスから
テレビ信号の水平走査線の垂直位置に応じて横方向の９
種類の６ドットデータが順次読み出される。尚、横６ド
ット×縦９ドットの文字データに基づく文字情報は、図
５の表示領域の中の鍵括弧内に表示されるものとする。
（２０）は第１クロック発生器であり、テレビ信号の水
平走査線がテレビ画面に表示された文字情報の横方向の
各ドットを通過する毎に周期を繰り返す第１クロックを
発生するものである。尚、第１クロックは後述の第２ク
ロックを１／２分周して得られる。（２１）は第２クロ
ック発生器であり、第１クロックの２倍の周波数を持つ
第２クロックを発生するものである。即ち、第２クロッ
クの半周期は遅延量τに相当する。（２２）は６ビット
のシフトレジスタであり、キャラクタＲＯＭ（１９）か
ら読み出された文字データの横方向の６ドットデータが
パラレルにセットされ、第１クロックの立上りに同期し
て各ドットデータをシリアルに出力するものである。
る。図１は本発明の傾斜文字発生回路を示す図である。
図１において、（１９）はキャラクタＲＯＭであり、横
６ドット×縦９ドットの文字フォントから成る文字デー
タが各アドレスに記憶されている。該キャラクタＲＯＭ
（１９）のアドレスは、ビデオＲＡＭ（図示せず）でア
クセスされた後、文字データの縦方向のドット位置を示
す水平同期信号Ｈsyncの計数値で更にアクセスされる。
従って、該キャラクタＲＯＭ（１９）の各アドレスから
テレビ信号の水平走査線の垂直位置に応じて横方向の９
種類の６ドットデータが順次読み出される。尚、横６ド
ット×縦９ドットの文字データに基づく文字情報は、図
５の表示領域の中の鍵括弧内に表示されるものとする。
（２０）は第１クロック発生器であり、テレビ信号の水
平走査線がテレビ画面に表示された文字情報の横方向の
各ドットを通過する毎に周期を繰り返す第１クロックを
発生するものである。尚、第１クロックは後述の第２ク
ロックを１／２分周して得られる。（２１）は第２クロ
ック発生器であり、第１クロックの２倍の周波数を持つ
第２クロックを発生するものである。即ち、第２クロッ
クの半周期は遅延量τに相当する。（２２）は６ビット
のシフトレジスタであり、キャラクタＲＯＭ（１９）か
ら読み出された文字データの横方向の６ドットデータが
パラレルにセットされ、第１クロックの立上りに同期し
て各ドットデータをシリアルに出力するものである。
【００１２】ここで、図５に示す様に、直立文字を１／
４ドットだけ右方向に遅延する時間をτとし、文字情報
の縦方向のドット位置１，２，・・・・９において、直立文
字を８τ，７τ，・・・・０τだけ右方向に遅延すると、理
想的且つ自然な傾斜文字が得られることになる。図１に
戻ると、（２３）はカウンタであり、垂直同期信号Ｖsy
ncの後の水平同期信号Ｈsyncが図５に示す文字情報の縦
方向のドット位置０に達したことを受けて初期リセット
され、その後、１２個の水平同期信号Ｈsyncを計数する
毎にリセットされるものである。（２４）はローアドレ
スレジスタであり、カウンタ（２３）の計数値即ち文字
情報の縦方向のドット位置０，１，・・・・１２を示すバイ
ナリデータがセットされるものである。（２５）はロー
アドレスデコーダであり、イネーブル信号が傾斜文字の
表示を指示する為にローレベルとなった時に動作し、ロ
ーアドレスレジスタ（２４）の値を解読するものであ
る。具体的には、ローアドレスデコーダ（２５）は、文
字情報の縦方向のドット位置０，１を示す値を解読した
時にａ端子からハイレベルを出力し、ドット位置２，３
を示す値を解読した時にｂ端子からハイレベルを出力
し、ドット位置４，５を示す値を解読した時にｃ端子か
らハイレベルを出力し、ドット位置６，７を示す値を解
読した時にｄ端子からハイレベルを出力し、ドット位置
８，９を示す値を解読した時にｅ端子からハイレベルを
出力し、更にドット位置１，３，５，７，９を示す値を
解読した時にｆ端子からハイレベルを出力するものであ
る。
４ドットだけ右方向に遅延する時間をτとし、文字情報
の縦方向のドット位置１，２，・・・・９において、直立文
字を８τ，７τ，・・・・０τだけ右方向に遅延すると、理
想的且つ自然な傾斜文字が得られることになる。図１に
戻ると、（２３）はカウンタであり、垂直同期信号Ｖsy
ncの後の水平同期信号Ｈsyncが図５に示す文字情報の縦
方向のドット位置０に達したことを受けて初期リセット
され、その後、１２個の水平同期信号Ｈsyncを計数する
毎にリセットされるものである。（２４）はローアドレ
スレジスタであり、カウンタ（２３）の計数値即ち文字
情報の縦方向のドット位置０，１，・・・・１２を示すバイ
ナリデータがセットされるものである。（２５）はロー
アドレスデコーダであり、イネーブル信号が傾斜文字の
表示を指示する為にローレベルとなった時に動作し、ロ
ーアドレスレジスタ（２４）の値を解読するものであ
る。具体的には、ローアドレスデコーダ（２５）は、文
字情報の縦方向のドット位置０，１を示す値を解読した
時にａ端子からハイレベルを出力し、ドット位置２，３
を示す値を解読した時にｂ端子からハイレベルを出力
し、ドット位置４，５を示す値を解読した時にｃ端子か
らハイレベルを出力し、ドット位置６，７を示す値を解
読した時にｄ端子からハイレベルを出力し、ドット位置
８，９を示す値を解読した時にｅ端子からハイレベルを
出力し、更にドット位置１，３，５，７，９を示す値を
解読した時にｆ端子からハイレベルを出力するものであ
る。
【００１３】（２６）〜（２９）はカスケード接続され
たＤフリップフロップであり、第２クロックに同期して
シフトレジスタ（２２）の出力を順次転送し、Ｑ端子か
ら２τ，４τ，６τ，８τの遅延量を持つ遅延データを
発生するものである。（３０）〜（３４）はＡＮＤゲー
トであり、ローアドレスデコーダ（２５）のａ，ｂ，
ｃ，ｄ，ｅ端子がハイレベルの時、８τ，６τ，４τ，
２τの遅延データ及び０τの非遅延データを出力するも
のである。（３５）は制御ロジックであり、ＡＮＤゲー
ト（３０）〜（３４）の出力データをＯＲゲート（３
６）を介して選択的に取り込み、ＲＧＢ、ブランク等の
画像処理を施すものである。（３７）はラッチ回路（遅
延する手段）であり、ＯＲゲート（３８）がハイレベル
を出力している時、制御ロジック（３５）の画像処理デ
ータをラッチするものである。即ち、ラッチ回路（３
７）は、イネーブル信号が直立文字の表示を指示する為
にハイレベルとなっている時、制御ロジック（３５）の
画像処理データをリアルタイムでラッチする。また、ラ
ッチ回路（３７）は、イネーブル信号が傾斜文字の表示
を指示する為にローレベルとなっている状態で、第２ク
ロックが立下った時又はローアドレスデコーダ（２５）
のｆ端子がハイレベルとなった時、制御ロジック（３
５）の画像処理データをラッチする様になっている。
たＤフリップフロップであり、第２クロックに同期して
シフトレジスタ（２２）の出力を順次転送し、Ｑ端子か
ら２τ，４τ，６τ，８τの遅延量を持つ遅延データを
発生するものである。（３０）〜（３４）はＡＮＤゲー
トであり、ローアドレスデコーダ（２５）のａ，ｂ，
ｃ，ｄ，ｅ端子がハイレベルの時、８τ，６τ，４τ，
２τの遅延データ及び０τの非遅延データを出力するも
のである。（３５）は制御ロジックであり、ＡＮＤゲー
ト（３０）〜（３４）の出力データをＯＲゲート（３
６）を介して選択的に取り込み、ＲＧＢ、ブランク等の
画像処理を施すものである。（３７）はラッチ回路（遅
延する手段）であり、ＯＲゲート（３８）がハイレベル
を出力している時、制御ロジック（３５）の画像処理デ
ータをラッチするものである。即ち、ラッチ回路（３
７）は、イネーブル信号が直立文字の表示を指示する為
にハイレベルとなっている時、制御ロジック（３５）の
画像処理データをリアルタイムでラッチする。また、ラ
ッチ回路（３７）は、イネーブル信号が傾斜文字の表示
を指示する為にローレベルとなっている状態で、第２ク
ロックが立下った時又はローアドレスデコーダ（２５）
のｆ端子がハイレベルとなった時、制御ロジック（３
５）の画像処理データをラッチする様になっている。
【００１４】以下、図１の動作を図２のタイムチャート
を基に説明する。尚、図２において、ドット位置１〜９
のハイレベルはデータ表示期間を表している。まず、イ
ネーブル信号が傾斜文字の表示を指示するローレベルと
なっている状態で、水平同期信号Ｈsyncが図５に示す文
字情報の縦方向のドット位置１に達すると、ローアドレ
スデコーダ（２５）のａ端子がハイレベルとなるので、
８τの遅延データが制御ロジック（３５）で画像処理を
施される。一方、ローアドレスデコーダ（２５）のｆ端
子もハイレベルとなるので、この画像処理データはラッ
チ回路（３７）にリアルタイムでラッチされる。従っ
て、８τの遅延時間を持つ画像処理データがテレビ画面
上に表示すべき文字情報の縦方向のドット位置１に表示
されることになる。
を基に説明する。尚、図２において、ドット位置１〜９
のハイレベルはデータ表示期間を表している。まず、イ
ネーブル信号が傾斜文字の表示を指示するローレベルと
なっている状態で、水平同期信号Ｈsyncが図５に示す文
字情報の縦方向のドット位置１に達すると、ローアドレ
スデコーダ（２５）のａ端子がハイレベルとなるので、
８τの遅延データが制御ロジック（３５）で画像処理を
施される。一方、ローアドレスデコーダ（２５）のｆ端
子もハイレベルとなるので、この画像処理データはラッ
チ回路（３７）にリアルタイムでラッチされる。従っ
て、８τの遅延時間を持つ画像処理データがテレビ画面
上に表示すべき文字情報の縦方向のドット位置１に表示
されることになる。
【００１５】次に、水平同期信号Ｈsyncが図５に示す文
字情報の縦方向のドット位置２に達すると、ローアドレ
スデコーダ（２５）のｂ端子がハイレベルとなるので、
６τの遅延データが制御ロジック（３５）で画像処理を
施される。この時、ＯＲゲート（３８）はローレベルを
出力しているので、ラッチ回路（３７）はラッチ動作を
行わない。その後、τの遅延時間が更に経過して第２ク
ロックが立下ると、制御ロジック（３５）の画像処理デ
ータはラッチ回路（３７）にラッチされる。従って、７
τの遅延時間を持つ画像処理データがテレビ画面上に表
示すべき文字情報の縦方向のドット位置２に表示される
ことになる。
字情報の縦方向のドット位置２に達すると、ローアドレ
スデコーダ（２５）のｂ端子がハイレベルとなるので、
６τの遅延データが制御ロジック（３５）で画像処理を
施される。この時、ＯＲゲート（３８）はローレベルを
出力しているので、ラッチ回路（３７）はラッチ動作を
行わない。その後、τの遅延時間が更に経過して第２ク
ロックが立下ると、制御ロジック（３５）の画像処理デ
ータはラッチ回路（３７）にラッチされる。従って、７
τの遅延時間を持つ画像処理データがテレビ画面上に表
示すべき文字情報の縦方向のドット位置２に表示される
ことになる。
【００１６】次に、水平同期信号Ｈsyncが図５に示す文
字情報の縦方向のドット位置３に達すると、ローアドレ
スデコーダ（２５）のｂ端子が継続してハイレベルであ
るので、６τの遅延データが制御ロジック（３５）で画
像処理を施される。一方、ローアドレスデコーダ（２
５）のｆ端子もハイレベルとなるので、この画像処理デ
ータはラッチ回路（３７）にリアルタイムでラッチされ
る。従って、６τの遅延時間を持つ画像処理データがテ
レビ画面上に表示すべき文字情報の縦方向のドット位置
３に表示されることになる。尚、文字情報の縦方向のド
ット位置４〜９についても、上記した動作を繰り返せば
良い。
字情報の縦方向のドット位置３に達すると、ローアドレ
スデコーダ（２５）のｂ端子が継続してハイレベルであ
るので、６τの遅延データが制御ロジック（３５）で画
像処理を施される。一方、ローアドレスデコーダ（２
５）のｆ端子もハイレベルとなるので、この画像処理デ
ータはラッチ回路（３７）にリアルタイムでラッチされ
る。従って、６τの遅延時間を持つ画像処理データがテ
レビ画面上に表示すべき文字情報の縦方向のドット位置
３に表示されることになる。尚、文字情報の縦方向のド
ット位置４〜９についても、上記した動作を繰り返せば
良い。
【００１７】以上より、Ｄフリップフロップ（２６）〜
（２９）及びラッチ回路（３７）をクロッキングして遅
延時間を作る様にしたので、遅延時間のばらつきを防止
でき、また文字情報の縦方向の各ドット毎に均一の時間
差τを与えることができ、理想的且つ自然な傾斜文字を
得ることができる。また、ラッチ回路（３７）をクロッ
キングして文字情報の縦方向の１ドット置きに更に遅延
時間τを与える様にしたので、Ｄフリップフロップ（２
６）〜（２９）の段数が少なくて済み、集積化に適した
傾斜文字発生回路を提供できることになる。
（２９）及びラッチ回路（３７）をクロッキングして遅
延時間を作る様にしたので、遅延時間のばらつきを防止
でき、また文字情報の縦方向の各ドット毎に均一の時間
差τを与えることができ、理想的且つ自然な傾斜文字を
得ることができる。また、ラッチ回路（３７）をクロッ
キングして文字情報の縦方向の１ドット置きに更に遅延
時間τを与える様にしたので、Ｄフリップフロップ（２
６）〜（２９）の段数が少なくて済み、集積化に適した
傾斜文字発生回路を提供できることになる。
【００１８】
【発明の効果】本発明によれば、複数のフリップフロッ
プ及び遅延する手段を用いて遅延時間を作る様にしたの
で、遅延時間のばらつきを防止でき、また文字情報の縦
方向の各ドット毎に均一の遅延時間差を与えることがで
き、理想的且つ自然な傾斜文字を得ることができる。ま
た、遅延する手段を用いて文字情報の縦方向の１ドット
置きに更に遅延を行う様にしたので、複数のフリップフ
ロップの段数が少なくて済み、集積化に適した傾斜文字
発生回路を提供できる等の利点が得られる。
プ及び遅延する手段を用いて遅延時間を作る様にしたの
で、遅延時間のばらつきを防止でき、また文字情報の縦
方向の各ドット毎に均一の遅延時間差を与えることがで
き、理想的且つ自然な傾斜文字を得ることができる。ま
た、遅延する手段を用いて文字情報の縦方向の１ドット
置きに更に遅延を行う様にしたので、複数のフリップフ
ロップの段数が少なくて済み、集積化に適した傾斜文字
発生回路を提供できる等の利点が得られる。
【図１】本発明の傾斜文字発生回路を示す図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来の傾斜文字発生回路を示す図である。
【図４】図３の特性を示す図である。
【図５】テレビ画面に直立文字及び傾斜文字を表示した
状態を示す図である。
状態を示す図である。
（１９） キャラクタＲＯＭ （２０） 第１クロック発生器 （２１） 第２クロック発生器 （２２） シフトレジスタ （２５） ローアドレスデコーダ （２６）〜（２９） Ｄフリップフロップ （３０）〜（３４） ＡＮＤゲート （３５） 制御ロジック （３７） ラッチ回路
Claims (2)
- 【請求項１】 横ｍ×縦ｎのドットパターンから成る文
字データが記憶され、テレビ信号の水平走査線の垂直位
置に応じて前記文字データの横方向のｍドットを順次読
み出すキャラクタＲＯＭと、テレビ信号の水平走査線が
前記文字データの横方向の各ドットを通過する毎に周期
を繰り返す第１クロックを発生する第１クロック発生器
と、前記キャラクタＲＯＭから読み出された文字データ
の横方向のｍドットを保持した後に、前記第１クロック
に同期して前記ｍドットを１ドットづつ出力するシフト
レジスタと、を含み、前記シフトレジスタの出力を画面
表示できる状態に処理する文字表示装置において、 前記第１クロックの少なくとも２倍の周波数を有する第
２クロックを発生する第２クロック発生器と、 前記文字データの縦方向のｎドット及び前記第２クロッ
クの周波数に対応する数だけカスケード接続され、前記
第２クロックに同期して前記シフトレジスタの出力を順
次遅延し、各段から遅延量の異なる遅延出力を発生する
複数のフリップフロップと、 前記文字データの縦方向のドット位置を表すアドレスデ
ータを解読するデコーダと、 前記デコーダの解読結果に応じて前記シフトレジスタの
出力及び前記複数のフリップフロップの遅延出力の何れ
かを通過させる複数のゲートと、 前記複数のゲートの出力を画面表示できる状態に処理す
る制御ロジックと、 前記デコーダの解読結果に応じて前記制御ロジックの出
力を更に遅延する手段と、 を備えたことを特徴とする傾斜文字発生回路。 - 【請求項２】 前記第２クロック発生器は前記第１クロ
ックの２倍の周波数を有する第２クロックを発生し、前
記遅延する手段は、前記デコーダの解読結果に応じて前
記文字データの縦方向の１ドット置きに遅延を行うこと
を特徴とする請求項１記載の傾斜文字発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069915A JP2975800B2 (ja) | 1993-03-29 | 1993-03-29 | 傾斜文字発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069915A JP2975800B2 (ja) | 1993-03-29 | 1993-03-29 | 傾斜文字発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282256A JPH06282256A (ja) | 1994-10-07 |
| JP2975800B2 true JP2975800B2 (ja) | 1999-11-10 |
Family
ID=13416468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5069915A Expired - Lifetime JP2975800B2 (ja) | 1993-03-29 | 1993-03-29 | 傾斜文字発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2975800B2 (ja) |
-
1993
- 1993-03-29 JP JP5069915A patent/JP2975800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06282256A (ja) | 1994-10-07 |
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