JPH08328538A

JPH08328538A - 画像表示装置

Info

Publication number: JPH08328538A
Application number: JP7136582A
Authority: JP
Inventors: Masaji Yamamoto; 正次山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-02
Filing date: 1995-06-02
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】高速かつ滑らかなスクロールを実現する。【構成】４個のＶＲＡＭ９ａ〜９ｄは連続して画素デ
ータを出力する。並列／直列変換器１０はＶＲＡＭ９ａ
〜９ｄのそれぞれの同一アドレス毎に画素データを並列
に入力し、ピクセルクロック１９に基づいて画素データ
を直列に出力する。マルチプレクサ８はＶＲＡＭ９ａ〜
９ｄにアドレスを与える。シリアルデータ制御部２はオ
フセット付き列アドレス下位２ビット２９に対応した遅
延量を有するビデオタイミングクロック１７を生成す
る。システム制御部１は１／４分周ピクセルクロック１
８に基づいて、画像の走査の契機を決定する映像同期信
号２７を生成する。【効果】ＶＲＡＭ９ａ〜９ｄのアドレスを指定するこ
とによって４画素単位で、オフセット付き列アドレス下
位２ビット２９によって１画素単位で、それぞれオフセ
ットが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像表示装置に関し、
特に高速かつなめらかなスクロールを行う画像表示装置
に関する。

【０００２】

【従来の技術】図６は従来の画像表示装置２００の構成
を示すブロック図である。画像表示装置２００はビデオ
ＲＡＭ（以下「ＶＲＡＭ」）９ａ〜９ｄを備えている。

【０００３】ＶＲＡＭ９ａ〜９ｄはデュアルポートＲＡ
ＭＩＣの一種で、一般的なＤＲＡＭのランダムアクセス
ポートＤの他に、１行分のメモリの内容を保持するシリ
アルアクセスメモリＳＡＭから高速にデータを読み出せ
るシリアルポートＳＯを備えている。例えばＶＲＡＭ９
ａ〜９ｄのそれぞれは５１２行×５１２列×８ビットの
情報を記憶し、それぞれのＳＡＭ部は５１２語×８ビッ
トの情報を保持する。この場合、ＶＲＡＭ９ａ〜９ｄの
それぞれのランダムアクセスポートＤの行アドレス及び
列アドレスはいずれも９（＝ｌｏｇ₂５１２）ビットで
ある。

【０００４】通常、ＶＲＡＭはその行アドレス及び列ア
ドレスをそのまま表示画面の縦横の位置に対応させられ
る。これらのアドレスで選択される一つのメモリセルは
表示画面の特定の１画素に対応する。そしてＶＲＡＭの
ランダムアクセスポートＤから表示データが書き込ま
れ、表示画面の走査タイミングに合わせて、シリアルポ
ートＳＯから表示データを読み出し、Ｄ／Ａ変換する事
によってアナログ映像信号が得られる。

【０００５】しかし画像表示装置２００においては、高
速なデータの読み出しを可能にするために４個のＶＲＡ
Ｍ９ａ〜９ｄが並列に設けられている。そして読み出し
時においてＶＲＡＭ９ａ〜９ｄへは、同一のアドレスが
与えられる。そしてＶＲＡＭ９ａ〜９ｄのそれぞれのシ
リアルポートＳＯからの出力である画素データ２４ａ〜
２４ｄは４画素並列シリアルデータバス２４に載って並
列／直列変換器１０に与えられる。

【０００６】並列／直列変換器１０は並列に与えられた
４つのディジタルデータ２４ａ〜２４ｄを所定の順序で
直列に変換してシリアルデータバス２５に載せてＤ／Ａ
コンバータ１１に与え、Ｄ／Ａコンバータ１１はディジ
タルデータをアナログ映像信号２６に変換する。この故
に、等しいアドレスで選択される４つのメモリセルは、
表示画面上で水平方向に隣接する４画素に対応する事に
なる。例えば画像表示装置２００は水平方向の画素数が
２０４８（＝４×５１２）、垂直方向の画素数が５１２
で、１画素あたり２５６の階調度（＝２⁸）を持つこと
になる。

【０００７】以上のことから、同一アドレスに対してＶ
ＲＡＭ９ａ〜９ｄにおいて書き込まれるデータは、表示
画面上で水平方向に隣接する４画素に対応するデータで
なければならない。この必要性のため、ランダムアクセ
スポートＤへの画素データの書き込みは以下のように行
われる。

【０００８】システム制御部１からシステムアドレスバ
ス１４を介してシステムアドレスが出力される。システ
ムアドレスは９ビットデータ１４ａと、９ビットデータ
１４ｂと、２ビットデータ１４ｃとの合計２０ビットか
ら構成されている。９ビットデータ１４ａ，１４ｂはそ
れぞれＶＲＡＭ９ａ〜９ｄの列アドレス及び行アドレス
に相当する。また２ビットデータ１４ｃは、ＶＲＡＭ９
ａ〜９ｄのうちいずれか１つを選択するためのものであ
る。よって、９ビットデータ１４ｂは表示画面上の垂直
方向の位置を指定し、９ビットデータ１４ａを上位９ビ
ットとし、２ビットデータ１４ｃを下位２ビットとする
１１ビットは表示画面上の水平方向の位置を指定する。

【０００９】システムアドレスのうち、２ビットデータ
１４ｃはＶＲＡＭ制御部３へ与えられ、９ビットデータ
１４ａ，１４ｂはそれぞれ列加算器６及び行加算器７に
与えられる。

【００１０】列加算器６には列レジスタ４において保持
されていた、水平方向のオフセット量に相当する９ビッ
トデータ４ａが与えられる。同様に、行加算器７には行
レジスタ５において保持されていた、垂直方向のオフセ
ット量に相当する９ビットデータ５ａが与えられる。こ
れら列レジスタ４、行レジスタ５において保持されてい
る９ビットデータ４ａ，５ａは、システム制御部１から
与えられるレジスタ制御信号１３により、システムデー
タバス１２に載ったデータを用いて適時書き込まれる。

【００１１】列加算器６は９ビットデータ４ａと９ビッ
トデ一タ１４ａとを加算し、最上位ビットの１０ビット
目のキャリーを捨て、下位の９ビットをオフセット付き
列アドレス２０として常時出力している。同様にして行
加算器７は９ビットデータ５ａと９ビットデータ１４ｂ
とを加算し、最上位ビットの１０ビット目のキャリーを
捨て、下位の９ビットをオフセット付き行アドレス２１
として常時出力している。

【００１２】オフセット付き列アドレス２０、オフセッ
ト付き行アドレス２１、並びに９ビットデータ１４ａ，
１４ｂはいずれもマルチプレクサ８に与えられる。

【００１３】画素データをＶＲＡＭ９ａ〜９ｄへと書き
込む場合、システム制御部１は画素データをシステムデ
ータバス１２を介してＶＲＡＭ９ａ〜９ｄのランダムア
クセスポートＤに入力する。そして、この画素データが
書き込まれるべきアドレス（システムアドレス）をシス
テムアドレスバス１４へ出力する。

【００１４】システム制御部１はマルチプレクサ制御信
号１５をマルチプレクサ８に与えて９ビットデータ１４
ｂを出力させる。そして、ＶＲＡＭ制御部制御信号１６
を与える事によってＶＲＡＭ制御部３を制御し、ＶＲＡ
Ｍ制御信号２３をそれぞれの制御端子Ｃに与え、９ビッ
トデータ１４ｂをＶＲＡＭ９ａ〜９ｄに行アドレスとし
て読み込ませる。

【００１５】次に、システム制御部１はマルチプレクサ
制御信号１５をマルチプレクサ８に与えてマルチプレク
サ８から９ビットデータ１４ａを出力させる。そして、
ＶＲＡＭ制御部制御信号１６でＶＲＡＭ制御部３を制御
し、ＶＲＡＭ制御信号２３をそれぞれの制御端子Ｃに与
え、９ビットデータ１４ａをＶＲＡＭ９ａ〜９ｄに列ア
ドレスとして読み込ませる。

【００１６】この際、行アドレス、列アドレスは同じ値
がＶＲＡＭ９ａ〜９ｄのアドレス端子Ａに与えられる事
になる。そこでＶＲＡＭ９ａ〜９ｄの内の一つのみがメ
モリセルヘデータを書き込むように、ＶＲＡＭ制御部３
がＶＲＡＭ制御信号２３をそれぞれの制御端子Ｃに与え
る。具体的には２ビットデータ１４ｃをデコードしてＶ
ＲＡＭ９ａ〜９ｄの内の一つを選択する。このような手
法により、画素データの書き込みが行われる。

【００１７】書き込まれたデータは、水平ブランキング
期間毎に１回、以下のような制御の下で１水平ライン分
が読み出される。

【００１８】まずシステム制御部１はマルチプレクサ制
御信号１５をマルチプレクサ８に与え、オフセット付き
行アドレス２１を出力させる。そして、ＶＲＡＭ制御部
制御信号１６でＶＲＡＭ制御部３を制御し、ＶＲＡＭ制
御信号２３を与える事によってＶＲＡＭ９ａ〜９ｄのそ
れぞれに行アドレスとしてオフセット付き行アドレス２
１を読み込ませる。

【００１９】次にシステム制御部１はマルチプレクサ制
御信号１５をマルチプレクサ８に与え、オフセット付き
列アドレス２０を出力させる。そして、ＶＲＡＭ制御部
制御信号１６でＶＲＡＭ制御部３を制御し、ＶＲＡＭ制
御信号２３でＶＲＡＭ９ａ〜９ｄのそれぞれに列アドレ
スとしてオフセット付き列アドレス２０を読み込ませ
る。この際、ＶＲＡＭ９ａ〜９ｄのそれぞれにおいて、
オフセット付き行アドレス２１及びオフセット付き列ア
ドレス２０で指定されるアドレスに対応する画素データ
を先頭として１行分の画素データがＳＡＭ部へ転送され
る（ＳＡＭ転送）。

【００２０】ＶＲＡＭ９ａ〜９ｄに与えられたＶＲＡＭ
用シリアルクロック３０に同期して、４つの画素データ
２４ａ〜２４ｄがシリアルポートＳＯから、並列にデー
タバス２４へと与えられる。画素データ２４ａ〜２４ｄ
はそれぞれＶＲＡＭ９ａ〜９ｄのＳＡＭ部のデータをＶ
ＲＡＭ用シリアルクロック３０に同期させて順次得られ
るものである。これによって水平方向の走査が行われ
る。

【００２１】並列／直列変換器１０はＶＲＡＭ用シリア
ルクロック３０と同じ周波数で位相の同期した１／４分
周ピクセルクロック１８に基づいて画素データ２４ａ〜
２４ｄを入力し、ＶＲＡＭ用シリアルクロック３０の４
倍の周波数のピクセルクロック１９に基づいてこれらを
シリアルデータに変換する。ピクセルクロック１９の一
周期が１画素のレートに対応し、Ｄ／Ａコンバータ１１
もピクセルクロック１９のタイミングに基づいてアナロ
グ映像信号２６を出力する。

【００２２】図７はクロック発生部６１の構成を例示す
るブロック図である。１／４分周ピクセルクロック１
８，ピクセルクロック１９，ＶＲＡＭ用シリアルクロッ
ク３０はいずれもクロック発生部６１から与えられる。
クロック発生部６１はピクセルクロック発振器３３、１
／４分周器３４、ゲート回路３７を備えている。

【００２３】ピクセルクロック発振器３３はピクセルク
ロック１９を発生させる。１／４分周器３４はピクセル
クロック１９を１／４分周して１／４分周ピクセルクロ
ック１８を出力する。ゲー卜回路３７は１／４分周ピク
セルクロック１８に対して映像ブランキング信号２８で
ゲートをかけ、映像ブランキング期間以外の時のみＶＲ
ＡＭ用シリアルクロック３０として１／４分周ピクセル
クロック１８を出力する。

【００２４】１／４分周ピクセルクロック１８はシステ
ム制御部１でカウントされ、映像同期信号２７、映像ブ
ランキング信号２８が生成される。

【００２５】Ｄ／Ａコンバータ１１には映像ブランキン
グ信号２８が入力されており、ブランキング期間中はＤ
／Ａコンバータ１１の出力が所定のＤＣレベルに固定さ
れるようになっている。

【００２６】図８は水平方向の１行分の画素とＶＲＡＭ
９ａ〜９ｄの格納する画素データとの対応を説明する概
念図である。画素は左から順に水平走査され、水平方向
の１行分の画素に対応する画素データが左から順に
Ｇ₁，Ｇ₂，Ｇ₃，…Ｇ₂₀₄₇，Ｇ₂₀₄₈と表記されてい
る。

【００２７】既述の様に、同一アドレスに対してＶＲＡ
Ｍ９ａ〜９ｄの格納する画素データは水平方向に互いに
隣接している。ここでは同一アドレスに対してＶＲＡＭ
９ａは画素データＧ_4i+1を、ＶＲＡＭ９ｂは画素データ
Ｇ_4i+2を、ＶＲＡＭ９ｃは画素データＧ_4i+3を、ＶＲＡ
Ｍ９ｄは画素データＧ_4i+4を、それぞれ格納している。
ここで整数ｉは列アドレスに対応する事になる（ｉは０
〜５１１の整数）。

【００２８】一般に画素データＧ_4i+1に対応する画素か
ら始まって順に表示させたい場合には９ビットデータ１
４ａの値をｉにする。通常は画素データＧ₁〜Ｇ₂₀₄₈に
対応した画素をこの順に表示させるので、９ビットデー
タ１４ａの値を０に固定すれば良い。図８（ａ）に示さ
れているのはこの場合である。

【００２９】画素データＧ₁〜Ｇ₂₀₄₈に対応した画素を
この順に水平方向にオフセット量だけ左側へスクロール
して表示させたい場合には９ビットデータ４ａの値を操
作する。

【００３０】例えば９ビットデータ４ａの値を１とする
とオフセット付き列アドレス２０の値が１となる。そし
て、９ビットデータ４ａの値が０であった場合に画素デ
ータＧ₁に対応する表示が行われていた画素において、
画素データＧ₅に対応する表示が行われる事になる。そ
の後順次に画素が左へずれて表示される（同図
（ｂ））。画素データＧ₁〜Ｇ₂₀₄₈の右側には、現在表
示されている画素データが対応する行アドレスの次の行
アドレスと、列アドレスの最小値とで指定されるアドレ
スに対応する画素データが並ぶことになる。

【００３１】このようにＳＡＭ転送時には列加算器６と
行加算器７から出力されるオフセット付きのアドレス２
１，２０が使われるので、列レジスタ４と行レジスタ５
に適当なオフセット値４ａ，５ａを設定することで、画
像の表示位置をずらせることができる。そして静止画像
にオフセットを加え、オフセット量を連続的に変化させ
ることで画像のスクロールが実現できる。

【００３２】垂直方向の走査は、オフセット付き行アド
レス２１の値を、走査すべきラインを示す値に更新して
いくことで行われる。

【００３３】

【発明が解決しようとする課題】しかし、従来の画像表
示装置は以上のように構成されているので、表示画面の
水平方向のオフセットを４画素単位でしか加える事がで
きない。これは並列／直列変換器１０において画素の並
べ変えを４画素単位で行っているためであり、ＶＲＡＭ
をｎ個並列に設ければｎ画素単位でしかオフセットを加
えられない。

【００３４】これでは高速動作をさせるために、並列に
設けるＶＲＡＭの個数を増加させた場合に水平方向のス
クロールをなめらかに行う事ができないという問題点が
あった。

【００３５】また従来の画像表示装置の構成では、映像
ブランキング期間のＤＣレベルの固定を、Ｄ／Ａコンバ
ータ１１に映像ブランキング信号２８によってブランキ
ングのタイミングを入力することにより行っていたの
で、Ｄ／Ａコンバータ１１にはＤＣレベルを固定する機
能が必要であった。

【００３６】この発明は上記のような問題点を解決する
ためになされたもので、並列動作による高速化を図りつ
つ、１画素単位で水平方向のオフセットの設定を可能と
し、以てなめらかな水平方向のスクロールを実現する事
を目的とする。

【００３７】更に、Ｄ／ＡコンバータにＤＣレベルを固
定する機能を必要としない画像表示装置を得ることを目
的とする。

【００３８】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）画像を構成する画素に関する画
素データを分担して記憶し、同一の先頭アドレスから連
続して前記画素データを出力するＮ個（Ｎは２以上の整
数）の記憶素子（９ａ〜９ｄ）と、（ｂ）前記画素デー
タを前記記憶素子のそれぞれの同一アドレス毎に並列に
入力し、第１クロック（１９）に基づいて前記画素デー
タを直列に出力する並列／直列変換器（１０）と、
（ｃ）前記先頭アドレスと、Ｎ種の値を採る遅延情報
（２９）とを出力する遅延情報出力手段（４〜８）と、
（ｄ）前記第１クロックと、前記第１クロックの周波数
の１／Ｎ倍の周波数を有する第２クロック（１８）と、
前記第２クロックに対し、それぞれが前記第１クロック
の一周期の０乃至（Ｎ−１）倍の遅延を与えて得られる
第０乃至第（Ｎ−１）の遅延第２クロック（１８₀〜１
８₃）と、前記遅延情報に基づいて、前記第０乃至第
（Ｎ−１）の遅延第２クロックの内のいずれか一つが選
択されることによって得られ、前記画素データが前記記
憶素子から出力する契機を与える第３のクロック（１
７，３０）とを生成する制御部（２）と、（ｅ）前記第
２クロックに基づいて、前記画像の走査の契機を決定す
る映像同期信号（２７）を生成する映像同期信号生成手
段（１）と、を備える画像表示装置である。

【００３９】この発明のうち請求項２にかかるものは請
求項１記載の画像表示装置であって、前記制御部は（ｄ
−１）それぞれが前記第１クロックの一周期の遅延を与
える第１乃至第（Ｎ−１）のアナログ遅延素子（３８ａ
〜３８ｃ）を有する。そして、前記第１のアナログ遅延
素子は前記第２クロックを入力し、前記第１乃至第（Ｎ
−１）のアナログ遅延素子は直列に接続され、それぞれ
から前記第１乃至第（Ｎ−１）の遅延第２クロックが得
られる。

【００４０】この発明のうち請求項３にかかるものは請
求項１記載の画像表示装置であって、前記整数Ｎは４で
ある。そして、前記制御部は（ｄ−１）前記第２クロッ
クを入力し、前記第１クロックの一周期分の遅延を与え
て前記第１の遅延第２クロックとして出力するシフトレ
ジスタ（３９）と、（ｄ−２）前記第２クロックを反転
して前記第２の遅延第２クロックとして出力する第１の
インバータ（４０ａ）と、（ｄ−３）前記第１の遅延第
２クロックを反転して前記第３の遅延第２クロックとし
て出力する第２のインバータ（４０ｂ）とを有する。

【００４１】この発明のうち請求項４にかかるものは請
求項１記載の画像表示装置であって、前記映像同期信号
生成手段（１）は前記画像の映像ブランキング期間を示
す映像ブランキング信号（２８）を前記第２のクロック
に基づいて更に生成する。そして前記制御部（２）は前
記映像ブランキング信号に対し、それぞれが前記第１ク
ロックの一周期の０乃至（Ｎ−１）倍の遅延を与えて得
られる第０乃至第（Ｎ−１）の遅延映像ブランキング信
号（２８₀，２８₁，２８₂，２８₃）と、前記遅延情
報に基づいて、前記第Ｋの遅延第２クロック（Ｋは０乃
至（Ｎ−１）の整数）が前記第３のクロックとして選択
されることと対応して、前記第Ｋの遅延映像ブランキン
グ信号を選択することによって得られ、前記画素データ
が前記記憶素子から出力することの可否を決定する制御
信号（３１，５１）とを更に生成する。ここにおいて前
記制御信号が活性化している期間は前記第３のクロック
が強制的に非活性状態にされる。

【００４２】この発明のうち請求項５にかかるものは、
表示されるべき画像の映像ブランキング期間を示す映像
ブランキング信号（２８）を生成する映像ブランキング
信号生成手段（１）と、前記画像を構成する画素を表す
画素データを記憶し、出力端（ＳＯ）と、前記出力端に
おいて前記画素データを与えるか若しくは絶縁状態にす
るかを決定する制御情報が与えられる制御端（ＳＥ）
と、を有する記憶素子と、前記映像ブランキング信号に
基づき、前記映像ブランキング期間においては前記出力
端を前記絶縁状態にする内容の制御情報を与える制御情
報生成手段と、前記出力端を所定の電位に接続する電位
設定抵抗（３２ａ〜３２ｄ）とを備えた画像表示装置で
ある。

【００４３】

【作用】この発明のうち請求項１にかかる画像表示装置
においては、記憶素子から連続して出力される画素デー
タの先頭アドレスを指定することによって、どの画素デ
ータを先頭にして走査を始めるかが決定される。また遅
延情報によって、映像同期信号に対してどれだけ遅延し
て画素データが並べ始められるかが決定される。

【００４４】この発明のうち請求項２にかかる画像表示
装置においては、前記前記第１乃至第（Ｎ−１）の遅延
第２クロックを得るのにシフトレジスタの様なラッチは
必要とされない。

【００４５】この発明のうち請求項３にかかる画像表示
装置においては、Ｎ＝４の場合、第２クロックは第１ク
ロックを１／４分周して得られる。したがって、第２ク
ロックを第１クロックの一周期分だけ遅延させた第１の
遅延第２クロックと、第２クロックを第１クロックの三
周期分だけ遅延させた第３の遅延第２クロックとは論理
反転の関係にある。同様のことが第０の遅延第２クロッ
ク及び第２の遅延第２クロックとの間についても言え
る。

【００４６】この発明のうち請求項４にかかる画像表示
装置においては、第３のクロックは第Ｋの遅延映像ブラ
ンキング信号の遅延量に対応して遅延して、一連の活性
／非活性の周期を開始する。

【００４７】この発明のうち請求項５にかかる画像表示
装置においては、映像ブランキング期間においては画素
データの代わりに電位設定抵抗を介して所定の電位が得
られる。

【００４８】

【実施例】

第１実施例：図１はこの発明にかかる画像表示装置１０
０の構成を示すブロック図である。従来の画像表示装置
２００と同様にして、システム制御部１、ＶＲＡＭ制御
部３、列レジスタ４、行レジスタ５、列加算器６、行加
算器７、マルチプレクサ８、ＶＲＡＭ９ａ〜９ｄ、並列
／直列変換器１０、Ｄ／Ａコンバータ１１が設けられて
いる。

【００４９】但し、クロック発生部６１の代わりにシリ
アルデータ制御部２が設けられ、各ＶＲＡＭ９ａ〜９ｄ
のシリアルポートＳＯにはローレベルにプルダウンする
プルダウン抵抗３２ａ〜３２ｄがそれぞれ設けられてい
る。

【００５０】また、列レジスタ４と列加算器６は１１ビ
ットの構成を有している。これはＶＲＡＭ９ａ〜９ｄの
個数４に対応した２ビットをも扱えるようにするため
に、従来の技術よりも２ビット追加したものである。

【００５１】シリアルデータ制御部２はビデオタイミン
グクロック１７、１／４分周ピクセルクロック１８、ピ
クセルクロック１９、ＶＲＡＭ用シリアルクロック３
０、ＶＲＡＭ用シリアルデータ出力制御信号３１を出力
する。

【００５２】従来の技術において示されていなかったビ
デオタイミングクロック１７及びＶＲＡＭ用シリアルデ
ータ出力制御信号３１は、それぞれ並列／直列変換器１
０を制御するためのクロック及びＶＲＡＭ９ａ〜９ｄの
シリアルポートＳＯの出力制御を行う信号である。

【００５３】ランダムアクセスポートＤを介してＶＲＡ
Ｍ９ａ〜９ｄに表示データを書き込む動作は従来の画像
表示装置２００と同様なので説明を省略する。

【００５４】列レジスタ４には水平方向のオフセット量
に相当する１１ビットデータ４ｂが与えられている。こ
のようなオフセット量は、従来の場合と同様に、レジス
タ制御信号１３によってシステムデータバス１２から与
えられて、列レジスタ４に書き込まれる。

【００５５】１１ビットデータ４ｂは列加算器６におい
て、システムアドレスバス１４を介して得られた９ビッ
トデータ１４ａを上位９ビットとし、２ビットデータ１
４ｃを下位２ビットとする１１ビットのデータと加算さ
れる。加算結果の最上位ビットの１２ビット目に発生す
るキャリーは捨てられ、列加算器６からは残りの１１ビ
ットが出力される。そのうち上位の９ビットは、従来の
技術と同様にオフセット付き列アドレス２０となり、下
位の２ビットはオフセット付き列アドレス下位２ビット
２９となる。オフセット付き列アドレス下位２ビット２
９はシリアルデータ制御部２に０，１，２，３のいずれ
かの値を採るオフセット情報を提供する。

【００５６】オフセット付き行アドレス２１は従来の技
術と同様にして行加算器７から出力され、マルチプレク
サ８に与えられる。そしてマルチプレクサ８も従来の技
術と同様に機能する。そして、オフセット付き列アドレ
ス２０が読み込まれた際、ＶＲＡＭ９ａ〜９ｄのそれぞ
れにおいて、オフセット付き行アドレス２１及びオフセ
ット付き列アドレス２０で指定されるアドレスに対応す
る画素データを先頭とした１行分の画素データがＳＡＭ
転送される。

【００５７】図２は第１実施例のシリアルデータ制御部
２の構成例を示すブロック図である。ピクセルクロック
発振器３３はピクセルクロック１９を発生させる。ピク
セルクロックは従来の場合と同様に並列／直列変換器１
０及びＤ／Ａコンバータ１１に与えられる。

【００５８】１／４分周期３４はピクセルクロックを１
／４分周し、１／４分周ピクセルクロック１８を生成す
る。これはシステム制御部１でカウントされ、映像同期
信号２７及び映像ブランキング信号２８が生成される。

【００５９】３ビットシフトレジスタ３５ａは映像ブラ
ンキング信号２８及びピクセルクロック１９を入力す
る。そして、映像ブランキング信号２８をピクセルクロ
ック１９の一周期、二周期、三周期だけ遅延させ、それ
ぞれ第１遅延映像ブランキング信号２８₁、第２遅延映
像ブランキング信号２８₂、第３遅延映像ブランキング
信号２８₃として出力する。また、映像ブランキング信
号２８を全く遅延させずに第０遅延映像ブランキング信
号２８₀としても出力する。

【００６０】既述のようにピクセルクロック１９の一周
期は１画素のレートに対応しているので、第０乃至第３
遅延映像ブランキング信号２８₀〜２８₃を用いた水平
走査では、それぞれ映像ブランキング期間が０〜３画素
分遅れて行われることになる。

【００６１】４−１マルチプレクサ３６ａは第０乃至第
３遅延映像ブランキング信号２８₀〜２８₃から一つ選
択して信号５１を出力し、これをゲート回路３７及びバ
ッファ４１に与える。バッファ４１は信号５１をＶＲＡ
Ｍ用シリアルデータ出力制御信号３１としてＶＲＡＭ９
ａ〜９ｄに与える。４−１マルチプレクサ３６ａにおけ
る選択の制御は後述する。

【００６２】３ビットシフトレジスタ３５ｂは１／４分
周ピクセルクロック１８及びピクセルクロック１９を入
力する。そして、１／４分周ピクセルクロック１８をピ
クセルクロック１９の一周期、二周期、三周期だけ遅延
させ、それぞれ第１遅延１／４分周ピクセルクロック１
８₁、第２遅延１／４分周ピクセルクロック１８₂、第
３遅延１／４分周ピクセルクロック１８₃として出力す
る。また、１／４分周ピクセルクロック１８を全く遅延
させずに第０遅延１／４分周ピクセルクロック１８₀と
しても出力する。

【００６３】４−１マルチプレクサ３６ｂは第０乃至第
３遅延１／４分周ピクセルクロック１８₀〜１８₃から
一つ選択してビデオタイミングクロック１７として出力
し、これをゲート回路３７及び並列／直列変換器１０に
与える。４−１マルチプレクサ３６ｂにおける選択の制
御は後述する。

【００６４】そして、第０乃至第３遅延１／４分周ピク
セルクロック１８₀〜１８₃を用いて並列／直列変換器
１０が４つの画素データ２４ａ〜２４ｄを直列に並べ直
す場合、そのタイミングは第０乃至第３遅延映像ブラン
キング信号２８₀〜２８₃に対応して、映像同期信号２
７に対して遅れて行われる。

【００６５】ゲート回路３７は従来の場合と同様にし
て、信号５１が活性化していない場合、即ち映像ブラン
キング期間中以外においてのみ（表示期間中においての
み）ＶＲＡＭ用シリアルクロック３０としてビデオタイ
ミングクロック１７を出力する。上述のように、第０乃
至第３遅延１／４分周ピクセルクロック１８₀〜１８₃
は第０乃至第３遅延映像ブランキング信号２８₀〜２８
₃に対応しているので、互いに対応する第Ｋ遅延１／４
分周ピクセルクロック１８_K及び第Ｋ遅延映像ブランキ
ング信号２８_Kがゲート回路３７に与えられるようにす
る（Ｋ＝０，１，２，３）。

【００６６】その様な動作を行う必要のため、４−１マ
ルチプレクサ３６ａ，３６ｂにおける選択の仕方はオフ
セット付き列アドレス下位２ビット２９によって制御さ
れる。４−１マルチプレクサ３６ａ，３６ｂのいずれに
も、オフセット付き列アドレス下位２ビット２９の上位
ビット２９ａ及び下位ビット２９ｂが与えられる。

【００６７】そしてオフセット付き列アドレス下位２ビ
ット２９の値が（３−Ｋ）の場合には、４−１マルチプ
レクサ３６ａは第Ｋ遅延映像ブランキング信号２８_Kを
選択して信号５１として出力し、４−１マルチプレクサ
３６ｂは第Ｋ遅延１／４分周ピクセルクロック１８_Kを
選択してビデオタイミングクロック１７として出力す
る。

【００６８】図３は第１実施例の動作を示すタイミング
チャートである。１／４分周ピクセルクロック１８の立
ち上がり及び立ち下がりはピクセルクロック１９の立ち
上がりに同期し、第Ｋ遅延１／４分周ピクセルクロック
１８_Kはピクセルクロック１９のＫ周期だけ遅延されて
いる。したがって、第Ｋ遅延１／４分周ピクセルクロッ
ク１８_Kの立ち上がり及び立ち下がりはピクセルクロッ
ク１９の立ち上がりに同期している。

【００６９】また、映像ブランキング信号２８は１／４
分周ピクセルクロック１８をカウントして生成されるの
で、その立ち上がり及び立ち下がりは１／４分周ピクセ
ルクロック１８の立ち上がりに同期している。したがっ
て、第Ｋ遅延映像ブランキング信号２８_Kの立ち上がり
及び立ち下がりは第Ｋ遅延１／４分周ピクセルクロック
１８_Kの立ち上がりに同期している。

【００７０】ピクセルクロック１９のＫ周期だけ時間的
に遅延しているものの、第Ｋ遅延映像ブランキング信号
２８_Kと第Ｋ遅延１／４分周ピクセルクロック１８_Kと
の相対的な位相ずれは、Ｋの値によらない。

【００７１】信号５１が“Ｌ”である期間は映像ブラン
キング期間であり、この期間においてはビデオタイミン
グクロック１７の値によらずにＶＲＡＭ用シリアルクロ
ック３０は一定値“Ｌ”をとる。信号５１が“Ｈ”とな
ることにより、タイミングＰ₁においてビデオタイミン
グクロック１７の変化がＶＲＡＭ用シリアルクロック３
０に現れる。

【００７２】ＶＲＡＭ用シリアルクロック３０が“Ｈ”
となることにより、ＶＲＡＭ９ａ〜９ｄはシリアルポー
トＳＯから並列／直列変換器１０へと画素データ２４ａ
〜２４ｄを出力する。並列／直列変換器１０は、その後
にビデオタイミングクロック１７が“Ｈ”となるタイミ
ングＰ₂で、これらの４つのデータをラッチする。そし
てピクセルクロック１９に基づいて順次直列にこれらの
データをシリアルデータバス２５に載せてＤ／Ａコンバ
ータ１１に与える。

【００７３】よって、オフセット付き列アドレス下位２
ビット２９の値が大きいほど画素Ｇ₁…Ｇ_Mは左へとず
れることになる。従来の技術において説明されたよう
に、オフセット付き列アドレス２０の値が大きい場合程
画素は左へと移動する。これに整合させるため、このよ
うなずれ方をさせているのである。

【００７４】以上のように、列レジスタ４、列加算器６
において、ＶＲＡＭ９ａ〜９ｄの個数４に対応する２ビ
ットを考慮し、かつシリアルデータ制御部２においてこ
れらの２ビットに対応しつつ遅延し、かつ常に同一の相
対的関係を有するＶＲＡＭ用シリアルクロック３０及び
ビデオタイミングクロック１７が生成される。

【００７５】ＶＲＡＭ用シリアルクロック３０によって
ＶＲＡＭ９ａ〜９ｄのシリアルポートＳＯからの画素デ
ータ２４ａ〜２４ｄが読み出され、ビデオタイミングク
ロック１７に基づいて並列／直列変換器１０における変
換がなされる。よって画素のシフトは１画素を単位とし
て行うことができ、滑らかなスクロールが可能となる。

【００７６】表示画面上の水平方向のオフセットのうち
４画素単位のオフセットは従来の技術と同様に行うこと
ができる。そしてオフセット量を４で割った余りについ
ては、これに相当する時間だけ映像同期信号２７に対し
てアナログ映像信号２６を遅延させることにより実現し
ている。

【００７７】その上、シリアルデータ制御部２において
ＶＲＡＭ用シリアルデータ出力制御信号３１が生成され
ている。これはＶＲＡＭ９ａ〜９ｄのシリアルデータ出
力制御端子ＳＥに入力され、映像ブランキング期間中は
これらのシリアルポートＳＯをハイインピーダンスにす
る。シリアルポートＳＯにはプルダウン抵抗３２ａ〜３
２ｄが設けられているので、映像ブランキング期間中は
画像データが全て値“０”に固定され、アナログ映像信
号２６は０レベルになる。

【００７８】この例ではシリアルポートの全ビットをプ
ルダウンしているが、プルダウンとプルアップを適当に
選べばアナログ映像信号２６をＤ／Ａコンバータ１１の
ダイナミックレンジ内の任意のＤＣレベルに固定するこ
とができる。この故にＤ／Ａコンバータ１１に映像ブラ
ンキング信号２８を入力する必要がない。つまり従来必
要であったＤ／Ａコンバータ１１のＤＣレベル固定機能
が不要になっている。

【００７９】なお、本実施例とは逆に、アナログ映像信
号２６に対する映像同期信号２７の遅延量を制御する方
法でも１画素単位のオフセットが実現できる。但しオフ
セット量によって映像同期信号２７の位相が変化するこ
とになるので、表示の同期がかかるかどうかはアナログ
映像信号２６及び映像同期信号２７を入力するモニタ装
置の性能に依存することになり、本実施例よりも望まし
くはない。

【００８０】更に、この実施例１は４画素並列の画像表
示装置１００を例示したが、全く同様の構成で２画素並
列、８画素並列といった２のＱ乗個（Ｑは自然数）を並
列して取り扱う画素表示装置でも１画素単位のオフセッ
トが実現できる。

【００８１】つまりＶＲＡＭ９を２^Q個設け、分周器３
４において分周比を１：２^Qとし、これに対応して列レ
ジスタ４及び列加算器６の扱うビット数をＱビット増加
させるような変更を行うだけで、その内容は本実施例か
ら容易に類推できるものである。

【００８２】第２実施例：図４はこの発明の第２実施例
の構成を例示するブロック図である。ここではシリアル
データ制御部２において設けられた３ビットシフトレジ
スタ３５ｂに置換されるべき構造３５ｃが例示されてい
る。

【００８３】構造３５ｃは直列に接続されたアナログ遅
延素子３８ａ，３８ｂ，３８ｃを備えており、これらは
それぞれアナログ的にピクセルクロック１９の１周期分
の遅延を発生する。よって構造３５ｃは３ビットシフト
レジスタ３５ｂと同等の機能をアナログ遅延素子で実現
しており、動作は第１実施例に示された場合と変わらな
い。

【００８４】構造３５ｃはシリアルデータ制御部２にお
いて設けられた３ビットシフトレジスタ３５ａに対して
も置換することができる。

【００８５】構造３５ｃはシフトレジスタすなわちラッ
チを用いないので回路規模を小さくできる可能性があ
り、ＩＣ化等の回路構成の実現の際において、設計の自
由度を与えるという効果を奏する。

【００８６】第３実施例：図５はこの発明の第２実施例
の構成を例示するブロック図である。ここではシリアル
データ制御部２において設けられた３ビットシフトレジ
スタ３５ｂに置換されるべき構造３５ｄが例示されてい
る。

【００８７】構造３５ｄは、１／４分周ピクセルクロッ
ク１８が与えられる１ビットシフトレジスタ３９と、１
／４分周ピクセルクロック１８を反転して第２遅延１／
４分周ピクセルクロック１８₂として出力するインバー
タ４０ａと、１ビットシフトレジスタ３９の出力を反転
して第３遅延１／４分周ピクセルクロック１８₃として
出力するインバータ４０ｂと、を備えている。

【００８８】１ビットシフトレジスタ３９はピクセルク
ロック１９によって、ピクセルクロック１９の一周期分
だけ１／４分周ピクセルクロック１８を遅延し、第１遅
延１／４分周ピクセルクロック１８₁として出力する。

【００８９】図３から明白なように、第０遅延１／４分
周ピクセルクロック１８₀は第２遅延１／４分周ピクセ
ルクロック１８₂と、第１遅延１／４分周ピクセルクロ
ック１８₁は第３遅延１／４分周ピクセルクロック１８
₃と、それぞれ論理反転の関係にある。これはピクセル
クロック１９を１／４分周したものが１／４分周ピクセ
ルクロック１８であり、これをピクセルクロック１９の
一周期毎に遅延させて第１遅延１／４分周ピクセルクロ
ック１８₁乃至第３遅延１／４分周ピクセルクロック１
８₃が得られるためである。よって構造３５ｄの動作は
第１実施例に示された場合と変わらない。

【００９０】構造３５ｄは３ビットシフトレジスタ３５
ｂに比べ、シフトレジスタのビット数すなわちラッチの
数を減らせるため、回路規模を小さくするのに有効であ
る。２画素並列の画像表示装置の時には、１ビットシフ
トレジスタ３９も不要であり、ピクセルクロック１９を
１／２分周した信号を入力し、これを反転するインバー
タが１個あればよいことは、本実施例から容易に類推で
きる。

【００９１】

【発明の効果】この発明のうち請求項１にかかる画像表
示装置によれば、先頭アドレスの値を制御することによ
って、走査において画素Ｎ個毎のオフセットを与えるこ
とができる。また遅延情報の値を選択することによっ
て、走査において１画素毎のオフセットを与えることが
できる。したがって、走査方向のスクロールを滑らか、
かつ高速に行うことができる。

【００９２】この発明のうち請求項２にかかる画像表示
装置によれば、ラッチを用いないので回路規模を小さく
できる可能性があり、ＩＣ化等の回路構成の実現の際に
おいて、設計の自由度を与える。

【００９３】この発明のうち請求項３にかかる画像表示
装置によれば、シフトレジスタを用いて第１乃至第３の
遅延第２クロックを生成する場合と比較してラッチの数
を減らせるため、回路規模を小さくすることができる。

【００９４】この発明のうち請求項４にかかる画像表示
装置によれば、映像ブランキング期間において画素デー
タが読み出されることがなく、映像ブランキング期間が
終了してから一連の画素データが読み出される。

【００９５】この発明のうち請求項５にかかる画像表示
装置によれば、映像ブランキング期間における画素デー
タの値が固定されるので画素データをＤ／Ａ変換するＤ
／ＡコンバータにおいてＤＣレベルを固定させる機能を
付加させる必要がない。

【図面の簡単な説明】

【図１】この発明の第１実施例の構成を例示するブロ
ック図である。

【図２】この発明の第１実施例の構成を例示するブロ
ック図である。

【図３】この発明の第１実施例の動作を示すタイミン
グチャートである。

【図４】この発明の第２実施例の構成を例示するブロ
ック図である。

【図５】この発明の第３実施例の構成を例示するブロ
ック図である。

【図６】従来の技術を示すブロック図である。

【図７】従来の技術を示すブロック図である。

【図８】従来の技術を示す概念図である。

【符号の説明】

１システム制御部、２シリアルデータ制御部、４
列レジスタ、５行レジスタ、６列加算器、７行加
算器、８マルチプレクサ、９ａ〜９ｄＶＲＡＭ、１
０並列／直列変換器、１７ビデオタイミングクロッ
ク、１８１／４分周ピクセルクロック、１８₀〜１８
₃ 第０乃至第３の遅延１／４分周ピクセルクロック、
１９ピクセルクロック、２７映像同期信号、２８
映像ブランキング信号、２８₀〜２８₃ 第０乃至第３
の遅延映像ブランキング信号、２９オフセット付き列
アドレス下位２ビット、３０ＶＲＡＭ用シリアルクロ
ック、３１ＶＲＡＭ用シリアルデータ出力制御信号、
３２ａ〜３２ｄプルダウン抵抗、３８ａ〜３８ｃア
ナログ遅延素子、３９１ビットシフトレジスタ、４０
ａ，４０ｂインバータ、ＳＯシリアルポート、ＳＥ
シリアルデータ出力制御端子。

Claims

【特許請求の範囲】

【請求項１】（ａ）画像を構成する画素に関する画素
データを分担して記憶し、同一の先頭アドレスから連続
して前記画素データを出力するＮ個（Ｎは２以上の整
数）の記憶素子と、（ｂ）前記画素データを前記記憶素子のそれぞれの同一
アドレス毎に並列に入力し、第１クロックに基づいて前
記画素データを直列に出力する並列／直列変換器と、（ｃ）前記先頭アドレスと、Ｎ種の値を採る遅延情報と
を出力する遅延情報出力手段と、（ｄ）前記第１クロックと、前記第１クロックの周波数の１／Ｎ倍の周波数を有する
第２クロックと、前記第２クロックに対し、それぞれが前記第１クロック
の一周期の０乃至（Ｎ−１）倍の遅延を与えて得られる
第０乃至第（Ｎ−１）の遅延第２クロックと、前記遅延情報に基づいて、前記第０乃至第（Ｎ−１）の
遅延第２クロックの内のいずれか一つが選択されること
によって得られ、前記画素データが前記記憶素子から出
力する契機を与える第３のクロックとを生成する制御部
と、（ｅ）前記第２クロックに基づいて、前記画像の走査の
契機を決定する映像同期信号を生成する映像同期信号生
成手段と、を備える画像表示装置。
【請求項２】前記制御部は（ｄ−１）それぞれが前記
第１クロックの一周期の遅延を与える第１乃至第（Ｎ−
１）のアナログ遅延素子を有し、前記第１のアナログ遅延素子は前記第２クロックを入力
し、前記第１乃至第（Ｎ−１）のアナログ遅延素子は直列に
接続され、それぞれから前記第１乃至第（Ｎ−１）の遅
延第２クロックが得られる請求項１記載の画像表示装
置。
【請求項３】前記整数Ｎは４であって、前記制御部は（ｄ−１）前記第２クロックを入力し、前
記第１クロックの一周期分の遅延を与えて前記第１の遅
延第２クロックとして出力するシフトレジスタと、（ｄ
−２）前記第２クロックを反転して前記第２の遅延第２
クロックとして出力する第１のインバータと、（ｄ−
３）前記第１の遅延第２クロックを反転して前記第３の
遅延第２クロックとして出力する第２のインバータとを
有する、請求項１記載の画像表示装置。
【請求項４】前記映像同期信号生成手段は前記画像の
映像ブランキング期間を示す映像ブランキング信号を前
記第２のクロックに基づいて更に生成し、前記制御部は前記映像ブランキング信号に対し、それぞ
れが前記第１クロックの一周期の０乃至（Ｎ−１）倍の
遅延を与えて得られる第０乃至第（Ｎ−１）の遅延映像
ブランキング信号と、前記遅延情報に基づいて、前記第Ｋの遅延第２クロック
（Ｋは０乃至（Ｎ−１）の整数）が前記第３のクロック
として選択されることと対応して、前記第Ｋの遅延映像
ブランキング信号を選択することによって得られ、前記
画素データが前記記憶素子から出力することの可否を決
定する制御信号とを更に生成し、前記制御信号が活性化している期間は前記第３のクロッ
クが強制的に非活性状態にされる、請求項１記載の画像
表示装置。
【請求項５】表示されるべき画像の映像ブランキング
期間を示す映像ブランキング信号を生成する映像ブラン
キング信号生成手段と、前記画像を構成する画素を表す画素データを記憶し、出
力端と、前記出力端において前記画素データを与えるか
若しくは絶縁状態にするかを決定する制御情報が与えら
れる制御端と、を有する記憶素子と、前記映像ブランキング信号に基づき、前記映像ブランキ
ング期間においては前記出力端を前記絶縁状態にする内
容の制御情報を与える制御情報生成手段と、前記出力端を所定の電位に接続する電位設定抵抗とを備
えた画像表示装置。