JPS6224298A - 画素丸め処理方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディスプレイメモリに記憶されたデジタルコ
ードによりそれぞれ表される複数の情報画素をラスタ走
査表示装置のスクリーンに表示するため、これら情報画
素の各々を優勢レベル群のコードまたは劣勢レベル群の
コードのいずれかに属させるようにし、これらデジタル
コードに繰返しアクセスして隣接する走査線において各
行の情報画素を２度表示する方法で走査線の循環サイク
ルで情報画素を表示するようにした画素丸め処理方法に
関するものである。

以下、このような量の画素情報を有する表示を゛ディス
プレイページ”と呼ぶことにする。また、使用する走査
技術はライン順次のフレーム走査でもよく、あるいは画
素の各ラインをラスタ走査の隣接する走査線で２回表示
する場合は飛越し２フイールド走査でもよい。

この種形式のデータ表示装置においては、記憶されてい
るデジタルコードは、走査により表示装置のスクリーン
に表示すべき各画素に関する少なくとも１つの情報を含
むいわゆる“ビットマツプ”形態にすることができる。

これらの情報ビットは、飛越し２フイールド走査の場合
には、各フィールドの走査サイクルの同一走査線におい
て、或いはライン順次のフレーム走査の場合には走査サ
イクルの連続する対の走査線にふいて表示画素の行を連
続して２回表示するような方法で走査と同期して読出さ
れる。かくして読出された情報ビットはディスプレイゼ
ネレータに供給され、このゼネレータはそれに応答して
画素情報を含むビデオ信号を生じ、これにより表示装置
を駆動して゛ビットマツプ″表示を行う。

また、上述した形式のデータ表示装置において　　　　
　　ｉは、記憶されているデジタルコードをいわゆる１
キャラクタベースド形態にすることもできる。

この場合には、例えばディスプレイゼネレータ内にビッ
トパターンにより形成される標準キャラクタの形状を記
憶し、走査期間中にディスプレイメモリに記憶されたコ
ードを循環的に読出し、ビットパターンが表示装置を駆
動するためのビデオ信号に形成されるように逐次読出さ
れている選択されたキャラクタの形状を識別するように
する。この場合には表示キャラクタの形状を規定する順
次の画素行が前述したように２回表示され、゛キャラク
タベースド表示を行わしめる。

代表的なキャラクタのフォーマットは７行および５列に
配置した３５個の個々のドツトにより構成される座標マ
トリックスで、この場合、キャラクタの各ドツトは関連
のビットパターンのそれぞれのビットを表す。

このようなキャラクタフォーマットから抽出したあるキ
ャラクタ形状は、表示した際、隣接する行内のドツトが
対角線関係にある為不快なぎざぎざ現象（゛′段階状効
果″として知られている）を呈する傾向があり、このよ
うなキャラクタの形状を改善するため、対角線的に配置
したドツトにより形成された“段階状”の段部に半ドツ
トを挿入させることによりぎざぎざ現象を平滑化する“
キャラクタ丸め処理″を用いることが知られている。

この゛′キャラクタ丸め処理”技術に関しては英国特許
第１．３４３．２９８号および第１．５１５．６０６号
に記載されている。

“キャラクタ丸め処理”技術を実現する対角線検知論理
回路は、表示しようとする各キャラクタ形状に対して現
走査線内に表示される特定の行のキャラクタドツトを表
すビットを一時的に記憶し、また同時にドツト行が１回
目の表示であるか２回目の表示であるか（すなわち、飛
越しフィールド走査の場合“奇数”フィールドで表示が
行われるか″偶数”フィールドで表示が行われるか）に
応じて直ぐ前のキャラクタのドツト行または直ぐ後のキ
ャラクタのドツト行のいずれかを表すビットを一時的に
記憶するような機能をもたせることができる。この場合
、論理回路はこの一時的に記憶されたビット情報に応答
して、第１に、行の各ドツトが生じた際、場合に応じて
直ぐ前のドツト行または直ぐ後のドツト行のいずれかに
おいて前のドツト位置にドツトが存在することを検知し
、また一方または他方のこのようなドツト行において、
生じている前記のドツトの位置に対応する位置にドツト
が存在しないことを検知したとき、当該行の各ドツトを
前のドツト位置の中途まで伸長させるようにし、第２に
、行の各ドツトが生じた際、場合に応じて直ぐ前または
直ぐ後にドツト行のいずれかにふいて後のドツト位置に
ドツトが存在することを検知し、また、一方または他方
のこのようなドツト行において、生じている前記のドツ
トの位置に対応する位置にドツトが存在しないことを検
知したとき、当該行の各ドツトを次のドツト位置の中途
まで伸長させるようにする。

本発明は“ビットマツプ”表示用の丸め処理技術を実施
しうる対角線検知論理回路を提供するものであるが、こ
の種回路の実現に当ってはいくつかの問題点があること
が分かっている。１つの問題点は、“キャラクタベース
ド”表示の場合は、表示されるキャラクタと背景部間を
生理学的機能により明瞭に区別しうる（各々既知の形状
の制限された組のキャラクタのみしかないことによる）
が、“ビットマツプ”表示の場合には、このような区別
を行えないことである。したがって、“ビットマツプ”
表示の場合には、何に対して何を丸め処理すべきかとい
うことが容易に決定できない。

また、他の問題は、隣接する走査線における画素の対角
線関係を検知するため、前述したように、（奇数フィー
ルド或いは偶数フィールドにおける）前または後の画素
走査線に対する情報ビットにアクセスすることが必要で
あるということである。

これは、“キャラクタベースド”表示の場合は選択され
たキャラクタ形状に対して記憶されたデジタルコードを
走査線においてディスプレイメモリから２度読出すこと
により容易に達成できる。すなわち、一方の読出しによ
り関連のビットパターンから現走査線に現在表示されて
いるドツト行に対するビットの行を得、他方の読出しに
より場合に応じて、前の走査線または次の走査線のいず
れかに対してドツト行に対するビットの行を得る。

１つの走査線に沿う数個のドツト（画素）期間ごとに１
つの新たなデジタルコードしか必要としないため、ディ
スプレイメモリからの読出し速度を比較的遅くできるの
で、この２回の読出しは実際的なものである。これに対
して、パビットマップ″表示用のディスプレイメモリは
通常各画素期間ごとに読出す必要があり、この読出しは
可成り急速に行う必要があり、丸め処理の目的のために
この読出しを２度行うことは実際的であるとはいえない
。

本発明の目的は“ビットマツプ”表示に対して上述の問
題点を解決した丸め処理方法を提供しようとするもので
ある。

本発明は、ディスプレイメモリに記憶されたデジタルコ
ードによりそれぞれ表される複数の情報画素をラスタ走
査表示装置のスクリーンに表示するため、これら情報画
素の各々を優勢レベル群のコードまたは劣勢レベル群の
コードのいずれかに属させるようにし、これらデジタル
コードに繰返しアクセスして隣接する走査線において各
行の情報画素を２度表示する方法で走査線の循環サイク
ルで情報画素を表示するようにした画素丸め処理方法に
おいて、 （ａ）各走査線期間中現走査線に対する現情報画素行の
デジタルコードを、非遅延基本画素情報として得られる
ように前記のディスプレイメモリから取出し、かつこれ
を１画素周期だけ遅延させて遅延基本画素情報として形
成する工程と、 （ｂ）現情報画素行が第１の発生のものである場合は、
前の情報画素行のデジタルコードを基準情報として取出
すも、現情報画素行が第２の発生のものである場合は、
次の情報画素行のデジタルコードを基準情報として取出
す工程と、 （ｃ）２つの順次の非遅延基本情報画素と、これと同時
に得られる２つの順次の基準情報画素との、前記の２群
に対する割当てを検知し、対角線方向に対向する２つの
情報画素が前記の優勢レベル群に割当てられ、他の基本
情報画素が前記の劣勢レベル群に割当てられている場合
に、この割当てが所定の対角線関係を表わすようにする
工程と、（ｄ）このような検知がなされない場合、画素
表示を行うために各画素期間の第２半期間に非遅延基本
画素情報を選択し、次の画素期間の第１半期間に遅延基
本画素情報を選択する工程と、 （ｅ）第１の所定対角線関係を検知した際、画素期間の
前記の第１半期間に対して非遅延基本情報を選択するこ
とにより前記の優勢レベル群に割当てられた画素を前置
丸め処理し、他の所定対角線関係を検知した際、画素期
間の第２半期間に対して遅延基本情報を選択することに
より前記優勢レベル群に割当てられた画素を後置丸め処
理し、これら前置丸め処理および後置丸め処理により本
来劣勢レベル群に割当てられた画素の半分を抑圧する工
程と を含むことを特徴とする。

この丸め処理方法においては、順次の１７２画素期間に
対し基本画素情報とその遅延基本画素情報との間で切換
えを行うことにより、この切換え順序に応じて表示画素
を前置丸め処理したり、丸め処理しなかったり、後置丸
め処理したりするための簡単な手段が得られる。

また、上述の本発明方法の工程（ｂ）においては、各走
査線に対するデジタルコードをディスプレイメモリから
読出した後、これらのデジタルコードを１走査線期間だ
け遅延させることにより、画素の前の走査線に対するデ
ジタルコードが得られる。

画素の現走査線およびその前の走査線の双方に対するデ
ジタルコードを現走査線に右いてディスプレイ、メモリ
から読出す必要がある場合にディスプレイメモリからの
読出し速度を２倍にする必要があるも、本発明のこのよ
うな方法によればディスプレイメモリからの読出し速度
は２倍されることはない。

また本発明は、基本画素情報が供給される第１入力端を
有する第１マルチプレクサと、基本画素情報が供給され
、かつ画素クロック速　　′度で動作して基本画素情報
の遅延基本画素情報を形成し、この遅延基本画素情報を
前記の第１マルチプレクサの第２入力端に供給しうるよ
うにしたラッチ回路と、 基本画素情報および基準画素情報がそれぞれ供給される
２つの群デコーダであって、これらに供給される画素情
報を形成するデジタルコードがこれら群デコーダによっ
て決定される２つの群のいずれかに属するかにより論理
値０または論理値１の出力を生じろるようにした当該２
つの群デコーダと、 前記の２つの群デコーダの出力端に接続された入力端を
有する２つのフリップフロップであって、これらフリッ
プフロップは前の画素期間に関連のデコーダからこれら
フリップフロップの入力端に供給された論理値０または
論理値１をこれらフリップフロップの出力端に導出しう
るように画素クロック速度で駆動されるようになってい
る当該２つのフリップフロップと、 前記の２つのデヲーダの出力端および前記２つのフリッ
プフロップの出力端にそれぞれ接続された４つの入力端
を有する２つのＡＮＤゲートであって一方のＡＮＤゲー
トは画素を前置丸め処理する要求を行うための論理値１
の出力を導出し、他方のＡＮＤゲートは画素を後置丸め
処理する要求を行うための論理値０の出力を導出するよ
うになっている当該２つのＡＮＤゲートと、 これら２つのＡＮＤゲートの出力端にそれぞれ接続され
た第１（前置丸め処理）入力端および第２（後置丸め処
理）入力端と前記第１マルチプレクサのスイッチング入
力端に接続された出力端とを有する第２マルチプレクサ
であって、各画素期間の第１半期間に対してはこの第２
マルチプレクサの出力端がこの第２マルチプレクサの第
１入力端に接続され、各画素期間の第２半期間に対して
はこの第２マルチプレクサの出力端がこの第２マルチプ
レクサの第２入力端に接続されるように画素クロック速
度でスイッチングされるようにした当該第２マルチプレ
クサと を具え、かくして前記第２マルチプレクサの出力端に得
られるスイッチング信号により当該スイッチング信号が
論理値１のときは前記第１マルチプレクサの出力端をこ
の第１マルチプレクサの第１入力端に接続し、当該スイ
ッチング信号が論理値０のときは前記第１マルチプレク
サの出力端をこの第１マルチプレクサの第２入力端に接
続するよう第１マルチプレクサをスイッチングるように
したことを特徴とする。

かくすれば、第１マルチプレクサの出力端から生じる出
力信号は画素表示を行うための画素情報を形成する。ま
た、前述したように、スイッチングのタイミングは１／
２画素期間だけ遅延させる。

かくすれば、各１７２画素期間に必要に応じて、基本画
素情報ストリーム（本来の基本画素情報ストリームおよ
び１画素期間遅延した基本画素情報ストリーム）を選択
して前置丸め処理および後置丸め処理を行うことが可能
となる。

また、ラスタ走査における現走査線が第１の発生のもの
（奇数フィールド）か第２の発生のもの（偶数フィール
ド）かに応じて基本画素情報および基準画素情報を決定
するため、本発明丸め処理回路には入力手段を設け、該
入力手段は、ディスプレイメモリから読出された画素の
各走査線に対するデジタルコードを受信し、記憶するよ
う接続したライン記憶装置を具え、このライン記憶装置
を画素クロック速度で駆動してその出力端に１走査線周
期だけ遅延した記憶デジタルコードを導出させるように
し、さらに前記入力手段はディスプレイメモリから読出
された現走査線に対するデジタルコードを受信するよう
接続した第１および第２入力端と、ライン記憶装置の出
力端に導出されたデジタルコードを受信するよう接続し
た第３および第４入力端とを有する第３マルチプレクサ
を具え、現走査線が第１の発生のものである場合第３マ
ルチプレクサの第１入力端をその第１出力端に接続して
ライン記憶装置からのデジタルコードを基本画素情報と
して生ぜしめ、かつ第３マルチプレクサの第３入力端を
その第２出力端に接続してライン記憶装置からのデジタ
ルコードを基準画素情報として生ぜしめるようにすると
ともに、現走査線が第２の発生のものである場合第３マ
ルチプレクサの第４入力端をその第１出力端に接続して
ライン記憶装置からのデジタルコードを基本画素情報と
して生ぜしめ、かつ第３マルチプレクサの第２入力端を
その第２出力端に接続して基準画素情報として現走査線
に対するデジタルコードを生ぜしめるようにしうる。

また、本発明は上述した回路を含むラスタ走査表示装置
にも関するものである。

以下図面により本発明を説明する。

第１図に示すデータ表示装置はディスプレイ装置１、デ
ィスプレイゼネレータ２、プロセッサ３、バックグラウ
ンドメモリ４、ディスプレイメモリ５およびユーザイン
ターフェース機器６を含む。

ディスプレイ装置１は飛越し２フイールド（奇数フィー
ルドおよび偶数フィールド）ラスタ走査を有し、かつデ
ィスプレイゼネレータ２よりのＲｌＧ、Ｂビデオ信号を
受信するよう接続したカラーテレビジョンモニタＴＶに
より形成するを可とする。

この場合、上記Ｒ，Ｇ、Ｂビデオ信号はディスプレイゼ
ネレータ２内においてそれぞれ３つのデジタルアナログ
変換器（Ｄ／Ａ）　　７　、８および９により生成する
ものとする。（ある使用分野では、ディスプレイはモノ
クロのみとすることもできる）。

また、前記ディスプレイゼネレータ２は読取／書込メモ
リにより形成するを可とするカラー／属性探索テーブル
（ｃＬｔｌＴ）　１０を含む。前記テーブル１０はディ
スプレイメモリ５からバス１１を介してディスプレイゼ
ネレータ２に供給される画素情報に応答して、変換器７
．８および９を駆動するデジタル信号を生成する。また
、ディスプレイゼネレータ２内のディスプレイタイマ（
ＴＩＭ）１２は接続線１３を介してテレビジョンモニタ
１用のラインおよびフィールド同期信号ＬＳおよびＦＳ
を与えるほか、接続線１４を介して、ディスプレイメモ
リ５からバス１１への画素情報の読出し制御用タイミン
グ信号Ｔを供給する。

ディスプレイメモリ５は、１デイスプレイペ一ジ分の画
素情報を記憶する容量をもったランダムアクセスメモ！
Ｊ　（ＲＡＭ）　により形成するを可とする。

画素情報はテーブル１０により与えられるカラーおよび
属性の範囲に応じて、表示しようとする画素ごとに１ま
たは複数の情報ビットを含む。アドレス／データバス１
５はディスプレイゼネレータ２およびディスプレイメモ
リ５をプロセッサ３と相互接続する機能を有する。また
、少なくともその一部をランダムアクセスメモリ（ＲＡ
Ｍ）　により形成したバックグラウンドメモリ４もアト
リス／データバス１５に接続するようにする。さらに前
記メモリ４はプロセッサ３の“ハウスキーピング動作を
制御する固定プログラムデータを含む読取り専用メモリ
（ＲＯＭ）部分を具えるを可とする。ユーザインターフ
ェース機器６はキーボードデータ入力装置（ＫＢＹ）に
より形成する。また、プロセッサ３は例えばシダネティ
ックス（Ｓ　ｉｇｎｅｔ　１ｃｓ）社製の３６８０００
μＰのような市販のマイクロプロセッサ（μＰ）を利用
することができる。

バックグラウンドメモリ４内に記憶されたデータは、ユ
ーザの制御のもとてプロセッサ３により所望のように選
択可能で、一時に画素情報の１デイスプレイページを表
すデータがバックグラウンドメモリ４から読出され、デ
ィスプレイメモリ５に書込まれる。選択されたディスプ
レイページ内の表示すべき画素は、第２図に示すように
、４つのビットｂ１ないしｂ４を有するデジタルコード
によりそれぞれ表されるものとする。第２図においては
、５つの画素コードｐ１ないしｐ５．ｐｌ’ないしｐ５
’およびｐ１′ないし１１５’の３つの群につき例示し
てあり、これらはカラーテレビジョンモニタ１のラスタ
走査の奇数フィールドおよび偶数フィールドの双方の３
つの順次の走査線における対応する画素位置に表示され
るべき画素情報を含む。本発明によるときは、これらの
各画素コードを２つの群すなわちカテゴリーのいずれか
一方に割当てられるようにしている。本実施例の場合は
各コードピットｂ１の値（０または１）によりどの群に
コードを割当てるかを決定するようにしており、これが
２つの群の間を区別する最も簡単な方法である。

それ以外の方法としては、デコーダを用いて、全体の４
ビツトコードまでの任意の他のビット数を復号するこ°
ともでき、このようなデコーダはコー　　　　　　１ド
探索テーブルの形態にすることができる。ここで、各フ
ィールド内の隣接する走査線中に画素の　　　　　　１
ｉｆＭ　”！ｔ　ｔ！　”Ｉｆ　８　’ａ　Ｍ　（ｆｔ
”＜’；ｙａｔ；ｓ＠＠・（ｉｉｉｌ（７）ｌ？ｙ“　
　　　　　ｉｂｌを有する画素コードが、画素を相互に
丸め処理　　　　　　！することを必要とする゛′高レ
ベル”すなわち“優　　　　　　；□勢しベル”コード
群に属するものとし、値０のビ　　　　　　−フ）ｂｌ
を有する画素・−ドが、画素を相互に丸め　　　　　　
１処理しない低レベル、すなわち劣勢レベルコード　　
　　　　シお 群に属するものとすれば、第２図において画素コ　　　
　　　１゛−ドｐ３　’、　ｐ２．　ｐ４．　ｐｉ　’
およびｐ５″′はパ高レベル゛［コード群に属し、画素
コードｐｉ’、　ｐ２’、　ｐ４’、　　　　　　　　
！ｐ５’、　ｐｉ、　ｐ３．　ｐ５．　ｐ２’、　ｐ３
’およびｐ４’は“低レベル”コード群に属する。

ある場合には、デジタルコードを１ビツトのみを以って
構成し、その第１の値が優勢レベルコー、を示し、第２
．）値ヶ劣勢（７ｇＢｔｗ−）’をイすよ　　　　　　
１う！、：ｔ６ユよヵ、ア。６゜　　　　　　　　　　
　　　　　　　［第３（ａ）図、第３（ｂ）図は本発明
による丸め処理の原理を示す図で、第３（ａ）図に奇数
フィールドの２本の走査線ＬｌよびＬＯ＋１ならびに偶
数フィールドの２本の走査線ＬＨおよびしＥ＋１内の隣
接位置ＰＡおよびＰＢにおける４つの画素の表示を示す
。これらの画素は“高レベル”コードにより表される旧
１および旧２と゛低レベル”コードにより表されるし０
１およびＬｏ２により形成されている。偶数フィールド
の走査線ＬＨにおいては、前の画素位置ＰＡの中間まで
伸長するよう画素向１を前置丸め処理（プレウランド）
する。この前置丸め処理はこの画素Ｈｉｌ　と次の走査
線ＬＥ＋１内の画素向２との間の対角線関係があり、同
時に走査線ＬＥ内の画素Ｌｏｌと走査線ＬＥ＋１内の画
素Ｌｏ２との間の反対の対角線関係がある場合に行う。

次に、奇数フィールドの走査線ＬＤ＋１においては、後
続の画素位置ＰＢ中に伸長するよう画素Ｈｉ２を後置丸
め処理（ポストラウンド）する。この後置丸め処理は、
この画素向２と前の走査線ＬＤ内の画素向１との間の対
角線関係があり、同時に走査線ＬＤ＋１内の画素Ｌｏ２
と走査線ＬＯ内の画素ＬＯとの間の反対の対角線関係が
ある場合に行う。

第３（ｂ）図は奇数フィールドの２本の走査線し０およ
びＬＤ＋１ならびに偶数フィールドの２本の走査線しＢ
およびＬＥ＋１内の隣接位置Ｐ′ＡおよびＰＹにおける
他の４つの画素の表示を示す。これら図示の画素は“高
レベル”コードにより表される旧３および旧４ならびに
“低レベル”コー゛ドにより表されるＬｏ３およびＬｏ
４である。この場合、画素向３が後置丸め処理され、画
素向４が前置丸め処理されている。

この丸め処理は、第３（ａ）図に関し上述したのと同様
な種々の画素の対角線関係がある場合に行われる。上述
したところから明らかなように、奇数フィールドの走査
ラインにおける画素の丸め処理を行う場合、前置丸め処
理および後置丸め処理の双方に対して前の走査ラインの
画素情報を必要とし、偶数フィールドの走査ラインにお
ける画素の丸め処理を行う場合、前置丸め処理および後
置丸め処理の双方に対して次の走査ラインの画素情報を
必要とする。

第１図に示すデータ表示装置において、ディスプレイゼ
ネレー・夕２は丸め処理回路（ＲＮＤ）１６を含み、こ
の回路１６はディスプレイメモリ５からバス１１を介し
て供給される画素情報を受信する。この丸め処理回路１
６の論理図を第４図に示す。図示の回路はディスプレイ
メモリ５から読出された画素情報を受信するためバス１
１に接続した入力端１８を有するライン記憶装置１７を
含む。このライン記憶装置１７は１つの全走査線用の画
素コードを記憶する容量を有し、接続線１９（第１図参
照）のリード線１９ａを介してタイマ（ＴＩＭ）１２に
より画素速度でクロック同期される。かくすれば、ライ
ン記憶装置１７の出力端２０にはディスプレイメモリ５
から読出され、■走査線周期だけ遅延した画素情報が導
出される。この遅延画素情報はマルチプレクサ２１の２
つの信号入力端ｅ１およびｏｌに供給するようにし、デ
ィスプレイメモリ５から読出された直接の画素情報はこ
のマルチプレクサ２１の他の信号入力端ｅ２およびｏ２
に供給するようにする。マルチプレクサ２１においては
、走査動作中の奇数フィールド期間中は入力端ｏ１およ
び０２が２つの出力端ＲｏおよびＦＯにそれぞれ接続さ
れ、偶数フィールド期間中は入力端ｅ１およびｅ２が２
つの出力端ＦＯおよびＲＯにそれぞれ接続されるように
する。マルチプレクサ２１の内部のスイッチングはタイ
マ（ＴＩＭ）から接続線１９の他のリード線１９ｂを介
して供給されるスイッチング信号により行うようにする
。この場合、出力端ＦＯに導出される画素情報は゛基本
（ファンダメンタル）”ストリームＦと呼び、出力端Ｒ
Ｏに導出される画素情報は“基準（リフアンレス）”ス
トリームＲと呼びことにする。これらの各ストリームは
連続する４ビツトに画素コードを含む。

画素情報ストリームＦはこれを第２マルチプレクサ２３
の第１信号入力端２２に供給するほか、ラッチ回路２４
および第１群デコーダ２５０入力端にも供給する。ラッ
チ回路２４はその出力端に画素情報ストリームＦの遅延
画素情報ストリームＦ′（１画素周期の遅延）を導出す
る。前記ラッチ回路２４の出力端はマルチプレクサ２３
の第２信号入力端２６に接続し、前記マルチプレクサ２
３の出力端２７をカラー探索テーブル（ｃＬＯＴ＞１０
　（第１図）に接続する。画素情報ス）　ＩＪ−ムＲは
第２群デコーダ２８の入力端に供給する。２つのデコー
ダ２５および２８はそれらに供給される各画素コードが
“高レベル”群に属するか“低レベル”群に属するかを
決定するよう動作する。前記各デコーダはその出力端に
“高レベル”群に対しては論理値“１”信号を導出し、
“低レベル”群に対しては論理値“０”信号を導出する
。これらの論理信号は２つのデータフリップフロップ２
９．３０および２つのＡＮＤゲート３１．３２を含む論
理回路に供給するようにする。２つのＡＮＤゲー）３１
および３２の出力端は他のマルチプレクサ３５の入力端
３３および３４にそれぞれ接続し、このマルチプレクサ
３５の出力端３６はマルチプレクサ２３０制御入力端３
７に接続する。ラッチ回路２４．２つのフリップフロッ
プ２９．　３０およびマルチプレクサ３５はクロック入
力端Ｃ１をそれぞれ具え、これら入力端ｃｌｌにタイマ
（ＴＩＭ）から接続線１９の他のリード線１９ｃを介し
て画素速度で画素クロック信号ＰＣが供給されるように
する。

素子２９ないし３２を含む論理回路は画素の対角線関係
を検知する機能を有し、丸め処理回路はこの検知に応答
し、第２図および第３図に関して前述した方法にしたが
って画素の丸め処理を実施する。

以下第２図に示す５つの画素コードＰＬないしＰ５゜Ｐ
１′ないしＰ５’およびＰ１′ないしＰ５’の３つの群
に関して丸め処理の２例を説明する。前述したように、
画素コードＰ１ないしＰ５により表される画素は奇数フ
ィールドにおいては画素コードＰ１′ないしＰ５’によ
り表される画素に対して丸め処理する必要があり、偶数
フィールドにおいては画素コードＰ１′ないしＰ５’に
より表される画素に対して丸め処理する必要があること
が分かる。第５図は奇数フィールドに対する丸め処理回
路の順次の画素期間ＰＰ１ないしＰＰ６にわたる動作説
明用タイミング図で、行（ｉ）においては画素コードＰ
１ないしＰ５の群を“基本”ストリームＦとして規定し
、行（ｉｉ）においては、■画素周期の遅延をもってラ
ッチ回路２４の出力に導出される同じ画素コードＰ１な
いしＰ５の群を遅延“基本”ストリームＦ′として規定
している。また、行（ｉｉｉ）は奇数フィールドに対す
る“基準”ストリームＲを形成する前の　　　　　　：
画素群の画素コードＰ１′ないしＰ５’の群復号された
カテゴＩＪ−（１＝高レベル、０＝低レベル）を示し、
同様に行（！Ｖ）に奇数フィールドに対する“基本”ス
トリームＦを形成する画素コードＰ１ないしＰ５の群復
号されたカテゴ’Ｊ−（１＝高レベノペロ＝低レベル）
を示す。また行（Ｖ）は各画素期間の始めにその前縁部
で有効となる画素クロックＰＣを示し、行（ｖｉ）およ
び（ｖｉ）は各画素期間におけるゲート３１および３２
に対する論理出力レベル（１または０）を示す。ゲート
３１は前置丸め処理に関し、ゲート３２は後置丸め処理
に関する。すなわち、第１画素期間ＰＰＩにおいては、
これらのゲートの双方が閉じて、ゲート３１からは論理
値０出力が導出され、ゲート３２からは論理値１（Ｏの
反転）出力が導出される。したがって、行（ｖｊｉ）に
示すように、第１画素期間ＰＰ１の始めの期間の間、画
素クロックが論理値１の場合は、マルチプレクサ３５の
出力端３６に導出されるスイッチング信号ＳＳは論理値
０であり、第１画素期間の後の半期間の間、画素クロッ
クが論理値０の場合スイッチング信号ＳＳは論理値１で
ある。マルチプレクサ２３はスイッチング信号ＳＳが論
理値１の場合は非遅延基本面ｓ情報−（）’１−ＡＦを
１Ｊ５−探索７−１７１／　（ｃＬＯＴ）　　　　　　
）に供給し、スイッチング信号ＳＳが論理値０の場合上 は遅延基本画素情報ストリームＦ′をカラー探索　　　
　　　１ト チープル（ｃＬＯＴ）に供給するようスイッチングされ
　　　　　　する。ゲート３１および３２が再度閉じる
第２画素期間　　　　　　ＰＰ２に対しても同じ動作が
行われる。第３画素期　　　　　　１間ＰＰ３に対して
はゲート３１は閉じたままであるが、　　　　　　１ト ゲート３２は、デコーダ２８の出力の論理値１、デコー
ダ２５の出力の論理値０、フリップフロップ２９の８カ
”ｍＮヶ、およ。７，７７７゜７ケ、。。８カ　　　−
・の論理値０のため開状態となる。

第３画素期間ＰＰ３の最初の半期間の間画素クロ　　　
　　　［・りが論理値１の場合、スイ・チング信号ＳＳ
はゲ゛−ト３１の出力における論理値０のため論理値０
と　　　　　　ｉ゛ト なる。この場合には、ゲート３２の出力も同様に論　　
　　　　１′ト 理値０であり、したがって、第３画素期間ＰＰ３の後の
半期間に対しスイッチング信号ＳＳは論理値０を保持し
、その結果第３画素期間ＰＰ３の最初の半期間用の表示
に対しては遅延基本画素情報ストリームＦ′が選択され
、第３画素期間ＰＰ３の後の半期間に対しても遅延基本
画素情報ストリームＦ′が選択される。したがって、遅
延第２画素期間ＰＰ２内の画素コードＰ２を遅延第３画
素期間ＰＰ３の第１半期間まで伸長させることにより、
後置丸め処理が行われる（行ｉｘ参照）。第４画素期間
ＰＰ４に対しては、デコーダ２５の出力に右ける論理値
１、デコーダ２８の出力における論理値０、フリップフ
ロップ３０の出力における論理値１およびフリップフロ
ップ２９の出力における論理値０によりゲート３２は閉
じ、ゲート３１は開状態となる。第４画素期間ＰＰ４の
第１半期間の間、画素クロックが論理値１にあるときは
、ゲート３１の出力における論理値１によりスイッチン
グ信号ＳＳは論理値１となる。ま′た、ゲート３２は論
理値１の出力を導出しているため、第４画素期間ＰＰ４
の第２半期間に対しスイッチング信号ＳＳは論理値１を
保持する。その結果第４画素期間の全期間に対してはデ
ィスプレイ用として非遅延基本画素情報ストリームＦが
選択される。しかしながら、ディスプレイへの出力（行
ｉｘ）は１７２画素周期だけ遅延されているため、遅延
第４画素期間ＰＰＡ内の画素コードＰ４を遅延第３画素
期間ＰＰ３の第２半周期内に伸長させることによる前置
丸め処理が行われる。

第５画素期間ＰＰ５に対しては、ゲート３１および３２
がそれぞれ論理値０および論理値１の出力を有するため
、第１画素期間ＰＰＩおよび第２画素期間ＰＰ２に対す
ると同様に丸め処理の行われない状態のままとなる。そ
の結果、第５画素期間ＰＰ５の第１半期間および第２半
期間に対して、それぞれ画素情報ストリームＦ′および
Ｆが選択される。したがってカラー探索テーブル（ｃＬ
ＯＴ）に供給される合成画素情報ス）　ＩＪ−ムＲＰＳ
は基本画素情報ストリームＦと同じであるが、行（ｉｘ
）に示すように１７２画素周期だけ遅延したものとなる
。

画素コードＰ１ないしＰ５により表される画素を画素コ
ードＰ１′ないしＰ５’で表される画素に対して丸め処
理する偶数フィールドに右ける前置丸め処理および後置
丸め処理に対しても同じような動作　　′が行われる。

丸め処理回路のこれらの動作に対するタイミング図を第
６図に示す。このタイミング図から分かるように、遅延
第２画素期間ＰＰ２内の画素コー）Ｐ２を遅延第１画素
期間ＰＰＩの第２半期間内に伸長させることにより前置
丸め処理が行われ、遅延第４画素期間ＰＰＡ内の画素コ
ードＰ４を遅延第５画素期間ＰＰ５の第１半期間内に伸
長させることにより後置丸め処理が行われる。偶数フィ
ールドにおける現在の走査線上で丸め処理を行うには、
次の走査線内の画素コードを必要とするため、タイマＴ
ＩＭ　　（第１図）を機能させて、偶数フィールドでデ
ィスプレイメモリ５から読出され、丸め処理回路１６に
供給される画素コードを１走査線分進めるようにする。

従って、偶数フィールドにおいてはライン記憶装置１７
から生じる（進めた）前の走査線を基本画素ストリーム
Ｆ（およびＦ’）として使用してディスプレイを行うよ
うにする。

要約すると、第５図および第６図に示す効果は次のよう
に説明することができる。すなわち、前置丸め処理また
は後置丸め処理が行われない場合の本方法の効果はすべ
ての画像フィールドを１７２周期だけ遅延させるもので
、これは画素期間の第　　　　　　□２２半間に対して
は常に非遅延基本情報を使用し、次の画素期間の第１半
期間に対しては遅延基本情報を使用することにより実現
される。この場合いかなる走査線の第１の画素半期間は
実際上使用されない。次に、前置丸め処理または後置丸
め処理が行われる場合（走査ラインの第１の画素半期間
に対しては不可能）には、上記の選択は逆となる。

従って、零個の半画素期間（第５図のＰ３）から４個の
半画素期間（第５図、第６図には図示せず）までの任意
の数の半画素期間に対して基本画素情報をディスプレイ
することができる。

第４図に示す丸め処理回路は、第７（ａ）図、第７（ｂ
）図に示すような画素の対角線関係は検知するが、第７
（ｃ）図ないし第７（ｆ）図に示すような画素の対角線
関係は検知しないような論理回路を有する。前０２つの
対角線関係は、キャラクタの丸め処理に対して検知され
る平滑単一幅（ｓｍｏｏｔｈ　ｓｉｎｇｌｅｗｉ６ｔｈ
）対角線関係に類似しているが、これら２つの対角線関
係のみを検知し、丸め処理することは、第７（ｃ）図な
いし第７（ｆ）図に示すような他の対角線関係を丸め処
理することを必要とする自由なフォーマットのグラフィ
ックディスプレイには適当でない。これに代わる検知は
、第４図に示す丸め処理回路において、２つの対角線方
向に対向する“高レベル”群コードおよび２つの対角線
方向に対向する“低レベル”群コードの代わりに、各４
画素群における３つの“高レベル”群コードを識別する
よう論理回路の接続を適当に変更することにより簡単に
実行することができる。さらに、第７（ａ）図ないし第
７（ｆ）図のすべての場合に対して丸め処理を実施する
こともできる。この場合には、４つの画素群中で単一の
“低レベル”群コードとともに、対角線方向に対向する
２つのみの“高レベル”群コードを検知する必要があり
、第４の群コードは無視しろる。′高レベル”コードと
“低レベル”コードとの間の弁別レベルを異ならせた場
合第７（ｃ）図ないし第７〔１３図の状態の検知は第７
（ａ）図、第７（６）図の場合に加えて行うことができ
る。

実際上、これには二重のレベル検知および丸め処理信号
用の二重のゼネレータを必要とする。また、後者の機能
は、パ高レベル”コードを有する画素を２つの群に分割
し、これら２群を決定するための２つの群デコーダを設
けることにより実現することができる。この場合には、
いずれの″高レベル”群デコーダが出力を導出するかに
応じて論理回路をスイッチングし、一方または他方の対
角線関係の検知を行うようにする。

【図面の簡単な説明】

第１図は本発明を実施するに適したデータ表示装置の構
成図、 第２図は第１図に示す装置のディスプレイメモリのビッ
トマツプ特性を示す図、 第３（ａ）図、第３（６）図は本発明による丸め処理の
第１原理を示す説明図、 第４図は本発明に係る丸め処理回路のブロック図、 第５図および第６図は第４図に示す回路の作動説明用タ
イミング図、 第７（ａ）図ないし第７（ｆ）図は本発明による丸め処
理の他の原理を示す説明図である。 １・・・ディスプレイ装置（テレビジョンモニタ）２・
・・ディスプレイゼネレータ ３・・・プロセッサ ４・・・バックグラウンドメモリ 訃・・ディスプレイメモリ ６・・・ユーザインターフェース機器 ？、８．９・・・デジタル・アナログ変換器ＩＯ・・・
カラー／属性探索テーブル １１・・・バス １２・・・ディスプレイタイマ １３、１４．１９・・・接続線 １５・・・アドレス／ダークバス １６・・・丸め処理回路 １７・・・ライン記憶装置 １８、２２．２６．３３．３４．　ｅｌ、　ｅ２．　ｏ
ｌ、　ｏ２−入力端１９ａ、　１９ｂ、　１９ｃ　−り
　−）’線２０、２７．３６．　Ｆｏ、　Ｒｏ・・・出
力端２１、２３．３５・・・マルチプレクサ２４・・・
ラッチ回路 ２５、２８・・・群デコーダ ２９、３０・・・データフリップフロップ３１．３２・
・・ＡＮＩ）ゲート ３７・・・制御入力端 ｃｌｌ・・・クロック入力端 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン α Ｗ　　　− ｍ−〇− α

Claims (1)

1. 【特許請求の範囲】 １、ディスプレイメモリに記憶されたデジタルコードに
   よりそれぞれ表される複数の情報画素をラスタ走査表示
   装置のスクリーンに表示するため、これら情報画素の各
   々を優勢レベル群のコードまたは劣勢レベル群のコード
   のいずれかに属させるようにし、これらデジタルコード
   に繰返しアクセスして隣接する走査線において各行の情
   報画素を２度表示する方法で走査線の循環サイクルで情
   報画素を表示するようにした画素丸め処理方法において
   、 （ａ）各走査線期間中現走査線に対する現情報画素行の
   デジタルコードを、非遅延基本画素情報として得られる
   ように前記のディスプレイメモリから取出し、かつこれ
   を１画素周期だけ遅延させて遅延基本画素情報として形
   成する工程と、 （ｂ）現情報画素行が第１の発生のものである場合は、
   前の情報画素行のデジタルコードを基準情報として取出
   すも、現情報画素行が第２の発生のものである場合は、
   次の情報画素行のデジタルコードを基準情報として取出
   す工程と、 （ｃ）２つの順次の非遅延基本情報画素と、これと同時
   に得られる２つの順次の基準情報画素との、前記の２群
   に対する割当てを検知し、対角線方向に対向する２つの
   情報画素が前記の優勢レベル群に割当てられ、他の基本
   情報画素が前記の劣勢レベル群に割当てられている場合
   に、この割当てが所定の対角線関係を表わすようにする
   工程と、 （ｄ）このような検知がなされない場合、画素表示を行
   うために各画素期間の第２半期間に非遅延基本画素情報
   を選択し、次の画素期間の第１半期間に遅延基本画素情
   報を選択する工程と、 （ｅ）第１の所定対角線関係を検知した際、画素期間の
   前記の第１半期間に対して非遅延基本情報を選択するこ
   とにより前記の優勢レベル群に割当てられた画素を前置
   丸め処理し、他の所定対角線関係を検知した際、画素期
   間の第２半期間に対して遅延基本情報を選択することに
   より前記優勢レベル群に割当てられた画素を後置丸め処
   理し、これら前置丸め処理および後置丸め処理により本
   来劣勢レベル群に割当てられた画素の半分を抑圧する工
   程とを含むことを特徴とする画素丸め処理方法。 ２、前記の工程（ｂ）において、各行の情報画素用のデ
   ジタルコードをディスプレイメモリから読出した後、こ
   れらのデジタルコードを１走査線周期だけ遅延させるこ
   とにより前の行の情報画素用のデジタルコードを得るこ
   とを特徴とする特許請求の範囲第１項記載の方法。 ３、前記の工程（ｂ）において、ディスプレイメモリか
   ら表示に比し１走査線分進んだデジタルコードを読出し
   、これらのコードを１走査線周期分遅延させて基本画素
   情報として使用するとともにこれらのコードを直接基準
   画素情報として使用することにより情報画素の順次の行
   に対するデジタルコードを得ることを特徴とする特許請
   求の範囲第１項または第２項に記載の方法。 ４、前記の工程（ｃ）において、順次の４画素コードの
   群、すなわち基本画素情報および基準画素情報の各々に
   おける２つの画素コードを検査して対角線方向で対向す
   る２つのコードが一方の群に属し対角線方向で対向する
   他の２つのコードが他方の群に属することを検知するこ
   とを特徴とする特許請求の範囲第１項ないし第３項のい
   ずれか１項に記載の方法。 ５、前記の工程（ｃ）において、順次の４画素コードの
   群、すなわち基本画素情報および基準画素情報の各々に
   おける２つの画素コードを検査して劣勢レベル群の１つ
   のコードと優勢レベル群の３つのコードとの存在を検知
   することを特徴とする特許請求の範囲第１項ないし第３
   項のいずれか１項に記載の方法。 ６、１つのコード群を２つの副群に分割し、この１つの
   コード群のコードが属する副群に応じて選択的に一方ま
   たは他方の検知用検査を行うようにする工程を含むこと
   を特徴とする特許請求の範囲第４項または第５項に記載
   の方法。 ７、前記のデジタルコードが単一ビットを有し、かつ前
   記の優勢レベル群および劣勢レベル群の各々が単一コー
   ドを有するようにすることを特徴とする特許請求の範囲
   第１項ないし第６項のいずれか１項に記載の方法。 ８、前記のデジタルコードが少なくとも２つのビットを
   有し、かつ前記の優勢レベル群および劣勢レベル群の各
   々が少なくとも２つの相互に排他的なコードを有するよ
   うにすることを特徴とする特許請求の範囲第１項ないし
   第６項のいずれか１項に記載の方法。 ９、単一ビットにより優勢レベルコードと劣勢レベルコ
   ードとの間の区別をすることを特徴とする特許請求の範
   囲第８項に記載の方法。 １０、画素クロック速度で同期してディスプレイメモリ
   から供給される基本情報画素および基準情報画素の列を
   受信するための入力手段と、前記入力手段より供給され
   る前記基本情報画素を受信し、前記の画素クロック速度
   で動作して前記基本画素情報の遅延基本画素情報を形成
   するラッチ回路手段と、 前記入力手段より供給される前記基本画素情報を受信す
   るほか、前記ラッチ回路手段より供給される前記遅延基
   本画素情報を受信する第１マルチプレクサと、 前記入力手段より供給される基本画素情報および基準画
   素情報を受信し、各画素情報の受信に伴い、優勢レベル
   群または劣勢レベル群のいずれかへの割当てを表示する
   ２進信号を形成する群デコーダ手段と、 該デコーダ手段より供給される前記割当て表示を記憶す
   る記憶手段と、 前記の群デコーダ手段および前記の記憶手段より供給さ
   れる少なくとも２つの基本画素情報ならびに関連の基準
   画素情報に関する割当て表示を受信して、これらから所
   定の対角線関係の発生を検知し、これを前置丸め処理出
   力端および後置丸め処理出力端に出力する検知手段と、 これら前置丸め処理出力端および後置丸め処理出力端よ
   り供給される信号を受信する入力端と、第１マルチプレ
   クサのスイッチング入力端に接続した出力端とを有する
   第２マルチプレクサであって、該第２マルチプレクサの
   出力端は各画素期間の第１半期間に対しては前記の前置
   丸め処理出力端に接続され各画素期間の第２半期間に対
   しては、前記の後置丸め処理出力端に接続されるように
   画素クロック速度でスイッチングされるよう形成した当
   該第２マルチプレクサと、 を具え、かくしてこの第２マルチプレクサの出力端に導
   出されるスイッチング信号により前記の第１マルチプレ
   クサをスイッチングしてこの第１マルチプレクサの出力
   端を当該第１マルチプレクサのいずれかの入力端に接続
   するようにしたことを特徴とする画素丸め処理回路。 １１、前記の入力手段はディスプレイメモリから読出さ
   れた画素の各走査線に対するデジタルコードを受信し、
   記憶するよう接続したライン記憶装置を具え、このライ
   ン記憶装置を画素クロック速度で駆動してその出力端に
   １走査線周期だけ遅延した記憶デジタルコードを導出さ
   せるようにし、さらに前記入力手段はディスプレイメモ
   リから読出された現走査線に対するデジタルコードを受
   信するよう接続した第１および第２入力端と、ライン記
   憶装置の出力端に導出されたデジタルコードを受信する
   よう接続した第３および第４入力端とを有する第３マル
   チプレクサを具え、現走査線が第１の発生のものである
   場合第３マルチプレクサの第１入力端をその第１出力端
   に接続してライン記憶装置からのデジタルコードを基本
   画素情報として生ぜしめ、かつ第３マルチプレクサの第
   ３入力端をその第２出力端に接続してライン記憶装置か
   らのデジタルコードを基準画素情報として生ぜしめるよ
   うにするとともに、現走査線が第２の発生のものである
   場合第３マルチプレクサの第４入力端をその第１出力端
   に接続してライン記憶装置からのデジタルコードを基本
   画素情報として生ぜしめ、かつ第３マルチプレクサの第
   ２入力端をその第２出力端に接続して基準画素情報とし
   て現走査線に対するデジタルコードを生ぜしめるように
   し、さらに現走査線が第２の発生のものである場合は１
   走査線周期だけ進んだ画素情報のデジタルコードを受信
   するよう形成したことを特徴とする特許請求の範囲第１
   ０項に記載の画素丸め処理回路。 １２、基本画素情報が供給される第１入力端を有する第
   １マルチプレクサと、 基本画素情報が供給され、かつ画素クロック速度で動作
   して基本画素情報の遅延基本画素情報を形成し、この遅
   延基本画素情報を前記の第１マルチプレクサの第２入力
   端に供給しうるようにしたラッチ回路と、 基本画素情報および基準画素情報がそれぞれ供給される
   ２つの群デコーダであって、これらに供給される画素情
   報を形成するデジタルコードがこれら群デコーダによっ
   て決定される２つの群のいずれかに属するかにより論理
   値０または論理値１の出力を生じうるようにした当該２
   つの群デコーダと、 前記の２つの群デコーダの出力端に接続された入力端を
   有する２つのフリップフロップであって、これらフリッ
   プフロップは前の画素期間に関連のデコーダからこれら
   フリップフロップの入力端に供給された論理値０または
   論理値１をこれらフリップフロップの出力端に導出しう
   るように画素クロック速度で駆動されるようになってい
   る当該２つのフリップフロップと、 前記の２つのデコーダの出力端および前記２つのフリッ
   プフロップの出力端にそれぞれ接続された４つの入力端
   を有する２つのＡＮＤゲートであって一方のＡＮＤゲー
   トは画素を前置丸め処理する要求を行うための論理値１
   の出力を導出し、他方のＡＮＤゲートは画素を後置丸め
   処理する要求を行うための論理値０の出力を導出するよ
   うになっている当該２つのＡＮＤゲートと、 これら２つのＡＮＤゲートの出力端にそれぞれ接続され
   た第１（前置丸め処理）入力端および第２（後置丸め処
   理）入力端と前記第１マルチプレクサのスイッチング入
   力端に接続された出力端とを有する第２マルチプレクサ
   であって、各画素期間の第１半期間に対してはこの第２
   マルチプレクサの出力端がこの第２マルチプレクサの第
   １入力端に接続され、各画素期間の第２半期間に対して
   はこの第２マルチプレクサの出力端がこの第２マルチプ
   レクサの第２入力端に接続されるように画素クロック速
   度でスイッチングされるようにした当該第２マルチプレ
   クサとを具え、かくして前記第２マルチプレクサの出力
   端に得られるスイッチング信号により当該スイッチング
   信号が論理値１のときは前記第１マルチプレクサの出力
   端をこの第１マルチプレクサの第１入力端に接続し、当
   該スイッチング信号が論理値０のときは前記第１マルチ
   プレクサの出力端をこの第１マルチプレクサの第２入力
   端に接続するよう第１マルチプレクサをスイッチングる
   ようにしたことを特徴とする画素丸め処理回路。