JPH0141993B2 - - Google Patents

Description

請求の範囲 １ データ・キヤラクタのドツト・パターン・イ
メージを修飾して表示スクリーンに表示するため
のイメージのビデオ表示装置であつて、 各々が表示されるドツト・パターンを示す複数
の符号化されたキヤラクタ語D₀〜D₇と、複数ビ
ツトからなる修飾子語E₁〜E₈と、符号化された
オーバーレイ選択語を含むデータ流を発生する装
置と、 ドツト・パターン・イメージを形成するドツ
ト・パターン・ビデオ信号を発生するため、各々
の前記符号化されたキヤラクタ語に応答する装置
５４と、 前記修飾子語と前記オーバーレイ選択語に応答
してドツト・パターン・オーバーレイ・ビデオ信
号を発生する装置８０，８２，８６と、 混合されたドツト・パターン・ビデオ信号を発
生するため前記ドツト・パターン・ビデオ信号と
前記ドツト・パターン・オーバーレイ・ビデオ信
号を混合する装置９０，６０と、 ドツト・パターン修飾を施したビデオ・イメー
ジを形成するため前記混合されたドツト・パター
ンビデオ信号に応答する装置２４，６０と、 を備え、 前記修飾子語は各オーバーレイに対応したビツ
ト群に分割された複数のビツト群で構成され、 前記ドツト・パターン・オーバーレイ・ビデオ
信号を発生する装置８０，８２，８６は、前記オ
ーバーレイ選択語に応答して前記データ・キヤラ
クタを修飾する複数のオーバーレイの内の一以上
のオーバーレイを有効にする手段及び前記修飾子
語の各ビツト群の内容により前記各オーバーレイ
に対応するドツト・パターン・オーバーレイ・ビ
デオ信号の内容を選択する手段とを有し、前記有
効にされた一以上のオーバーレイに応答して前記
データ・キヤラクタを修飾する一つ以上の種類の
ドツト・パターン・オーバーレイ・ビデオ信号を
選択して出力する様に構成された ことを特徴とするイメージのビデオ表示装置。 〔技術分野〕 本発明は像のビデオ表示、さらに詳細にはデー
タ・キヤラクタ等を表わすイメージのビデオ表示
の修飾における改善に関する。 本発明はホスト・コンピユータおよび個々のタ
ーミナルを備えたビデオ表示システムと関連して
本書に記載されているが、本発明はそれに限定さ
れるものではなく、独立のビデオ表示ターミナ
ル、またはビデオ修飾が望まれるグラフイツク・
イメージを表示するための他の装置においても使
用され得ることが認識されるべきである。 〔背景技術〕 データ・キヤラクタを表示するだけでなく表示
されたキヤラクタのビデオ特性を修飾するための
装置を有するターミナルを用いるビデオ表示シス
テムは当技術において知られている。代表的に
は、そのようなシステムは決まつた数のビデオ修
飾または「強調（enhancements）を有し、その
ような修飾はドツト位置またはドツト強度のよう
な非ドツト・パターン修飾を扱う。 そのようなシステムの改善は、1977年４月30日
に出願され、本発明と同じ譲受け人に譲渡された
R.E.Bakulaへの係属中の米国特許出願番号
829043により示される。そのシステムは、一方は
キヤラクタを形成するためのドツト・パターンを
記憶するため使用され、他方は表示されるキヤラ
クタにビデオ修飾を施すためのドツト・パターン
を記憶するために使用される一対の固定記憶装置
（ROM）を示す。特定のキヤラクタに対してあ
る関連したビデオ修飾がなされるように、符号化
されたデータ語がこれら２つの記憶装置をアドレ
スするため供給される。キヤラクタ・メモリから
得られたドツト・パターン・ビデオ信号は強調ま
たは修飾メモリから出力されたドツト・パター
ン・ビデオ信号により修飾される（２つの出力を
OR操作することにより）。これは次に、キヤラ
クタのドツト・パターン特性に対する１つ以上の
修飾と共に表示されるキヤラクタを表わすビデ
オ・イメージを形成するために使用される修飾さ
れたドツト・パターンを与える。しかし、施すこ
とのできるビデオ修飾の数は強調メモリに記憶さ
れて個々にアドレス可能な決まつた数のドツト・
パターン修飾に限定される。 〔発明の開示〕 本発明の目的は、前述のシステムに比べ、ビデ
オ修飾を施す点において一層の柔軟性を有する改
善されたビデオ表示システムを提供することにあ
る。 本発明の他の目的は、修飾がプログラムにより
変更され得るグラフイク・イメージのビデオ修飾
を用いたビデオ表示システムを提供することにあ
る。 本発明のさらに他の目的は、表示される各キヤ
ラクタが１つ以上の第１の複数のビデオ修飾を与
えられ、この第１の複数の修飾の各々は更に第２
の複数のビデオ修正の１つになり、この第１およ
び第２の複数はプログラムの制御下にあるビデオ
修飾を提供することにある。 本発明によれば、データ・キヤラクタのドツ
ト・パターン・イメージをドツト・パターン修飾
を施して表示スクリーンに表示するためのビデオ
表示ターミナルが示される。多重ビツトの符号化
されたデータ語がメモリのようなデータ・ソース
からビデオ表示スクリーン面におけるデータ・キ
ヤラクタの表示を制御するキヤラクタ・ジエネレ
ータ回路に供給される。ドツト・パターン・ビデ
オ信号が符号化されたデータ・キヤラクタにより
表わされるドツト・パターン・イメージを形成す
るために与えられる。これらのドツト・パター
ン・ビデオ信号は、ビデオ・イメージがビデオ修
飾を施されて形成されるようにビデオ・ドツト・
パターンオーバーレイに従つて修飾される。１つ
またはそれ以上の複数のビデオオーバーレイが所
与のデータ・キヤラクタに対して有効になるよう
に、ビデオオーバーレイはプログラムにより選択
可能である。さらに、これらの複数のオーバーレ
イは第２の複数の利用可能なビデオ修正装置の１
つからプログラムにより選択され得る。

【図面の簡単な説明】

前述およびその他の本発明の目的および利点は
添付の図面に関連してなされる本発明の好適な実
施例についての以下の記載から一層容易に明らか
になるであろう。 第１図は本発明の一実施例の概略構成図であ
る。 第２図は本発明と関連して用いられるビデオ表
示回路を詳細に示す概略構成図である。 第３図は多重ビツト・データ語の概略図であ
る。 第４図は本発明で用いられる回路の概略構成図
である。 第５図は第４図に示さられる回路の構成図であ
る。 〔発明を実施するための最良の形態〕 ここで図面を参照する。図面における各図は本
発明を限定するためでなく、その好適な実施例を
示すためのみのものである。 第１図はホスト・コンピユータと対話できるビ
デオ表示ターミナルの概略構成図である。ターミ
ナルはアドレス・バスAB、データ・バスDB、
制御バスCBを備えた共通バス構造を用いるプロ
セサ駆動ターミナルである。アドレス・バスAB
は、例えば、16ビツト・バスでよく、一方、デー
タ・バスは８ビツト・バスでよい。ホスト・コン
ピユータHCへのインターフエースは適当な入
力／出力制御IOによつて得られる。これは通常、
万能同期、非同期レシーバ・トランスミツタ
（USART）を備える。入力／出力制御IOはアド
レス・バス、データ・バスおよび制御バスと通常
の方法で連絡する。マイクロプロセサ１０および
外部メモリ１２，１４も共通バスに接続される。
メモリ１２はプロセサのための命令セツトを記憶
でき、固定記憶装置ROMの形を取り得る。命令
セツトは、アドレスをアドレス・バスABに置く
プロセサにおけるプログラム・カウンタに外答し
てメモリ１２から得られる。メモリ１２は次に通
常の方法で命令セツトの形式のデータをデータ・
バスDBに出力することにより応答する。 表示されるかプロセサにより処理されるデータ
はメモリ１４に記憶され、読出し／書込み高速記
憶（RAM）の形を取る。メモリ１４に記憶され
るデータはキーボード１６のような入力周辺装
置、ホスト・コンピユータHC、テープ読取機
等、または、多分記憶装置１８のようなローカ
ル・デイスク記憶装置から得られる。プログラム
制御下で、データは通常のプリンタ２０のような
出力周辺装置に出力されるか、または、入力／出
力制御IOによりデータ・ベース記憶装置DBSで
の貯蔵のためホスト・コンピユータHCに出力さ
れ得る。さらに、表示されるデータは、陰極線管
２４の面への引き続く表示のためビデオ表示回路
２２に出力され得る。ビデオ増幅器２６と垂直お
よび水平偏向増幅器２８を備えた適当な増幅回路
が用いられかつ通常の方法で使用される。陰極線
管における引き続く表示のためRAM１４から取
り出されるデータはモデルAMD9517のような通
常の設計の直接メモリ・アクセス回路３０により
アクセスされ得る。そのようなメモリ・アクセス
回路は、データ・バスDBによりメモリ１４から
データを取り出すため、ビデオ表示回路２２内の
キヤラクタ発生器からの制御信号に応答して働
く。このデータは次にビデオ表示制御回路に供給
され、そこで、陰極線管における表示のためのデ
ータ・キヤラクタを表わすビデオ・パターンを発
生するため緩衝される。 ビデオ表示回路を一層詳細に示す第２図を参照
する。この回路はTV型ラタス・走査を使用した
キヤラクタ発生器５４を用い、その走査は以下に
ときどきクロツク回路５２として言及される適当
なタイミングおよび制御回路により発生される水
平および垂直同期信号HsおよびVsにより制御さ
れる。この形式の表示装置では、各水平走査線は
スクリーン上におけるその垂直位置に表示される
キヤラクタの各々の線形分節または「ストロー
ク」を発生する。キヤラクタ発生器５４は陰極線
管２４の面における表示のため文字数字キヤラク
タの発生を制御するように働く。通常の方法で
は、固定記憶装置５４は陰極線管２４により表示
される種々のキヤラクタおよび記号のためのドツ
ト・パターンのフオントを記憶する。各キヤラク
タは９×16ドツト・マトリクス・パターン内に表
示可能である。記憶装置５４に記憶されたドツト
パターンをアドレスするためのアドレスはメモリ
１４によりデータ・バスDBに供給される符号化
キヤラクタから得られる。これらの符号化キヤラ
クタは、表示されるキヤラクタ列に対応する符号
化キヤラクタの列が記憶されるようにライン・バ
ツフアにより先ず緩衝される。符号化キヤラクタ
はまたキヤラクタ発生器ROM５４に直接供給さ
れる。 メモリ５４は陰極線管２４により表示される
種々のキヤラクタおよび記号のドツト・パターン
のフオントを記憶する。各ドツト・キヤラクタま
たは記号９×16ドツト・マトリクスのようなキヤ
ラクタ・フイールド内に表示可能である。ドツ
ト・キヤラクタ自体は７×９ドツト・マトリク
ス・パターンを占めるが、キヤラクタ間およびラ
イン間の間隔、下降キヤラクタのため余分のドツ
トが必要とされる。メモリ５４に記憶されたドツ
ト・パターンをアドレスするためのアドレスはビ
デオ制御およびタイミング回路５２から得られる
符号化キヤラクタ（D₀−D₇）および４列符号化
ライン・カウントLC₀−LC₃である。TVラスタ
走査によるキヤラクタの列の発生の間、各走査は
列上のキヤラクタの各々に対して１つのスライス
またはドツト・パターン分節を置く。引き続く走
査は残りのスライスまたはドツト分節を発生す
る。したがつて、９×16・ドツト・キヤラクタ・
フイールドのためには16回の走査列が必要とされ
る。このことは、発生される各キヤラクタについ
て、メモリ５４は潜在的な16個のドツト分節に対
して少くとも16回アドレスされねばならず、ライ
ン・バツフア内のデータ・キヤラクタのこの列は
少くとも16回再循環され、ライン・カウント・デ
ータにより与えられるカウントは各循環毎に歩進
される。したがつて、各ドツト・パターンに対す
るアドレスはライン・カウントとキヤラクタ・コ
ードとの結合である。 ライン分節ドツト・パターンがメモリ５４から
出力される毎に、それは出力シスト・レジスタ６
０がクロツク５２からロード信号を受け取つたと
きにこのレジスタに並列にロードされるビツド・
パターンとして現われる。ドツト・パターンはク
ロツク５２からレジスタ６０のシフト入力に供給
されるシフトまたはクロツク・パルスと同期して
出力シフト・レジスタからビツト直列形式でシフ
トされる。従来通り、ビツト・パターン分節は陰
極線管の消去−非消去動作を制御する。ビームが
スクリーンを横切つて水平に走査されると、ドツ
ト・パターンはレジスタ６０から出力される関連
のビツト・パターンに従う各ライン分節で表示さ
れる。走査線の終りに水平消去間隔と考えられる
隔たりがあり、水平同期信号Hsがタイミング制
御回路５２により発生されるのはこの間隔におい
てである。このことは通常の方法でビームをその
元の位置に戻し、そこでビームは自動的に１走査
線だけ減分されて陰極線管の面を横切る第２の走
査線の掃引を開始するための位置に置かれる。走
査はキヤラクタ・ラインを通して継続され、記載
される本実施例では16本の走査線を必要とする。
垂直方向の可視キヤラクタ・ラインの数は陰極線
管の寸法により大部分決定される。与えられる列
では、それは大体16本のキヤラクタ・ラインであ
り、各々16本の走査線を必要とする。垂直消去間
隔が約30本の走査線に対してスクリーンの最下部
で発生し、垂直同期信号Vsが制御およびタイミ
ング回路５２により発生されるのはこの間隔の間
である。これはビームをその定位置に戻し、通
常、陰極線管の上部の左すみに位置づける。 出力シフト・レジスタ６０から出力されたドツ
ト・パターンは陰極線管２４の面を横切つて掃引
されるビームの消去−非消去動作を制御するため
陰極線管の輝度調節装置に供給される。通常、レ
ジスタ６０から出力されたビツト流はビデオ・ミ
クサおよび輝度調節回路６２に供給されるある属
性と先ず混合される。この制御回路は出力ビツト
流を逆ビデオ（RVV）、キヤラクタ消去（BLK）
またはビデオ抑制（VSP）のような属性で修飾
する。これら属性の１つまたはそれ以上が属性レ
ジスタ６４によりひき起される属性出力の１つま
たはそれ以上により呼び出され得る。これらの属
性のどれか有効かは適当なデコーダ６６によりデ
ータ・ビツト流における属性コードの解読に依存
する。例えば、属性ラインRVVが生起されると
き、これはビデオが全く許容されないことを示
す。ビデオ抑制属性（VSP）が生起されるとき、
キヤラクタが全く許容されないことを示す。逆ビ
デオオーバーレイも生起されるときは、ビデオ信
号は逆ビデオ・レベルを取る。逆ビデオ（RVV）
属性が生起されるとき、これはビデオが逆転され
るべきことを示す。 以上の記載はときにインテリジエント・ターミ
ナルとして知られる比較的普通のプロセサ駆動タ
ーミナルに関してである。そのようなターミナル
は陰極線管上での表示のためホスト・コンピユー
タに蓄えられたデータをアクセスするために使用
され得る。ターミナル内のデータの処理はプロセ
サ内に蓄わえられた命令セツトならびに固定記憶
装置１２に蓄わえられた命令セツトに従つたプロ
セス制御下にある。追加の命令セツトは、所望さ
れる通り、ホスト・コンピユータからロードされ
かつ高速記憶装置１４に記憶され得る。そのよう
なターミナルは種々の用途に使用され、そのよう
な用途はテキスト等の編集を含み得る。これまで
記憶された以外の構成をビデオ表示ターミナルも
また本発明を実施するに際し用いることができ
る。 先に記載されたBakula等の用途では、キヤラ
クタ発生器固定記憶装置から出力されたドツト・
パターンは第２の固定記憶装置から出力されたド
ツト・パターン修飾とOR操作された。これは出
力シフト・レジスタから出力されたドツト・パタ
ーン・ビデオ信号を第２のメモリから得られたド
ツト・パターン強調に従つて修飾させる。ドツ
ト・パターン強調は決められた複数の強調の１つ
またはそれ以上から成る。しかし、この複数の強
調のいずれかをプログラムにより変更するための
用意は全くされなかつた。このことはここで参照
される第２図に示される回路を有する本発明に従
つて達成される。 表示される各キヤラクタが３つの異なるビデ
オ・オーバーレイS₁，S₂およびS₃の１つまたはそ
れ以上によりそのビデオ・ドツト・パターン特性
を修飾させることが意図される。データ・バスか
ら得られた符号化されたデータ語（即ち、符号化
されたオーバーレイ選択語）はラツチ・レジスタ
８０に供給され、符号化されたデータ語のパター
ンはビデオ・オーバーレイS₁，S₂またはS₃あるい
はこれらのいずれかの組合わせが有効かどうかを
決定する。これらの出力はクロツク５２から得ら
れた４ビツト・ライン・カウントLC₀−LC₃とと
もにプログラム・ロジツク・アレイ（PLA）８
２に供給される。ビデオ・オーバーレイ出力S₁，
S₂およびS₃の１つまたはそれ以上が生起される
と、そのオーバーレイは有効になる。オーバーレ
イ自体の意味はラツチ・レジスタ８６におけるプ
ログラミング語に依存する。このプログラミング
語（即ち、修飾子語）は８ビツト語であり、一度
レジスタ８６がチツプ選択信号により選択され、
IO書込みラインが生起されると、データ・バス
から得られる。この符号化されたプログラミング
語は第３図に示される。２つの最上意ビツト位置
はS₃に対する異なつたオーバーレイを指定するた
め使用され、次の３つの最上位ビツト位置はS₂に
対する異なつたオーバーレイを選択するため使用
され、一方、３つの最下位ビツト位置はS₁に対す
る異なつたオーバーレイを選択するため使用され
る。したがつて、そのような８ビツト・システム
では、オーバーレイS₃に対しては４つの選択が、
オーバーレイS₂およびS₁に対しては各々８つの選
択がある。これらのオーバーレイおよびそれらの
ためのプログラミングは下の表１に示される。

【表】 表１を参照して、最初の欄のプログラミング選
択がオーバーレイS₁，S₂またはS₃のいずれかに関
連するビツト・パターンの列を示すことが分か
る。初めの４つのプログラミング選択語の終りの
２ビツト・オーバーレイS₃にのみ適合する。第３
図に示されるプログラミング語に使用されるこれ
らのビツト・パターンにより、オーバーレイS₁に
対して８つの異なつたオーバーレイがプログラミ
ングされ得ることが分る。したがつて、プログラ
ミング語におけるS₁ビツト・パターンが例えば
010のビツト・パターンで、オーバーレイS₁が生
起されると、キヤラクタに対するオーバーレイS₁
のビデオ修飾は斜線となる。このドツト・パター
ンはメモリ５４から出力されるビツト・パターン
とともにライン走査カウントLC₀−LC₃と同期し
てPLA８２により出力され、両者はORゲート９
０でOR操作されてロード指令と同期して出力シ
フト・レジスタ６０に供給される。これらのビツ
ト・パターンまたはストロークは次にビツト直列
流の状態で出力シフト・レジスタから出力され、
陰極線管を制御するためビデオ・ミクサおよび輝
度調節装置６２においてレジスタ６４から得られ
た属性と混合される。所与の例では、メモリ５４
でアドレスされたキヤラクタに対するドツト・パ
ターンはその上にPLA８２から得られたドツ
ト・パターン・オーバーレイ・ビデオ信号によつ
て示されるビデオ修飾ドツト・パターンを重ね
る。さらに、オーバーレイS₂も有効であり、例え
ば、オーバーレイS₂の意味はオープン・ボツクス
の形を取り得る（表１参照）。したがつて、この
ドツト・パターンはまた斜線（S₁）のドツト・パ
ターンとともに出力される。さらに、オーバーレ
イS₃は、例えば断続下線を示すようにプログラム
されることができ、この場合は、断続下線がキヤ
ラクタの下に与えられるように追加のビデオ修飾
がなされる。ビデオ・オーバーレイ出力S₁，S₂お
よびS₃のいずれも生起されないときは、PLA８
２からのビデオ・修飾すなわち修飾データは全く
与えられない。その場合は、メモリ５４から出力
されたキヤラクタ・パターンのみがもし所望なら
ばレジスタ６４から得られた１つまたはそれ以上
の属性と混合されるため出力シフト・レジスタに
供給される。 プログラム・ロジツク・アレー（PLA）８２
は種々の形を取り得るが、好適にはSignetics
Corpor ationにより提供され、PLAモデル
82S100として知られるものと同じ形式を取る。
ピン接続は第５図に示す形を取り、これは16ビツ
ト入力装置であり、チツプ付勢信号を受けて作動
されかつ＋５ボルト程度のDC電力入力を必要と
する。チツプ付勢信号はプログラム制御下にプロ
セサ１０により出力される信号上に制御バスCB
から得られる。基本的には、回路は第４図のそれ
の単純化されたものに似た形を得る。これはその
内２つが回路１０２および１０４として示される
複数の論理回路を備える。これらは同一であり、
各々はORゲート１１０に供給される出力を有す
るANDゲート１０６および１０８のような複数
の論理ゲートを備える。入力とANDゲート１０
６および１０８の間に挿入されて、ヒユーズ１１
２，１１４，１１６および１１８のような複数の
ヒユーズが設けられる。さらに、ANDゲート１
０６および１０８の出力とORゲート１１０の間
にはヒユーズ１２０および１２２が設けられる。
出力O₀−O₇に所望の出力ビツト・パターンを得
るためこれらのヒユーズの１つまたはそれ以上を
破壊することによりプログラム可能性が得られ
る。各ヒユーズは好適にはニクロム−チタンの形
を取る。これらは、好適には高電流レベルを供給
することにより、選択されたヒユーズを破壊する
ことによりプログラムされる。１例として、回路
１０４のヒユーズ１２０′は開路を与えるように
飛んだ状態で示される。第５図に示すように、ロ
ジツク・アレイは16ビツト入力装置である。第２
図に関して、８ビツトがレジスタ８６から得ら
れ、４ビツトがラツチ・レジスタから得られ、４
ビツトがクロツク５２から得られる。プログラム
グ・ロジツク・アレイの内部で、入力の各々は16
個の入力と32個の信号が得られるように真または
偽のいずれかに変換される。次に、32個の入力信
号のこのパターンはANDゲート１０６，１０８
等の各々に供給され、８ビツト・パターンO₀−
O₇として出力されるビツト・パターンはロジツ
ク・アレイがプログラムされた（すなわち、１つ
またはそれ以上のヒユーズを破壊して）方法とと
もに入力信号の全ての２進レベルの性質によつて
決定される。 好適には、PLA８２はライン走査カウントLC₀
−LC₃と関連してその出力O₀−O₇としてストロ
ーク・パターンを供給するようにプログラムさ
れ、ストローク・パターンはオーバーレイ出力
S₁，S₂およびS₃のどの１つまたはそれ以上が生起
されるかにより決定される。オーバーレイS₁，S₂
およびS₃の内選択された１つまたはそれ以上のも
のの意味はラツチ・レジスタ８６から得られたプ
ログラミング語E₁−E₈により決定される。この
プログラミング語（第３図）は以上に記載され
た。 要するに、プログラム制御下で第１の複数のビ
デオ・オーバーレイS₁，S₂およびS₃がメモリ５４
から出力されたドツト・パターンを修飾するため
に有効になる。オーバーレイS₁，S₂およびS₃の意
味はラツチ・レジスタ８６に置かれたプログラミ
ング語から得られ、これらビデオ・オーバーレイ
の各々は第２の複数の意味（表１参照）の１つを
有する。 本発明は好適な実施例と関連して記載された
が、添付の請求の範囲により限定された本発明の
精神と範囲において種々の変更をなし得ることが
認識される。