JP2845946B2 - 画像データ変換装置 - Google Patents
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- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims description 34
- 230000009466 transformation Effects 0.000 claims description 29
- 238000012545 processing Methods 0.000 description 66
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- 102100027243 U4/U6.U5 tri-snRNP-associated protein 2 Human genes 0.000 description 1
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- 238000012805 post-processing Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/60—Rotation of whole images or parts thereof
- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0492—Change of orientation of the displayed image, e.g. upside-down, mirrored
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理システムに係り、特に回転処理など
の画像処理における画像メモリへのアクセスを少なくし
た画像処理システムに関する。
の画像処理における画像メモリへのアクセスを少なくし
た画像処理システムに関する。
従来の画像処理装置は特開昭63−129476号公報に記載
のようにアフィン変換時の座標計算と補間計算はハード
ウェアで高速に行なっていたが、画像メモリのアクセス
回数が多いためにシステム全体の処理速度が上がらなか
った。
のようにアフィン変換時の座標計算と補間計算はハード
ウェアで高速に行なっていたが、画像メモリのアクセス
回数が多いためにシステム全体の処理速度が上がらなか
った。
また、従来、画像の一部の領域をプロセッサ内に取り
込んで回転処理を行なう装置については、エーエム95c7
6（アドバンスト マイクロデバイセズ）オーソゴナル
ローテーションプロセッサ（オーアールピー）プレリ
ミナリ出版番号09332 レビジョンＢ 改訂/0（1987年
７月）（Am95c76（A.M.D.）Orthogonal Rotation Proce
ssor（ORP）PRELIMINARY Publication ＃09332 Rev.B A
mendment/0（September1987）において論じられている
が、90゜単位の回転に特化したものであり、一般の画像
処理はできなかった。
込んで回転処理を行なう装置については、エーエム95c7
6（アドバンスト マイクロデバイセズ）オーソゴナル
ローテーションプロセッサ（オーアールピー）プレリ
ミナリ出版番号09332 レビジョンＢ 改訂/0（1987年
７月）（Am95c76（A.M.D.）Orthogonal Rotation Proce
ssor（ORP）PRELIMINARY Publication ＃09332 Rev.B A
mendment/0（September1987）において論じられている
が、90゜単位の回転に特化したものであり、一般の画像
処理はできなかった。
上記１番目の従来技術は画像メモリのアクセス回数の
点について配慮がされておらず、システム全体の処理速
度が上がらないという問題があった。
点について配慮がされておらず、システム全体の処理速
度が上がらないという問題があった。
上記２番目の従来技術は90゜単位の回転に特化したも
のであり、一般の画像処理には使用できないという問題
があった。
のであり、一般の画像処理には使用できないという問題
があった。
本発明の目的は一般の画像処理における画像メモリの
アクセスを少なくし、システム全体の処理速度を上げる
ことが可能な画像データ変換装置を提供することにあ
る。
アクセスを少なくし、システム全体の処理速度を上げる
ことが可能な画像データ変換装置を提供することにあ
る。
本発明の他の目的はキャッシュへのアクセスを速く
し、システム全体の処理速度を上げることが可能な画像
処理システムを提供することにある。
し、システム全体の処理速度を上げることが可能な画像
処理システムを提供することにある。
本発明の互なる目的は画像上で距離が近い画素を順に
処理することにより、キャッシュのヒット率を高くし、
画像メモリのアクセスを少なくしシステム全体の処理速
度を上げることが可能な画像処理システムを提供するこ
とにある。
処理することにより、キャッシュのヒット率を高くし、
画像メモリのアクセスを少なくしシステム全体の処理速
度を上げることが可能な画像処理システムを提供するこ
とにある。
本発明の他の目的は、処理をアフィン変換に特化する
ことにより高速化し、キャッシュの高速性を生かしシス
テム全体の処理速度を上げることが可能な画像処理シス
テムを提供することにある。
ことにより高速化し、キャッシュの高速性を生かしシス
テム全体の処理速度を上げることが可能な画像処理シス
テムを提供することにある。
上記目的を達成するため本発明においては、２次元の
座標で表わされた原画像データに対する座標変換を行な
う画像データ変換装置を、変換後の画像のメモリアドレ
スと原画像のx,yアドレスと原画像のメモリアドレスを
作成する座標計算手段と、原画像のx,yアドレスと原画
像の画素値から変換後の画素値を作成する画素値作成手
段と、原画像の２次元の座標x,yの上位ビットをタグと
し、x,yの下位ビットをインデックスとする画像データ
キャッシュとから構成し、変換後画像上で互いに近い位
置にある画素を順に作成することにより、変換後画像の
画素値を作成するためにアクセスする原画像の画素も近
い位置にある画素が順にアクセスされるようにすること
によりイメージキャッシュのヒット率を高める。
座標で表わされた原画像データに対する座標変換を行な
う画像データ変換装置を、変換後の画像のメモリアドレ
スと原画像のx,yアドレスと原画像のメモリアドレスを
作成する座標計算手段と、原画像のx,yアドレスと原画
像の画素値から変換後の画素値を作成する画素値作成手
段と、原画像の２次元の座標x,yの上位ビットをタグと
し、x,yの下位ビットをインデックスとする画像データ
キャッシュとから構成し、変換後画像上で互いに近い位
置にある画素を順に作成することにより、変換後画像の
画素値を作成するためにアクセスする原画像の画素も近
い位置にある画素が順にアクセスされるようにすること
によりイメージキャッシュのヒット率を高める。
すなわち、本発明は、画像メモリ用キャッシュを設
け、キャッシュ制御に画像のｘアドレス、ｙアドレスを
使用したものである。
け、キャッシュ制御に画像のｘアドレス、ｙアドレスを
使用したものである。
また、キャッシュへのアクセスを速くするためには、
キャッシュを画像処理プロセッサ内のレジスタで構成し
たものである。
キャッシュを画像処理プロセッサ内のレジスタで構成し
たものである。
さらに、キャッシュのヒット率を上げるためには、画
像上で距離が近い画素を順に処理するようにしたもので
ある。
像上で距離が近い画素を順に処理するようにしたもので
ある。
また、本方式のキャッシュの高速である、という特性
を生かすためには、処理をアフィン変換に特化したもの
である。
を生かすためには、処理をアフィン変換に特化したもの
である。
キャッシュ制御に画像のｘアドレス、ｙアドレスを使
用した画像メモリ用キャッシュは同じエントリに属する
画素間の距離が大きくなるので、画像上で距離が近い画
素を順に処理することによりキャッシュのヒット率が高
くなり、システム全体の処理速度が速くなる。
用した画像メモリ用キャッシュは同じエントリに属する
画素間の距離が大きくなるので、画像上で距離が近い画
素を順に処理することによりキャッシュのヒット率が高
くなり、システム全体の処理速度が速くなる。
また、画像処理プロセッサ内部のレジスタで構成した
キャッシュは高速にアクセスできる。それによって１画
素単位にキャッシュにアクセスしても高速に処理を行な
うことができる。
キャッシュは高速にアクセスできる。それによって１画
素単位にキャッシュにアクセスしても高速に処理を行な
うことができる。
また、アフィン変換に特化した処理は座標計算と本補
間計算をハードウェア化することにより高速化できる。
それによって画像処理用プロセッサの内部処理がキャッ
シュの高速であるという特徴を生かせる程度に高速にな
るので、システム全体の処理を高速化することができ
る。
間計算をハードウェア化することにより高速化できる。
それによって画像処理用プロセッサの内部処理がキャッ
シュの高速であるという特徴を生かせる程度に高速にな
るので、システム全体の処理を高速化することができ
る。
以下、本発明をアフィン変換に適用した場合の一実施
例を第１図〜第８図により説明する。本実施例における
画像の変換方法を第２図に示す。本実施例では原画像上
の位置（SX,SY）から変換後画像上の位置（DX,DY）への
変換が下式（１）で表わされるアフィン変換を行う。
例を第１図〜第８図により説明する。本実施例における
画像の変換方法を第２図に示す。本実施例では原画像上
の位置（SX,SY）から変換後画像上の位置（DX,DY）への
変換が下式（１）で表わされるアフィン変換を行う。
で表される変換を行う。このために、このアフィン変換
の逆変換（下式（２）） で変換後の画像上の画素（DX,DY）に対応する原画像上
の位置（SX,SY）を計算し、第３図（ｃ）に示すように
原画像上の位置（SX,SY）を囲む４画素の画素値から補
間により位置（SX,SY）の原画像の値を計算し、変換後
画像の画素（DX,DY）の値とする、ということを行う。
の逆変換（下式（２）） で変換後の画像上の画素（DX,DY）に対応する原画像上
の位置（SX,SY）を計算し、第３図（ｃ）に示すように
原画像上の位置（SX,SY）を囲む４画素の画素値から補
間により位置（SX,SY）の原画像の値を計算し、変換後
画像の画素（DX,DY）の値とする、ということを行う。
本実施例のメモリ構成を第３図（ａ）に示す。本実施
例は１ビット／画素のモノクロ２値表示で位置（16n,
m）〜（16n＋15,m）（n,mは整数）の16画素（１ワー
ド）を同時に読み書きする場合を考えている。画素（X,
Y）（X,Yは整数）が含あれるワードの画像メモリアドレ
スはBA＋Ｙ×BW＋［X/16］（ベースアドレスBA,ベース
ウイドスBWは原画像が含まれる領域と変換後画像が含ま
れる領域とで異なる。又、［ ］はその中の実数の整数
部分をとるという記号。）で与えられる。ベースアドレ
スBAは例えばアプリケーションにより確保された領域の
先頭アドレスに設定されるものであり、ベースウイドス
BWは例えばアプリケーションにより決められた、１ライ
ンを構成するワード数に設定されるものである。他の例
では、ビデオRAH領域のようにシステムにより決まるも
のである。同図でＸの大きくなる方向を右側、Ｙの大き
くなる方向を下側とする。現画像が含まれる領域のBAを
ソースベースアドレスSBA,BWをソースベースウイドスSB
W,変換後画像が含まれる領域のBAをデスティネーション
ベースアドレスDBA,BWをデスティネーションベースウイ
ドスDBWとしたときの画像を第２図に示し、画像メモリ
マップを第３図（ｂ）に示す。
例は１ビット／画素のモノクロ２値表示で位置（16n,
m）〜（16n＋15,m）（n,mは整数）の16画素（１ワー
ド）を同時に読み書きする場合を考えている。画素（X,
Y）（X,Yは整数）が含あれるワードの画像メモリアドレ
スはBA＋Ｙ×BW＋［X/16］（ベースアドレスBA,ベース
ウイドスBWは原画像が含まれる領域と変換後画像が含ま
れる領域とで異なる。又、［ ］はその中の実数の整数
部分をとるという記号。）で与えられる。ベースアドレ
スBAは例えばアプリケーションにより確保された領域の
先頭アドレスに設定されるものであり、ベースウイドス
BWは例えばアプリケーションにより決められた、１ライ
ンを構成するワード数に設定されるものである。他の例
では、ビデオRAH領域のようにシステムにより決まるも
のである。同図でＸの大きくなる方向を右側、Ｙの大き
くなる方向を下側とする。現画像が含まれる領域のBAを
ソースベースアドレスSBA,BWをソースベースウイドスSB
W,変換後画像が含まれる領域のBAをデスティネーション
ベースアドレスDBA,BWをデスティネーションベースウイ
ドスDBWとしたときの画像を第２図に示し、画像メモリ
マップを第３図（ｂ）に示す。
第２図（ａ），（ｂ）において、11Sは原画像が含ま
れる領域、11Dは変換後画像が含まれる領域である。12S
は原画像が含まれる領域の先頭のワードであり、このワ
ードのメモリアドレスはSBAである。12Dは変換後画像が
含まれる領域の先頭ワードであり、このワードのメモリ
アドレスはDBAである。15Sは原画像処理対象領域であ
り、式（２）で示される位置（SX,SY）を囲む４画素が
全て原画像処理対象領域15S内にあるときにのみ、変換
後画素を計算し、変換後画像領域11Dに書き込む。15Dは
パラメータTD,DBに規定される変換後画像処理対象領域
であり、この領域15D内の画素（DX,DY）に対して、式
（２）により位置（SX,SY）を計算する。従って、この
例では変換後画像領域11D内で画素を書き込む領域は、
変換後画像処理対象領域15Dと原画像処理対象領域15Sを
変換後画像領域11Dに変換した領域との共通部分である
領域16となる。ここで、１ワード内の全てのビットが領
域16内に存在する場合には、その１ワード分の画素値を
作成した後、書き込めばよいが、14Dで示されるワード
のように、１ワード内の１部の画素が領域16の外にある
場合には、まず、ワード14Dを読み出し、画像処理プロ
セッサ内でワード14Dの書き込みデータを作成し、ワー
ド14Dに書き込むリードモデファイライトを実行する。
ワード14Dの書き込みデータは、領域16内に存在するビ
ットに対しては原画像から作成した画素値とし、領域16
外に存在するビットに対してはワード14Dから読み出し
た画素値とする。また、１ワード内の全てのビットが領
域16外に存在する場合には書き込みを行わない。
れる領域、11Dは変換後画像が含まれる領域である。12S
は原画像が含まれる領域の先頭のワードであり、このワ
ードのメモリアドレスはSBAである。12Dは変換後画像が
含まれる領域の先頭ワードであり、このワードのメモリ
アドレスはDBAである。15Sは原画像処理対象領域であ
り、式（２）で示される位置（SX,SY）を囲む４画素が
全て原画像処理対象領域15S内にあるときにのみ、変換
後画素を計算し、変換後画像領域11Dに書き込む。15Dは
パラメータTD,DBに規定される変換後画像処理対象領域
であり、この領域15D内の画素（DX,DY）に対して、式
（２）により位置（SX,SY）を計算する。従って、この
例では変換後画像領域11D内で画素を書き込む領域は、
変換後画像処理対象領域15Dと原画像処理対象領域15Sを
変換後画像領域11Dに変換した領域との共通部分である
領域16となる。ここで、１ワード内の全てのビットが領
域16内に存在する場合には、その１ワード分の画素値を
作成した後、書き込めばよいが、14Dで示されるワード
のように、１ワード内の１部の画素が領域16の外にある
場合には、まず、ワード14Dを読み出し、画像処理プロ
セッサ内でワード14Dの書き込みデータを作成し、ワー
ド14Dに書き込むリードモデファイライトを実行する。
ワード14Dの書き込みデータは、領域16内に存在するビ
ットに対しては原画像から作成した画素値とし、領域16
外に存在するビットに対してはワード14Dから読み出し
た画素値とする。また、１ワード内の全てのビットが領
域16外に存在する場合には書き込みを行わない。
本実施例を実現する画像処理プロセッサのブロック図
を第４図に示す。同図において、32はアフィン変換部、
33はアフィン変換部32を制御するマイクロプロセッサで
ある。本マイクロプロセッサ38は画像処理プロセッサ内
にあり画像処理プロセッサの制御を行うものであり、シ
ステムを制御するマイクロプロセッサとは別のものであ
る。アフィン変換部32は、マイクロプロセッサ33から起
動を掛けることにより横16画素、縦ｌ＋１画素（ｌ＝DB
−DTをマイクロプロセッサ33で計算し、アフィン変換部
32のレジスタに設定する。）の大きさの変換後画像を作
成する。
を第４図に示す。同図において、32はアフィン変換部、
33はアフィン変換部32を制御するマイクロプロセッサで
ある。本マイクロプロセッサ38は画像処理プロセッサ内
にあり画像処理プロセッサの制御を行うものであり、シ
ステムを制御するマイクロプロセッサとは別のものであ
る。アフィン変換部32は、マイクロプロセッサ33から起
動を掛けることにより横16画素、縦ｌ＋１画素（ｌ＝DB
−DTをマイクロプロセッサ33で計算し、アフィン変換部
32のレジスタに設定する。）の大きさの変換後画像を作
成する。
従って、本実施例では横方向に数ワードに渡る大きさ
の変換後画像を生成するためにはマイクロプロセッサ33
により何回もアフィン変換部32に起動を掛ける。34は出
力バッファであり、アフィン変換部32で１画素分ずつ作
成した画素データを１ワード分ためてから画像メモリ
（図示せず）に出力する。また、ワード14Dのように１
ワードの内の１部のビットが領域16外に存在する場合に
は、まずワード14Dを読み出し、ワード14Dの書き込みデ
ータを作成した後ワード14Dに書き込む。
の変換後画像を生成するためにはマイクロプロセッサ33
により何回もアフィン変換部32に起動を掛ける。34は出
力バッファであり、アフィン変換部32で１画素分ずつ作
成した画素データを１ワード分ためてから画像メモリ
（図示せず）に出力する。また、ワード14Dのように１
ワードの内の１部のビットが領域16外に存在する場合に
は、まずワード14Dを読み出し、ワード14Dの書き込みデ
ータを作成した後ワード14Dに書き込む。
35は画像メモリバス制御部である。アフィン変換部32
は原画像データを読み出し、出力バッファ部34は変換後
画像データの読み出し及び書き込みを行うわけである
が、アフィン変換部32及び出力バッファ部34が直接、画
像メモリリードサイクル及びライトサイクルに必要な画
像メモリバス制御信号を出力することはせず、アフィン
変換部32は画像メモリバス制御部35に対し原画像データ
リード要求を出し、出力バッファ部34は画像メモリバス
制御部35に対し変換後画像データリード要求及び変換後
画像データライト要求を出す。画像メモリバス制御部35
は原画像テータリード要求または変換後画像データリー
ド要求が入ると画像メモリリードサイクルを起動し、変
換後画像ライト要求が入ると画像メモリライトサイクル
を起動する。
は原画像データを読み出し、出力バッファ部34は変換後
画像データの読み出し及び書き込みを行うわけである
が、アフィン変換部32及び出力バッファ部34が直接、画
像メモリリードサイクル及びライトサイクルに必要な画
像メモリバス制御信号を出力することはせず、アフィン
変換部32は画像メモリバス制御部35に対し原画像データ
リード要求を出し、出力バッファ部34は画像メモリバス
制御部35に対し変換後画像データリード要求及び変換後
画像データライト要求を出す。画像メモリバス制御部35
は原画像テータリード要求または変換後画像データリー
ド要求が入ると画像メモリリードサイクルを起動し、変
換後画像ライト要求が入ると画像メモリライトサイクル
を起動する。
36は、画像処理のためのパラメータを設定する複数の
レジスタ群であり、システムを制御するプロセッサから
画像処理のためのパラメータを設定し、マイクロプロセ
ッサ33が設定されたパラメータを読み、アフィン変換部
32内のアドレス計算部に設定するパラメータを計算す
る。
レジスタ群であり、システムを制御するプロセッサから
画像処理のためのパラメータを設定し、マイクロプロセ
ッサ33が設定されたパラメータを読み、アフィン変換部
32内のアドレス計算部に設定するパラメータを計算す
る。
アフィン変換部32内の32aは上述したアドレス計算部
であり変換後画像のｘアドレスDXとｙアドレスDYをスキ
ャンし、対応する原画像のｘアドレスSXとｙアドレスSY
と、変換後画像上の画素（DX,DY）を含むワードの画像
メモリアドレスDCAと、原画像上の位置（SX,SY）を囲む
画素を含むワードの画像メモリアドレスSAD00,SAD01,SA
D10,SAD11を生成する。SAD00,SAD01,SAD10,SAD11はそれ
ぞれ左上，右上，左下，右下の画素を含むワードの画像
メモリアドレスである。第６図（ａ）に示すように SAD00＝SAD01 SAD10＝SAD11 となる場合と、第６図（ｂ）に示すように SAD00,SAD01 SAD10,SAD11 が全て異なる場合がある。また、アドレス生成部は、位
置（SX,SY）を囲む４画素の少なくとも１つが原画像処
理対象領域15Sの外に有るときに立つフラグMASKを生成
する。別の言い方をすればMASKは、変換後画素（DX,D
Y）が領域16の外にあるときに先立つフラグである。
であり変換後画像のｘアドレスDXとｙアドレスDYをスキ
ャンし、対応する原画像のｘアドレスSXとｙアドレスSY
と、変換後画像上の画素（DX,DY）を含むワードの画像
メモリアドレスDCAと、原画像上の位置（SX,SY）を囲む
画素を含むワードの画像メモリアドレスSAD00,SAD01,SA
D10,SAD11を生成する。SAD00,SAD01,SAD10,SAD11はそれ
ぞれ左上，右上，左下，右下の画素を含むワードの画像
メモリアドレスである。第６図（ａ）に示すように SAD00＝SAD01 SAD10＝SAD11 となる場合と、第６図（ｂ）に示すように SAD00,SAD01 SAD10,SAD11 が全て異なる場合がある。また、アドレス生成部は、位
置（SX,SY）を囲む４画素の少なくとも１つが原画像処
理対象領域15Sの外に有るときに立つフラグMASKを生成
する。別の言い方をすればMASKは、変換後画素（DX,D
Y）が領域16の外にあるときに先立つフラグである。
32bはイメージキャッシュ部であり、キャッシュ方式
により内部のイメージキャッシュに原画像データを取り
込む。32cは補間計算部であり原画像上の位置（SX,SY）
の画像データを位置（SX,SY）を囲む原画像上の４画素
（第３図（ｃ）参照）の画素値から補間により求める。
により内部のイメージキャッシュに原画像データを取り
込む。32cは補間計算部であり原画像上の位置（SX,SY）
の画像データを位置（SX,SY）を囲む原画像上の４画素
（第３図（ｃ）参照）の画素値から補間により求める。
32dはリードリクエストアービターである。補間計算
部32cはイメージキャッシュから位置（SX,SY）を囲む４
画素の画素値を同時に読むので、イメージキャッシュの
ミスヒットは同時に２つ以上起こることがある。リード
リクエストアービター32dは、左上、右上、左下、右下
の画素が含まれるワードのリード要求SRQ00,SRQ01,SRQ1
0,SRQ11のいずれかが出ている時に画像メモリパス制御
部35に原画像データリード要求を出し、出ているリード
要求のうちの１つを選択し、選択されたリード要求に対
応するワードの画像メモリアドレスをSAD00,SAD01,SAD1
0,SAD11のうちから選択し（SCA）、画像メモリバス制御
部35に出力する。
部32cはイメージキャッシュから位置（SX,SY）を囲む４
画素の画素値を同時に読むので、イメージキャッシュの
ミスヒットは同時に２つ以上起こることがある。リード
リクエストアービター32dは、左上、右上、左下、右下
の画素が含まれるワードのリード要求SRQ00,SRQ01,SRQ1
0,SRQ11のいずれかが出ている時に画像メモリパス制御
部35に原画像データリード要求を出し、出ているリード
要求のうちの１つを選択し、選択されたリード要求に対
応するワードの画像メモリアドレスをSAD00,SAD01,SAD1
0,SAD11のうちから選択し（SCA）、画像メモリバス制御
部35に出力する。
次に第４図のマイクロプロセッサ33の動作を第５図の
フローチャートにより説明する。まず、画像処理プロセ
ッサを使用するプロセッサから画像処理プロセッサ31内
のレジスタ群36に式（２）に示すアフィン変換のパラメ
ータG,H,I,Jと第２図に示すソースベースアドレスSBA,
ソースベースウィドスSBW,デスティネーションベースア
ドレスDBA,デスティネーションベースウィドスDBW,変換
後画像処理対象領域を指定するパラメータDT,DB,DL,DR
を書き込み画像処理プロセッサ31に起動を掛ける。起動
の掛け方は例えばレジスタ群36のうちの１つのレジスタ
を起動レジスタとし、起動レジスタに書き込みアクセス
をすることにより起動が掛かるようにする。
フローチャートにより説明する。まず、画像処理プロセ
ッサを使用するプロセッサから画像処理プロセッサ31内
のレジスタ群36に式（２）に示すアフィン変換のパラメ
ータG,H,I,Jと第２図に示すソースベースアドレスSBA,
ソースベースウィドスSBW,デスティネーションベースア
ドレスDBA,デスティネーションベースウィドスDBW,変換
後画像処理対象領域を指定するパラメータDT,DB,DL,DR
を書き込み画像処理プロセッサ31に起動を掛ける。起動
の掛け方は例えばレジスタ群36のうちの１つのレジスタ
を起動レジスタとし、起動レジスタに書き込みアクセス
をすることにより起動が掛かるようにする。
画像処理プロセッサ31に起動が掛かる（ステップ41、
以下同じ）とマイクロプロセッサ33はレジスタ群36を読
み、アドレス計算部32a内のレジスタに設定する値を計
算する。まず、変換後画像上の最初に処理する画素の位
置（DX0,DY0）を式SX0＝DL,DY0＝DTにより求め（42）、
変換後画像処理対象領域のライン数−１（＝ｌと記す）
を式ｌ＝DB−DTにより求め（43）、変換後画像上の位置
（DX0,DY0）に対応する原画像上の位置（SX0,SY0）を式
（２）に対応する下式（３）、 により求め（44）、変換後画像上で最初に処理するワー
ドのメモリアドレスDSAを下式（４） DSA＝DY0＋DBW＋［DX0/16］ （４） により求め（45），アドレス計算部32a内のレジスタに
ソースベースアドレスSBA,ソースベースウィドスSBW,原
画像処理対象領域を指定するパラメータST,SB,SL,SR,原
画像上の最初に処理する位置のx,y座標SX0,SY0,デステ
ィネーションベースウィドスSBW,変換後画像上の最初に
処理するワードの画像メモリアドレスDSA,変換後処理対
象領域のライン数−１（＝ｌ）を設定し（46）、アフィ
ン変換部32に起動を掛ける（47）。起動の掛け方は例え
ばアフィン変換部32内に起動レジスタを設け、起動レジ
スタにマイクロプロセッサ33が書き込みアクセスをする
ことにより起動が掛かるようにする。
以下同じ）とマイクロプロセッサ33はレジスタ群36を読
み、アドレス計算部32a内のレジスタに設定する値を計
算する。まず、変換後画像上の最初に処理する画素の位
置（DX0,DY0）を式SX0＝DL,DY0＝DTにより求め（42）、
変換後画像処理対象領域のライン数−１（＝ｌと記す）
を式ｌ＝DB−DTにより求め（43）、変換後画像上の位置
（DX0,DY0）に対応する原画像上の位置（SX0,SY0）を式
（２）に対応する下式（３）、 により求め（44）、変換後画像上で最初に処理するワー
ドのメモリアドレスDSAを下式（４） DSA＝DY0＋DBW＋［DX0/16］ （４） により求め（45），アドレス計算部32a内のレジスタに
ソースベースアドレスSBA,ソースベースウィドスSBW,原
画像処理対象領域を指定するパラメータST,SB,SL,SR,原
画像上の最初に処理する位置のx,y座標SX0,SY0,デステ
ィネーションベースウィドスSBW,変換後画像上の最初に
処理するワードの画像メモリアドレスDSA,変換後処理対
象領域のライン数−１（＝ｌ）を設定し（46）、アフィ
ン変換部32に起動を掛ける（47）。起動の掛け方は例え
ばアフィン変換部32内に起動レジスタを設け、起動レジ
スタにマイクロプロセッサ33が書き込みアクセスをする
ことにより起動が掛かるようにする。
その後、マイクロプロセッサ33はアフィン変換部32か
らの終了割り込みを待ち（48）、終了割り込みが来たら
DX0に16をたす（49）。これは、アフィン変換部32は第
２図（ｂ）の領域13Dに示す横16画素、縦（ｌ＋１）画
素の領域の画像データしか作成しないため、続いて領域
13Dの右隣りの領域を処理するためである。次に位置（D
X0,DY0）が変換後処理対象領域15Dの内部にあるかどう
かを判定する（50）。これは、DX0とDRの大小を比較
し、DX0≦DRならば内部にあるとすればよい。位置（DX
0,DY0）が内部にあれば44に戻り、外部にあれば画像処
理プロセッサを停止させる。
らの終了割り込みを待ち（48）、終了割り込みが来たら
DX0に16をたす（49）。これは、アフィン変換部32は第
２図（ｂ）の領域13Dに示す横16画素、縦（ｌ＋１）画
素の領域の画像データしか作成しないため、続いて領域
13Dの右隣りの領域を処理するためである。次に位置（D
X0,DY0）が変換後処理対象領域15Dの内部にあるかどう
かを判定する（50）。これは、DX0とDRの大小を比較
し、DX0≦DRならば内部にあるとすればよい。位置（DX
0,DY0）が内部にあれば44に戻り、外部にあれば画像処
理プロセッサを停止させる。
次にアドレス計算部32aを説明する。アドレス計算部
のブロック図を第７図に示す。第７図において101,102,
103,104,105,106,107,108,109,110,111,112,113,114,11
5,116,117,118はレジスタであり、102,103,104,105,10
8,109,110,111,112,113,114,115,116,117,118には、ア
フィン変換部32に起動を掛ける前にマイクロプロセッサ
33によりl,DSA,SY0,SX0,J,H,I,J,DBW,SBA,SBW,SB,ST,S
R,SLが設定される。その後アフィン変換部32に起動が掛
かると制御部100はHEXCNT（101）に15を設定し、SY（10
6）,SX（107）にSYV（104）,SXV（105）の値を設定し、
SYV（104）,SXV（105）にＪ（108）,H（109）をたす。
のブロック図を第７図に示す。第７図において101,102,
103,104,105,106,107,108,109,110,111,112,113,114,11
5,116,117,118はレジスタであり、102,103,104,105,10
8,109,110,111,112,113,114,115,116,117,118には、ア
フィン変換部32に起動を掛ける前にマイクロプロセッサ
33によりl,DSA,SY0,SX0,J,H,I,J,DBW,SBA,SBW,SB,ST,S
R,SLが設定される。その後アフィン変換部32に起動が掛
かると制御部100はHEXCNT（101）に15を設定し、SY（10
6）,SX（107）にSYV（104）,SXV（105）の値を設定し、
SYV（104）,SXV（105）にＪ（108）,H（109）をたす。
その後、 １クロックごとにHEXCNT（101）から１を引き、SY（1
06）,SX（107）にＩ（110）,G（111）をたす。
06）,SX（107）にＩ（110）,G（111）をたす。
HEXCNT（101）が零になるとHEXCNT（101）に15を設定
し、SY（106）,SX（107）にSYV（104）,SXV（105）の値
を設定し、ｌ（102）から１を引き、SYV（104）,SXV（1
05）にＪ（108）,H（109）をたし、DCA（103）にDBA（1
12）をたす。
し、SY（106）,SX（107）にSYV（104）,SXV（105）の値
を設定し、ｌ（102）から１を引き、SYV（104）,SXV（1
05）にＪ（108）,H（109）をたし、DCA（103）にDBA（1
12）をたす。
，を繰り返し、ｌ（102）が零で、かつ、HEXCNT
（101）が零になると制御部100はマイクロプロセッサ33
に対し終了割り込みを発生する。
（101）が零になると制御部100はマイクロプロセッサ33
に対し終了割り込みを発生する。
レジスタの値と画像との関係を第２図に示す。位置
（SXV,SYV）は変換後画像の１ワードの左端の画素に対
応する原画像上の位置であり、位置（SX,SY）は現在画
素値を作成中の画素の位置（DX,DY）に対応する原画像
上の位置である。アドレス計算部32aは変数DX,DYは作成
しないが、位置（DX,DY）は、位置（DX,DY）の画素を含
むワードのメモリアドレスであるDCA（103）とワード内
の右端からの位置であるHEXCNT（101）によって示され
る。アドレス計算部32aはまた、位置（SX,SY）を囲む４
画素の位置を計算し、それぞれの画素を含むワードのメ
モリアドレスを作成する。このためにまず、SX,SYの整
数部［SX］，［SY］を求め、［SX］，［SY］に１をたし
た値SXP,SYPを求める。位置（SX,SY）を囲む４画素のう
ち左上画素の位置は（［SX］，［SY］）、右上画素の位
置は（SXP,［SY］）、左下画素の位置は（［SX］,SY
P）、右下画素の位置は（SXP,SYP）である（第３図
（ｃ））。それぞれの画素の画像メモリアドレスSAD00,
SAD01,SAD10,SAD11は下式（５） で表される。また、これらの４画素のうち、いずれかが
原画像処理対象領域15Sの外にあるときに立つフラグMAS
Kを生成する。フラグMASKが立つ条件は論理式（６）、 で表されるので、SYPとSB,［SY］とST,SXPとSR,［SX］
とSLを比較するコンパレータ138,139,140,141とORゲー
ト142により作成できる。
（SXV,SYV）は変換後画像の１ワードの左端の画素に対
応する原画像上の位置であり、位置（SX,SY）は現在画
素値を作成中の画素の位置（DX,DY）に対応する原画像
上の位置である。アドレス計算部32aは変数DX,DYは作成
しないが、位置（DX,DY）は、位置（DX,DY）の画素を含
むワードのメモリアドレスであるDCA（103）とワード内
の右端からの位置であるHEXCNT（101）によって示され
る。アドレス計算部32aはまた、位置（SX,SY）を囲む４
画素の位置を計算し、それぞれの画素を含むワードのメ
モリアドレスを作成する。このためにまず、SX,SYの整
数部［SX］，［SY］を求め、［SX］，［SY］に１をたし
た値SXP,SYPを求める。位置（SX,SY）を囲む４画素のう
ち左上画素の位置は（［SX］，［SY］）、右上画素の位
置は（SXP,［SY］）、左下画素の位置は（［SX］,SY
P）、右下画素の位置は（SXP,SYP）である（第３図
（ｃ））。それぞれの画素の画像メモリアドレスSAD00,
SAD01,SAD10,SAD11は下式（５） で表される。また、これらの４画素のうち、いずれかが
原画像処理対象領域15Sの外にあるときに立つフラグMAS
Kを生成する。フラグMASKが立つ条件は論理式（６）、 で表されるので、SYPとSB,［SY］とST,SXPとSR,［SX］
とSLを比較するコンパレータ138,139,140,141とORゲー
ト142により作成できる。
次にイメージキャッシュ部32bを第８図と第９図と第
１図により説明する。第８図と第１図の１はイメージキ
ャッシュであり64×64ビットのレジスタからなり64画素
×64画素の画素値を取り込むことができる。第８図と第
１図の２はアドレスアレイでありイメージキャッシュの
横16ビット×縦１ビットの領域に１つのタグと１つのＶ
ビットが対応した合計64×４ヶのタグとＶビットからな
る。アドレス計算部32aからイメージキャッシュ部32bに
与えられる値を以下に示す（第３図（ｃ）参照）。
１図により説明する。第８図と第１図の１はイメージキ
ャッシュであり64×64ビットのレジスタからなり64画素
×64画素の画素値を取り込むことができる。第８図と第
１図の２はアドレスアレイでありイメージキャッシュの
横16ビット×縦１ビットの領域に１つのタグと１つのＶ
ビットが対応した合計64×４ヶのタグとＶビットからな
る。アドレス計算部32aからイメージキャッシュ部32bに
与えられる値を以下に示す（第３図（ｃ）参照）。
［SX］：原画像ｘアドレス整数部 ［SY］：原画像ｙアドレス整数部 SXP ：［SX］＋１ SYP ：［SY］＋１ MASK ：原画像上の位置（SX,SY）を囲む４画素のい
ずれかが原画像処理対象領域外に有すときに立つフラグ 第８図の61はキャッシュ制御部でありイメージキャッシ
ュに画素（［SX］，［SY］），（SXP,［SY］），（［S
X］,SYP），（SXP,SYP）が書き込まれているかを同時に
判定する（以下ヒット判定と呼ぶ）。
ずれかが原画像処理対象領域外に有すときに立つフラグ 第８図の61はキャッシュ制御部でありイメージキャッシ
ュに画素（［SX］，［SY］），（SXP,［SY］），（［S
X］,SYP），（SXP,SYP）が書き込まれているかを同時に
判定する（以下ヒット判定と呼ぶ）。
１画素に対するイメージキャッシュ部の動作を第９図
により説明する。本実施例では以下の動作を４画素に対
して同時に行なう。起動後、全Ｖビットをクリアし（7
2）、キャッシュリード要求待ちに入る（73）。キャッ
シュリード要求があるとヒット判定を行ない（74）、ヒ
ットの場合、キャッシュを読み（75）、キャッシュリー
ド要求待ち（73）に戻る。キャッシュミスの場合、画像
メモリからキャッシュに１ワード分の画素値を読み込
み、対応するTAGを書き込み、Ｖビットをセットして（7
6）ヒット判定（74）に戻る。画像メモリから１ワード
分の画素値を読むには、リードリクエストアービター32
dにリード要求を出し、リードリクエストアービターが
リード要求を受け付け画像メモリバス制御部35のリード
サイクルを起動し、画像メモリ上のワードを読み込む。
２画素以上同時にミスした場合、２つ以上のリード要求
が出るが、リードリクエストアービター32dではリクエ
ストを順に受けつける。キャッシュリード要求待ち（7
3）の状態で終了要求が入るとすぐに終了する（77）。
により説明する。本実施例では以下の動作を４画素に対
して同時に行なう。起動後、全Ｖビットをクリアし（7
2）、キャッシュリード要求待ちに入る（73）。キャッ
シュリード要求があるとヒット判定を行ない（74）、ヒ
ットの場合、キャッシュを読み（75）、キャッシュリー
ド要求待ち（73）に戻る。キャッシュミスの場合、画像
メモリからキャッシュに１ワード分の画素値を読み込
み、対応するTAGを書き込み、Ｖビットをセットして（7
6）ヒット判定（74）に戻る。画像メモリから１ワード
分の画素値を読むには、リードリクエストアービター32
dにリード要求を出し、リードリクエストアービターが
リード要求を受け付け画像メモリバス制御部35のリード
サイクルを起動し、画像メモリ上のワードを読み込む。
２画素以上同時にミスした場合、２つ以上のリード要求
が出るが、リードリクエストアービター32dではリクエ
ストを順に受けつける。キャッシュリード要求待ち（7
3）の状態で終了要求が入るとすぐに終了する（77）。
イメージキャッシュ２のヒット判定の方法を第１図
（ａ）により説明する。ｘアドレス24〜55ビット、ｙア
ドレス20〜25ビットで１つのタグ４と１つのＶビット５
を選択し、タグ４の値とｘアドレス26〜212ビット、ｙ
アドレス26〜212ビットを比較器７で比較し、一致して
いてかつＶビットが“1"の場合は、ヒットと判定し、AN
D回路８の出力が“1"となり、イメージキャッシュのｘ
アドレス20〜25ビット、ｙアドレス20〜25ビットで選択
されるビット６を有効とし、それ以外の場合には画像メ
モリリード要求を出す。
（ａ）により説明する。ｘアドレス24〜55ビット、ｙア
ドレス20〜25ビットで１つのタグ４と１つのＶビット５
を選択し、タグ４の値とｘアドレス26〜212ビット、ｙ
アドレス26〜212ビットを比較器７で比較し、一致して
いてかつＶビットが“1"の場合は、ヒットと判定し、AN
D回路８の出力が“1"となり、イメージキャッシュのｘ
アドレス20〜25ビット、ｙアドレス20〜25ビットで選択
されるビット６を有効とし、それ以外の場合には画像メ
モリリード要求を出す。
画像メモリからイメージキャッシュ２への書き込みの
方法を第１図（ｂ）により説明する。画像メモリから読
まれた１ワード分の画素値をイメージキャッシュ２のｘ
アドレス24〜25ビット、ｙアドレス20〜25ビットで示さ
れる16ビット領域９に書き込むと同時に、アドレスアレ
イのｘアドレス24〜25ビット、ｙアドレス20〜25ビット
で示されるタグ４にｘアドレス26〜212ビット、ｙアド
レス26〜212ビットを書き込み、Ｖビット５を立てる。
方法を第１図（ｂ）により説明する。画像メモリから読
まれた１ワード分の画素値をイメージキャッシュ２のｘ
アドレス24〜25ビット、ｙアドレス20〜25ビットで示さ
れる16ビット領域９に書き込むと同時に、アドレスアレ
イのｘアドレス24〜25ビット、ｙアドレス20〜25ビット
で示されるタグ４にｘアドレス26〜212ビット、ｙアド
レス26〜212ビットを書き込み、Ｖビット５を立てる。
次に、リードリクエストアービターを第10図により説
明する。153はオアゲートであり、イメージキャッシュ
部32b内のキャッシュ制御部61からの左上，右上，左
下，右下の画素を含むワードに対するリード要求SRQ00,
SRQ01,SRQ10,SRQ11のうち少なくとも１つが出ていれば
画像メモリバス制御部35に対し、リード要求を出す。ま
た、150,151,152はアンドゲートであり、150の出力はSR
Q01をSRQ00で抑制したもの、151の出力はSRQ10をSRQ00
とSRQ01で抑制したもの、152の出力はSRQ11をSRQ00とSR
Q01とSRQ10で抑制したものにある。その結果、150,151,
152は優先判定回路を形成し、SRQ00と150の出力と151の
出力と152の出力は、SRQ00,SRQ01,SRQ10,SRQ11をこの順
で優先順位が低くなるとして、最も優先順位が高いリー
ド要求のみをアナートしたものとなる。セレクタ154で
はこの４つの信号で左上，右上，左下，右下の画素を含
むワードのメモリアドレスSAD00,SAD01,SAD10,SAD11を
選択して、画像メモリバス制御部に出力する。
明する。153はオアゲートであり、イメージキャッシュ
部32b内のキャッシュ制御部61からの左上，右上，左
下，右下の画素を含むワードに対するリード要求SRQ00,
SRQ01,SRQ10,SRQ11のうち少なくとも１つが出ていれば
画像メモリバス制御部35に対し、リード要求を出す。ま
た、150,151,152はアンドゲートであり、150の出力はSR
Q01をSRQ00で抑制したもの、151の出力はSRQ10をSRQ00
とSRQ01で抑制したもの、152の出力はSRQ11をSRQ00とSR
Q01とSRQ10で抑制したものにある。その結果、150,151,
152は優先判定回路を形成し、SRQ00と150の出力と151の
出力と152の出力は、SRQ00,SRQ01,SRQ10,SRQ11をこの順
で優先順位が低くなるとして、最も優先順位が高いリー
ド要求のみをアナートしたものとなる。セレクタ154で
はこの４つの信号で左上，右上，左下，右下の画素を含
むワードのメモリアドレスSAD00,SAD01,SAD10,SAD11を
選択して、画像メモリバス制御部に出力する。
次に出力バッファ部34を第11図により説明する。画像
データバッファ81は16ビットのレジスタからなり補間計
算部32cから１画素分ずつ送られて来る画素値をアドレ
ス計算部32aからのHEXCNTで示されるビット位置にラッ
チする。マスクデータバッファ82は16ビットのレジスタ
からなりアドレス計算部32aから１画素分ずつ送られて
来るマスクデータをアドレス計算部32aからのHEXCNTで
指定されるビット位置にラッチする。セレクタ83は画像
データバッファ81の値と画像メモリリードデータをマス
クデータバッファ82の値によって選択する。出力データ
バッファ84はセレクタ83の出力をラッチする。85はマス
クデータバッファが全て０のときにのみ１になる制御信
号を生成する。86はマスクデータバッファが全て１のと
きにのみ１になる制御信号を生成する。87は85と86の出
力からリードモディファイライト用の画像メモリリード
要求信号を作成し、88は86の出力から画像メモリライト
要求信号を作成する。
データバッファ81は16ビットのレジスタからなり補間計
算部32cから１画素分ずつ送られて来る画素値をアドレ
ス計算部32aからのHEXCNTで示されるビット位置にラッ
チする。マスクデータバッファ82は16ビットのレジスタ
からなりアドレス計算部32aから１画素分ずつ送られて
来るマスクデータをアドレス計算部32aからのHEXCNTで
指定されるビット位置にラッチする。セレクタ83は画像
データバッファ81の値と画像メモリリードデータをマス
クデータバッファ82の値によって選択する。出力データ
バッファ84はセレクタ83の出力をラッチする。85はマス
クデータバッファが全て０のときにのみ１になる制御信
号を生成する。86はマスクデータバッファが全て１のと
きにのみ１になる制御信号を生成する。87は85と86の出
力からリードモディファイライト用の画像メモリリード
要求信号を作成し、88は86の出力から画像メモリライト
要求信号を作成する。
次に本発明の２番目の実施例を第12図〜第17図により
説明する。本実施例では第12図に示すように原画像上の
位置（SX,SY）から変換後画像上の位置（DX,DY）への変
換が先の式（１）で表される変換を行う。この式により
原画像上の画素（SX,SY）に対応する変換後画像上の位
置（DX,DY）を求め、原画像上の面素（SX,SY）の画素値
を変換後画像上の位置（DX,DY）に最も近い画素の値と
するということを行う。変換後画像上の位置（DX,DY）
に最も近い画素のｘアドレス、ｙアドレスは でDY,DYを求め、DX,DYの整数部分を取ることにより簡単
に求めることができる。変換後画像を書き込む領域は原
画像処理対象領域と変換後処理対象領域を共にｘ軸、ｙ
軸に平行な矩形領域として指定し、式（７）からDX,DY
を計算したときの変換後画像上の画素（［DX］，［D
Y］）が変換後画像処理対象領域内で、かつ、原画像上
の画素（SX,SY）が原画像処理対象領域内にあるという
条件を満たす変換後画像上の画素（［DX］，［DY］）が
存在する領域である。
説明する。本実施例では第12図に示すように原画像上の
位置（SX,SY）から変換後画像上の位置（DX,DY）への変
換が先の式（１）で表される変換を行う。この式により
原画像上の画素（SX,SY）に対応する変換後画像上の位
置（DX,DY）を求め、原画像上の面素（SX,SY）の画素値
を変換後画像上の位置（DX,DY）に最も近い画素の値と
するということを行う。変換後画像上の位置（DX,DY）
に最も近い画素のｘアドレス、ｙアドレスは でDY,DYを求め、DX,DYの整数部分を取ることにより簡単
に求めることができる。変換後画像を書き込む領域は原
画像処理対象領域と変換後処理対象領域を共にｘ軸、ｙ
軸に平行な矩形領域として指定し、式（７）からDX,DY
を計算したときの変換後画像上の画素（［DX］，［D
Y］）が変換後画像処理対象領域内で、かつ、原画像上
の画素（SX,SY）が原画像処理対象領域内にあるという
条件を満たす変換後画像上の画素（［DX］，［DY］）が
存在する領域である。
本実施例のメモリ構成は１番目の実施例のメモリ構成
と同じとする。
と同じとする。
本実施例を実現する画像処理プロセッサのブロック図
を第13図に示す。同図においては93はアフィン変換部を
制御するマイクロプロセッサ、92はアフィン変換部であ
りマイクロプロセッサ93から起動を掛けることにより横
16画素×縦ｌ画素（ｌはマイクロプロセッサ93からの設
定値）の大きさの原画像を変換するので横方向に横ワー
ドに渡る大きさの原画像を変換するためには、マイクロ
プロセッサ93により何回もアフィン変換部92に起動を掛
けなければならない。95は画像メモリバス制御部であり
アドレス計算部からの現画像データリード要求とイメー
ジキャッシュ部からの変換画像領域のデータリード要求
と変換後画像データライト要求のアービトレーションと
画像メモリバスの制御を行う。94は入力バッファであり
画像メモリから読み込んだ１ワード分の画素値をためて
おいて、アフィン変換部92に１画素分ずつ送る。
を第13図に示す。同図においては93はアフィン変換部を
制御するマイクロプロセッサ、92はアフィン変換部であ
りマイクロプロセッサ93から起動を掛けることにより横
16画素×縦ｌ画素（ｌはマイクロプロセッサ93からの設
定値）の大きさの原画像を変換するので横方向に横ワー
ドに渡る大きさの原画像を変換するためには、マイクロ
プロセッサ93により何回もアフィン変換部92に起動を掛
けなければならない。95は画像メモリバス制御部であり
アドレス計算部からの現画像データリード要求とイメー
ジキャッシュ部からの変換画像領域のデータリード要求
と変換後画像データライト要求のアービトレーションと
画像メモリバスの制御を行う。94は入力バッファであり
画像メモリから読み込んだ１ワード分の画素値をためて
おいて、アフィン変換部92に１画素分ずつ送る。
アフィン変換部92内の92aはアドレス計算部であり原
画像のｘアドレスSXとｙアドレスSYをスキャンし、対応
する変換後画像のｘアドレスDXとｙアドレスDYと変換後
画像上の画素（［DX］，［DY］）を含むワードの画像メ
モリアドレスDCAと原画像上の画素（SX,SY）を含むワー
ドの画像メモリアドレスSCAと変換後画像上の画素（［D
X］，［DY］）が変換後画像処理対象領域外に有るとき
に立つフラグMASKを生成する。92bはイメージキャッシ
ュ部であり生成した変換後画像をイメージキャッシュ２
に書き込んだ後、書き戻しキャッシュ方式により画像メ
モリに書き込む。
画像のｘアドレスSXとｙアドレスSYをスキャンし、対応
する変換後画像のｘアドレスDXとｙアドレスDYと変換後
画像上の画素（［DX］，［DY］）を含むワードの画像メ
モリアドレスDCAと原画像上の画素（SX,SY）を含むワー
ドの画像メモリアドレスSCAと変換後画像上の画素（［D
X］，［DY］）が変換後画像処理対象領域外に有るとき
に立つフラグMASKを生成する。92bはイメージキャッシ
ュ部であり生成した変換後画像をイメージキャッシュ２
に書き込んだ後、書き戻しキャッシュ方式により画像メ
モリに書き込む。
次にアドレス計算部92aを第14図により説明する。本
実施例においては、先の実施例同様ハード構成としても
良いが、特にCPU等で実行されるプログラムの実施例と
して説明する。202ではアドレス計算部のレジスタにマ
イクロプロセッサから以下に示す値を設定する。
実施例においては、先の実施例同様ハード構成としても
良いが、特にCPU等で実行されるプログラムの実施例と
して説明する。202ではアドレス計算部のレジスタにマ
イクロプロセッサから以下に示す値を設定する。
DX0:変換後画像ｘスタートアドレス DY0:変換後画像ｙスタートアドレス SBW:原画像メモリアドレスピッチ DBW:変換後画像メモリアドレスピッチ SSA:原画像メモリスタートアドレス l :原画像処理ライン数−１ DL :変換後画像処理対象領域左端ｘアドレス DR :変換後画像処理対象領域右端ｘアドレス DT :変換後画像処理対象領域上端ｙアドレス DB :変換後画像処理対象領域下端ｙアドレス A,B,C,D:式１のラメータ その後、マイクロプロセッサからアドレス変換部に起動
を掛ける（203）ことにより、アドレス変換部が動作を
開始する。204ではDXV,DYV,DX,DY,SCAの初期設定をす
る。ここでDXV,DYVはワーク変数である。205では原画像
の１ワード（16画素）分の処理を行うために処理画素数
をカウントする変数HEXCNTを初期化する。206では画素
（［DX］，［DY］）が含まれるワードの画像メモリアド
レスをDCAに代入する。207では画素（［DX］，［DY］）
が変換後画像処理対象領域外に有るときに立つフラグMA
SKを設定する。208では［DX］，［DY］,SCA,DCA,MASKを
出力する。209では原画像上の処理中の画素（SX,SY）の
右隣りの画素（SX＋1,SY）に対応する変換後画像上の位
置（DX＋A,DY＋Ｃ）を新たな（DX,DY）とする。206から
210までのループを抜けたところで原画像の１ワード分
の処理が終了する211では原画像の次のラインのワード
内左端ドットに対応する変換後画像上の位置（DXV＋B,D
YV＋Ｄ）を新たな（DXV,DYV）とする。212ではDXV,DYV
を新たなDX,DYとし、原画像の処理中のワードの１ライ
ン下のワードの画像メモリアドレスを新たなSCAとす
る。205から213のループを抜けたところで原画像の横１
ワード（16画素）縦ｌライン分の処理が終了する。
を掛ける（203）ことにより、アドレス変換部が動作を
開始する。204ではDXV,DYV,DX,DY,SCAの初期設定をす
る。ここでDXV,DYVはワーク変数である。205では原画像
の１ワード（16画素）分の処理を行うために処理画素数
をカウントする変数HEXCNTを初期化する。206では画素
（［DX］，［DY］）が含まれるワードの画像メモリアド
レスをDCAに代入する。207では画素（［DX］，［DY］）
が変換後画像処理対象領域外に有るときに立つフラグMA
SKを設定する。208では［DX］，［DY］,SCA,DCA,MASKを
出力する。209では原画像上の処理中の画素（SX,SY）の
右隣りの画素（SX＋1,SY）に対応する変換後画像上の位
置（DX＋A,DY＋Ｃ）を新たな（DX,DY）とする。206から
210までのループを抜けたところで原画像の１ワード分
の処理が終了する211では原画像の次のラインのワード
内左端ドットに対応する変換後画像上の位置（DXV＋B,D
YV＋Ｄ）を新たな（DXV,DYV）とする。212ではDXV,DYV
を新たなDX,DYとし、原画像の処理中のワードの１ライ
ン下のワードの画像メモリアドレスを新たなSCAとす
る。205から213のループを抜けたところで原画像の横１
ワード（16画素）縦ｌライン分の処理が終了する。
次にイメージキャッシュ部92bを第15図〜第17図によ
り説明する。第15図と第17図の１はイメージキャッシュ
であり64×64ビットのレジスタからなり64画素×64画素
の画素値を取り込むことができる。第15図と第17図の２
はアドレスアレイでありイメージキャッシュの横16ビッ
ト×縦１ビットの領域に１つのタグと１つのＶビットが
対応した合計64×４ヶのタグとＶビットからなる。アド
レス生成部からイメージキャッシュ部に与えられる値を
以下に示す。
り説明する。第15図と第17図の１はイメージキャッシュ
であり64×64ビットのレジスタからなり64画素×64画素
の画素値を取り込むことができる。第15図と第17図の２
はアドレスアレイでありイメージキャッシュの横16ビッ
ト×縦１ビットの領域に１つのタグと１つのＶビットが
対応した合計64×４ヶのタグとＶビットからなる。アド
レス生成部からイメージキャッシュ部に与えられる値を
以下に示す。
［DX］：変換後画像ｘアドレス整数部 ［DY］：変換後画像ｙアドレス整数部 MASK ：変換後画像上の画素（［DX］，［DY］）が変
換後画像処理対象領域外に有るときに立つフラグ I ：原画像上の画素（SY,SY）の画素値 第12図の221はキャッシュ制御部でありイメージキャッ
シュに画素（［DX］，［DY］）を含むワードが画像メモ
リからイメージキャッシュに書き込まれているかを判定
する（以下ビット判定と呼ぶ）。イメージキャッシュ部
の動作を第13図により説明する。起動後、全Ｖビットを
クリアし（232）キャッシュライト要求待ちに入る（23
3）。キャッシュライト要求があるとヒット判定を行い
（234）ヒットの場合、キャッシュに画素値Ｉを書き込
み（235）キャッシュライト要求待ち（233）に戻る。キ
ャッシュミスでＶ＝０の場合、画像メモリからキャッシ
ュに１ワード分の画素値を読み込み、対応するTAGを書
き込み、Ｖビットをセットして（237）ヒット判定（23
4）に戻る。キャッシュミスでＶ＝１の場合、画像メモ
リにキャッシュの１ワード分の画素値を書き戻し、Ｖビ
ットをクリアし（236）ヒット判定（234）に戻る。キャ
ッシュライト要求待ち（233）の状態で終了要求が入る
と立っているＶビットに対応する全てのイメージキャッ
シュの画素値を画像メモリに書き戻した後（238）、終
了する（239）。イメージキャッシュのセット判定の方
法を第17図（ａ）により説明する。ｘアドレス24〜55ビ
ット、ｙアドレス20〜25ビットで１つのタグ４と１つの
Ｖビット５を選択し、タグの値とｘアドレス26〜212ビ
ット、ｙアドレス26〜212ビットを比較器７で比較し、
一致していてかつＶビットが“1"の場合は、ヒットと判
定してイメージキャッシュのｘアドレス20〜25ビット、
ｙアドレス20〜25ビットで指定されるビットに画素値Ｉ
を書き込む。イメージキャッシュから画像メモリへの１
ワード分の画素値の書き戻し（スワップアウト）の方法
を第17図（ｂ）により説明する。キャッシュミスでＶ＝
１の場合にはイメージキャッシュの対応する１ワードの
画素値９を画像メモリのｘアドレス24〜25ビット、ｙア
ドレス20〜25ビットがDXの24〜25ビット、DYの20〜25ビ
ットと等しく、ｘアドレス26〜212ビット、ｙアドレス2
6〜212ビットがDXの22〜25ビット、DYの20〜25ビットで
選択されるタグと等しい画像論理アドレスに対応する画
像メモリアドレスで指定されるワードに書き込むと同時
に対応するＶビット５を下げる。画像メモリからイメー
ジキャッシュへの書き込みの方法を第17図（ｃ）により
説明する。画像メモリから読まれた１ワード分の画素値
をイメージキャッシュのｘアドレス24〜25ビット、ｙア
ドレス20〜25ビットで示される16ビット９に書き込むと
同時に対応するタグ４にｘアドレス26〜212ビット、ｙ
アドレス26〜212ビットを書き込み、Ｖビット（５）を
立てる。
換後画像処理対象領域外に有るときに立つフラグ I ：原画像上の画素（SY,SY）の画素値 第12図の221はキャッシュ制御部でありイメージキャッ
シュに画素（［DX］，［DY］）を含むワードが画像メモ
リからイメージキャッシュに書き込まれているかを判定
する（以下ビット判定と呼ぶ）。イメージキャッシュ部
の動作を第13図により説明する。起動後、全Ｖビットを
クリアし（232）キャッシュライト要求待ちに入る（23
3）。キャッシュライト要求があるとヒット判定を行い
（234）ヒットの場合、キャッシュに画素値Ｉを書き込
み（235）キャッシュライト要求待ち（233）に戻る。キ
ャッシュミスでＶ＝０の場合、画像メモリからキャッシ
ュに１ワード分の画素値を読み込み、対応するTAGを書
き込み、Ｖビットをセットして（237）ヒット判定（23
4）に戻る。キャッシュミスでＶ＝１の場合、画像メモ
リにキャッシュの１ワード分の画素値を書き戻し、Ｖビ
ットをクリアし（236）ヒット判定（234）に戻る。キャ
ッシュライト要求待ち（233）の状態で終了要求が入る
と立っているＶビットに対応する全てのイメージキャッ
シュの画素値を画像メモリに書き戻した後（238）、終
了する（239）。イメージキャッシュのセット判定の方
法を第17図（ａ）により説明する。ｘアドレス24〜55ビ
ット、ｙアドレス20〜25ビットで１つのタグ４と１つの
Ｖビット５を選択し、タグの値とｘアドレス26〜212ビ
ット、ｙアドレス26〜212ビットを比較器７で比較し、
一致していてかつＶビットが“1"の場合は、ヒットと判
定してイメージキャッシュのｘアドレス20〜25ビット、
ｙアドレス20〜25ビットで指定されるビットに画素値Ｉ
を書き込む。イメージキャッシュから画像メモリへの１
ワード分の画素値の書き戻し（スワップアウト）の方法
を第17図（ｂ）により説明する。キャッシュミスでＶ＝
１の場合にはイメージキャッシュの対応する１ワードの
画素値９を画像メモリのｘアドレス24〜25ビット、ｙア
ドレス20〜25ビットがDXの24〜25ビット、DYの20〜25ビ
ットと等しく、ｘアドレス26〜212ビット、ｙアドレス2
6〜212ビットがDXの22〜25ビット、DYの20〜25ビットで
選択されるタグと等しい画像論理アドレスに対応する画
像メモリアドレスで指定されるワードに書き込むと同時
に対応するＶビット５を下げる。画像メモリからイメー
ジキャッシュへの書き込みの方法を第17図（ｃ）により
説明する。画像メモリから読まれた１ワード分の画素値
をイメージキャッシュのｘアドレス24〜25ビット、ｙア
ドレス20〜25ビットで示される16ビット９に書き込むと
同時に対応するタグ４にｘアドレス26〜212ビット、ｙ
アドレス26〜212ビットを書き込み、Ｖビット（５）を
立てる。
次に入力バッファ部を説明する。入力バッファ部94は
16ビットのレジスタからなり画像メモリから１ワード分
の原画像データを読み込んだ後、アドレス計算部92aか
らのHEXCNTで指定されるビットの内容を出力する。
16ビットのレジスタからなり画像メモリから１ワード分
の原画像データを読み込んだ後、アドレス計算部92aか
らのHEXCNTで指定されるビットの内容を出力する。
上述の実施例の説明においては、画像処理プロセッサ
が行う処理アフィン変換に特化したが、実施例中のアド
レス計算部を例えば以下に示す変換 を行なうように変更すれば、非線形の変換を行なうこと
ができる。（SX,SY）から（DX,DY）への変換は式（８）
で表される変換の逆変換となる。
が行う処理アフィン変換に特化したが、実施例中のアド
レス計算部を例えば以下に示す変換 を行なうように変更すれば、非線形の変換を行なうこと
ができる。（SX,SY）から（DX,DY）への変換は式（８）
で表される変換の逆変換となる。
本発明によればキャッシュ制御に画像のｘアドレス、
ｙアドレスを使用することにより、同じエントリに属す
る画素間の距離が大きくなるので、画像上で距離が近い
画素を順に処理することによりキャッシュのヒット率を
高くでき、システム全体の処理を速くできる。
ｙアドレスを使用することにより、同じエントリに属す
る画素間の距離が大きくなるので、画像上で距離が近い
画素を順に処理することによりキャッシュのヒット率を
高くでき、システム全体の処理を速くできる。
また、キャッシュを画像処理プロセッサ内部のレジス
タで構成することにより、１画素単位にキャッシュにア
クセスしても高速に処理を行なうことができる。
タで構成することにより、１画素単位にキャッシュにア
クセスしても高速に処理を行なうことができる。
また、処理をアフィン変換に特化することにより、画
像処理プロセッサの内部処理をキャッシュ高速である、
という特徴を生かせる程度に高速化できる。
像処理プロセッサの内部処理をキャッシュ高速である、
という特徴を生かせる程度に高速化できる。
第１図は本発明の１番目の実施例のイメージキャッシュ
の動作を表す図、第２図は第１図の画像の変換方法を表
す図、第３図は第１図の画像メモリの構成を表す図、第
４図は第１の実施例における画像処理プロセッサのブロ
ック図、第５図は第４図のマイクロプロセッサの動作を
表すフローチャート、第６図は第１の実施例における４
画素と４画素を含むワードとの関係を示す図、第７図は
第１の実施例におけるアドレス計算部の実施例を示す
図、第８図はイメージキャッシュ部のブロック図、第９
図はイメージキャッシュの動作を表す状態遷移図、第10
図はリードリクエストアービターの構成を示す図、第11
図は出力データバッファ部のブロック図、第12図は本発
明の２番目の実施例を説明するための図、第13図は第２
の実施例の画像処理プロセッサのブロック図、第14図は
第２の実施例のアドレス計算部の動作を表すフローチャ
ート、第15図は第２の実施例におけるイメージキャッシ
ュ部のブロック図、第16図は第２の実施例のイメージキ
ャッシュの動作を表す状態遷移図、第17図はイメージキ
ャッシュの動作を表す図である。 １……アドレスアレイ、２……イメージキャッシュ、3
1,91……画像処理プロセッサ、32,92……アフィン変換
部、32a,92a……アドレス計算部、32b,92b……イメージ
キャッシュ部、33,93……マイクロプロセッサ、61,121
……キャッシュ制御部。
の動作を表す図、第２図は第１図の画像の変換方法を表
す図、第３図は第１図の画像メモリの構成を表す図、第
４図は第１の実施例における画像処理プロセッサのブロ
ック図、第５図は第４図のマイクロプロセッサの動作を
表すフローチャート、第６図は第１の実施例における４
画素と４画素を含むワードとの関係を示す図、第７図は
第１の実施例におけるアドレス計算部の実施例を示す
図、第８図はイメージキャッシュ部のブロック図、第９
図はイメージキャッシュの動作を表す状態遷移図、第10
図はリードリクエストアービターの構成を示す図、第11
図は出力データバッファ部のブロック図、第12図は本発
明の２番目の実施例を説明するための図、第13図は第２
の実施例の画像処理プロセッサのブロック図、第14図は
第２の実施例のアドレス計算部の動作を表すフローチャ
ート、第15図は第２の実施例におけるイメージキャッシ
ュ部のブロック図、第16図は第２の実施例のイメージキ
ャッシュの動作を表す状態遷移図、第17図はイメージキ
ャッシュの動作を表す図である。 １……アドレスアレイ、２……イメージキャッシュ、3
1,91……画像処理プロセッサ、32,92……アフィン変換
部、32a,92a……アドレス計算部、32b,92b……イメージ
キャッシュ部、33,93……マイクロプロセッサ、61,121
……キャッシュ制御部。
フロントページの続き (72)発明者 須貝 和雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 樋野 匡利 神奈川県川崎市麻生区王禅寺1099 株式 会社日立製作所システム開発研究所内 (72)発明者 福田 浩至 神奈川県川崎市麻生区王禅寺1099 株式 会社日立製作所システム開発研究所内 (72)発明者 伊藤 一登 神奈川県秦野市堀山下１番地 株式会社 日立コンピュータエレクトロニクス内 (72)発明者 春田 日出雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立マイクロソフトウェアシス テムズ内 (56)参考文献 特開 平２−28891（ＪＰ，Ａ) 特開 平１−131971（ＪＰ，Ａ) 特開 昭63−255778（ＪＰ，Ａ) 特開 昭63−156260（ＪＰ，Ａ) 特開 昭63−116193（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 3/00 - 3/60 G06T 1/60 H04N 1/21 H04N 1/387
Claims (3)
- 【請求項１】２次元の座標で表された原画像データに対
する座標変換を，回転変換後の画像のメモリアドレスと
原画像の２次元のx,yアドレスと原画像のメモリアドレ
スを作成する座標計算手段と、該原画像のx,yアドレス
と原画像の画素値から変換後画像の画素値を作成する画
素値作成手段とを用いて行なう画像データ変換装置にお
いて、 前記原画像の２次元のx,yアドレスの上位ビットをタグ
とし該x,yアドレスの下位ビットをインデクスとする、
画像データに対するイメージキャッシュを設け、変換後
画像上で互いに近い位置にある画素を順に作成すること
により、変換後画像の画素値を作成するためにアクセス
する原画像の画素に対し、近い位置にあるものが順にア
クセスされるように、前記原画像の画素に対して、前記
原画像が回転すべき角度の大きさで逆方向に傾いた変換
座標上でのｘ方向に所定画素数分スキャンし、スキャン
後前記変換座標上でのｙ方向に移動して前記ｘ方向に所
定画素数分スキャンすることを繰り返し、前記ｙ方向へ
の移動しスキャンした順序に従って前記イメージキャッ
シュに画素を書き込むことにより、前記イメージキャッ
シュのヒット率を高めることを特徴とする画像データ変
換装置。 - 【請求項２】請求項１記載の画像データ変換装置におい
て、 １回のアクセスで画像上の横および縦のうち一方に長い
領域への読み書きができる画像メモリを有しており、該
画像メモリ上でアクセスする位置が前記横および縦のう
ち短い方向に移動するような順序でアクセスすることに
より、前記イメージキャッシュのヒット率を向上させる
ことを特徴とする画像データ変換装置。 - 【請求項３】請求項１記載の画像データ変換装置におい
て、 前記座標変換がアフィン変換であることを特徴とする画
像データ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14967689A JP2845946B2 (ja) | 1989-06-14 | 1989-06-14 | 画像データ変換装置 |
| US08/098,420 US5428725A (en) | 1989-06-14 | 1993-07-27 | System for performing coordinate transformation of source image data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14967689A JP2845946B2 (ja) | 1989-06-14 | 1989-06-14 | 画像データ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0315989A JPH0315989A (ja) | 1991-01-24 |
| JP2845946B2 true JP2845946B2 (ja) | 1999-01-13 |
Family
ID=15480395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14967689A Expired - Fee Related JP2845946B2 (ja) | 1989-06-14 | 1989-06-14 | 画像データ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428725A (ja) |
| JP (1) | JP2845946B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597555B1 (en) * | 1985-12-13 | 2002-07-10 | Canon Kabushiki Kaisha | Image processing apparatus |
| DE4227733A1 (de) * | 1991-08-30 | 1993-03-04 | Allen Bradley Co | Konfigurierbarer cachespeicher und datenverarbeitungssystem mit einem derartigen speicher |
| US5734384A (en) * | 1991-11-29 | 1998-03-31 | Picker International, Inc. | Cross-referenced sectioning and reprojection of diagnostic image volumes |
| JPH07152895A (ja) * | 1993-11-29 | 1995-06-16 | Canon Inc | 画像処理方法及び装置 |
| JPH07219847A (ja) * | 1994-01-31 | 1995-08-18 | Fujitsu Ltd | 情報処理装置 |
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| US6272555B1 (en) | 1996-07-01 | 2001-08-07 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server-centric interprise computing framework system |
| US6266709B1 (en) | 1996-07-01 | 2001-07-24 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server failure reporting process |
| US5987245A (en) | 1996-07-01 | 1999-11-16 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture (#12) for a client-server state machine framework |
| US6304893B1 (en) | 1996-07-01 | 2001-10-16 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server event driven message framework in an interprise computing framework system |
| US5999972A (en) | 1996-07-01 | 1999-12-07 | Sun Microsystems, Inc. | System, method and article of manufacture for a distributed computer system framework |
| US6038590A (en) | 1996-07-01 | 2000-03-14 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server state machine in an interprise computing framework system |
| US6434598B1 (en) | 1996-07-01 | 2002-08-13 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server graphical user interface (#9) framework in an interprise computing framework system |
| US5848246A (en) | 1996-07-01 | 1998-12-08 | Sun Microsystems, Inc. | Object-oriented system, method and article of manufacture for a client-server session manager in an interprise computing framework system |
| DE59906194D1 (de) * | 1998-05-07 | 2003-08-07 | Infineon Technologies Ag | Cache-speicher für zweidimensionale datenfelder |
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| US6606554B2 (en) | 2001-09-27 | 2003-08-12 | Siemens Information & Communication Mobile Llc | Method and apparatus for defining location coordinates |
| JP4679274B2 (ja) * | 2005-07-07 | 2011-04-27 | 日本電子材料株式会社 | プローブの製造方法 |
| US20090195542A1 (en) * | 2006-05-16 | 2009-08-06 | Panasonic Corporation | Image processing apparatus |
| JP5164505B2 (ja) * | 2007-10-01 | 2013-03-21 | 三菱電機株式会社 | キャッシュメモリ制御装置 |
| JP2010033420A (ja) * | 2008-07-30 | 2010-02-12 | Oki Semiconductor Co Ltd | キャッシュ回路及びキャッシュメモリ制御方法 |
| KR20100069240A (ko) * | 2008-12-16 | 2010-06-24 | 삼성전자주식회사 | 캐시 컨트롤을 위한 장치 및 방법 |
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