JPH0315989A - 画像データ変換装置 - Google Patents
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- JPH0315989A JPH0315989A JP1149676A JP14967689A JPH0315989A JP H0315989 A JPH0315989 A JP H0315989A JP 1149676 A JP1149676 A JP 1149676A JP 14967689 A JP14967689 A JP 14967689A JP H0315989 A JPH0315989 A JP H0315989A
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- 230000009466 transformation Effects 0.000 claims abstract description 45
- 238000006243 chemical reaction Methods 0.000 claims description 45
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 18
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/60—Rotation of whole images or parts thereof
- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0492—Change of orientation of the displayed image, e.g. upside-down, mirrored
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Graphics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理システムに係り、特に回転処理などの
画像処理における画像メモリへのアクセスを少なくした
画像処理システムに関する。
画像処理における画像メモリへのアクセスを少なくした
画像処理システムに関する。
従来の画像処理装置は特開昭６３−１２９４７６号公報
に記載のようにアフィン変換時の座標計算と補間計算は
ハードウェアで高速に行なっていたが、画像メモリのア
クセス回数が多いためにシステム全体の処理速度が上が
らなかった。
に記載のようにアフィン変換時の座標計算と補間計算は
ハードウェアで高速に行なっていたが、画像メモリのア
クセス回数が多いためにシステム全体の処理速度が上が
らなかった。
また，従来，画像の一部の領域をプロセッサ内に取り込
んで回転処理を行なう装置については、エーエム９５ｃ
７６ （アドパンスト マイクロデバイセズ）オーソゴ
ナル ローテーションプロセッサ（オーアールピー）プ
レリミナリ出版番号０９３３２ レビジョンＢ 改訂
／０（１ ９ ８ ７年７月）（Ａ＋ｓ ９ ５ ｃ
７ ６ （Ａ．Ｍ，Ｄ，）○ｒｔｈｏｇｏｎａｌ Ｒ
ｏｔａｔｉｏｎ Ｐ ｒｏｃｅｓｓｏｒ （Ｏ
Ｒ Ｐ ）ＰＲＥＬＩＭＩＮＡＲＹ Ｐｕｂｌｉｃ
ａｔｉｏｎ ｆｔｏ ９ ３ ３ ２ Ｒｅｖ．ＢＡ
ｓ＋ｅｎｄ＋ａｎｔ／ ０ （ Ｓ ｅｐｔｅｍｂｅｒ
１ ９ ８ ７ ）において論じられているが、９０
”単位の回転に特化したものであり、一般の画像処理は
できなかった．〔発明が解決しようとする課題〕 上記工番目の従来技術は画像メモリのアクセス回数の点
について配慮がされておらず，システム全体の処理速度
が上がらないという問題があった．上記２番目の従来技
術は９０”単位の回転に特化したものであり、一般の画
像処理には使用できないという問題があった． 本発明の目的は一般の画像処理における画像メモリのア
クセスを少なくし、システム全体の処理速度を上げるこ
とが可能な画像データ変換装置を提供することにある． 本発明の他の目的はキャッシュへのアクセスを速＜シ，
システム全体の処理速度を上げることが私惧な画像処理
システムを提供することにある・本発明の互なる目的は
画像上で距離が近い画素を順に処理することにより、キ
ャッシュのヒット率を高くし、画像メモリのアクセスを
少なくしシステム全体の処理速度を上げることが可能な
画像処理システムを提供することにある。
んで回転処理を行なう装置については、エーエム９５ｃ
７６ （アドパンスト マイクロデバイセズ）オーソゴ
ナル ローテーションプロセッサ（オーアールピー）プ
レリミナリ出版番号０９３３２ レビジョンＢ 改訂
／０（１ ９ ８ ７年７月）（Ａ＋ｓ ９ ５ ｃ
７ ６ （Ａ．Ｍ，Ｄ，）○ｒｔｈｏｇｏｎａｌ Ｒ
ｏｔａｔｉｏｎ Ｐ ｒｏｃｅｓｓｏｒ （Ｏ
Ｒ Ｐ ）ＰＲＥＬＩＭＩＮＡＲＹ Ｐｕｂｌｉｃ
ａｔｉｏｎ ｆｔｏ ９ ３ ３ ２ Ｒｅｖ．ＢＡ
ｓ＋ｅｎｄ＋ａｎｔ／ ０ （ Ｓ ｅｐｔｅｍｂｅｒ
１ ９ ８ ７ ）において論じられているが、９０
”単位の回転に特化したものであり、一般の画像処理は
できなかった．〔発明が解決しようとする課題〕 上記工番目の従来技術は画像メモリのアクセス回数の点
について配慮がされておらず，システム全体の処理速度
が上がらないという問題があった．上記２番目の従来技
術は９０”単位の回転に特化したものであり、一般の画
像処理には使用できないという問題があった． 本発明の目的は一般の画像処理における画像メモリのア
クセスを少なくし、システム全体の処理速度を上げるこ
とが可能な画像データ変換装置を提供することにある． 本発明の他の目的はキャッシュへのアクセスを速＜シ，
システム全体の処理速度を上げることが私惧な画像処理
システムを提供することにある・本発明の互なる目的は
画像上で距離が近い画素を順に処理することにより、キ
ャッシュのヒット率を高くし、画像メモリのアクセスを
少なくしシステム全体の処理速度を上げることが可能な
画像処理システムを提供することにある。
本発明の他の目的は、処理をアフィン変換に特化するこ
とにより高速化し、キャッシュの高速性を生かしシステ
ム全体の処理速度を上げることが可能な画像処理システ
ムを提供することにある。
とにより高速化し、キャッシュの高速性を生かしシステ
ム全体の処理速度を上げることが可能な画像処理システ
ムを提供することにある。
上記目的を達成するため本発明においては，２次元の座
標で表わされた原画像データに対する座標変換を行なう
画像データ変換装置を、変換後の画像のメモリアドレス
と原画像のｘ、ｙアドレスと原画像のメモリアドレスを
作成する座標計算手段と，原画像のｘ、ｙアドレスと原
画像の画素値から変換後の画素値を作成する画素値作成
手段と、原画像の２次元の座標χ，ｙの上位ビットをタ
グとし，χ，デの下位ビットをインデックスとする画像
データキャッシュとから構威し，変換後画像上で互いに
近い位置にある画素を順に作成することにより、変換後
画像の画素値を作成するためにアクセスする原画像の画
素も近い位置にある画素が順にアクセスされるようにす
ることによりイメージキャッシュのヒット率を高める。
標で表わされた原画像データに対する座標変換を行なう
画像データ変換装置を、変換後の画像のメモリアドレス
と原画像のｘ、ｙアドレスと原画像のメモリアドレスを
作成する座標計算手段と，原画像のｘ、ｙアドレスと原
画像の画素値から変換後の画素値を作成する画素値作成
手段と、原画像の２次元の座標χ，ｙの上位ビットをタ
グとし，χ，デの下位ビットをインデックスとする画像
データキャッシュとから構威し，変換後画像上で互いに
近い位置にある画素を順に作成することにより、変換後
画像の画素値を作成するためにアクセスする原画像の画
素も近い位置にある画素が順にアクセスされるようにす
ることによりイメージキャッシュのヒット率を高める。
すなわち、本発明は、画像メモリ用キャッシュを設け，
キャッシュ制御に画像の２アドレス、７アドレスを使用
したものである． また、キャッシュへのアクセスを速くするためには、キ
ャッシュを画像処理プロセッサ内のレジスタで構威した
ものである． さらに，キャッシュのヒット率を上げるためには、画像
上で距離が近い画素を順に処理するようにしたものであ
る。
キャッシュ制御に画像の２アドレス、７アドレスを使用
したものである． また、キャッシュへのアクセスを速くするためには、キ
ャッシュを画像処理プロセッサ内のレジスタで構威した
ものである． さらに，キャッシュのヒット率を上げるためには、画像
上で距離が近い画素を順に処理するようにしたものであ
る。
また，本方式のキャッシュの高速である、という特徴を
生かすためには、処理をアフィン変換に特化したもので
ある。
生かすためには、処理をアフィン変換に特化したもので
ある。
キャッシュ制御に画像のχアドレス、７アドレトリに属
する画素間の距離が大きくなるので、画像上で距離が近
い画素を順に処理することによりキャッシュのヒット率
が高くなり、システム全体の処理速度が速くなる。
する画素間の距離が大きくなるので、画像上で距離が近
い画素を順に処理することによりキャッシュのヒット率
が高くなり、システム全体の処理速度が速くなる。
また，画像処理プロセッサ内部のレジスタで構成したキ
ャッシュは高速にアクセスできる．それによってｌ画素
単位にキャッシュにアクセスしても高速に処理を行なう
ことができる． また、アフィン変換に特化した処理は座標計算と補間計
算をハードウェア化することにより高速化できる。それ
によって画像処理用プロセッサの内部処理がキャッシュ
の高速であるという特徴を生かせる程度に高速になるの
で、システム全体の処理を高速化することができる。
ャッシュは高速にアクセスできる．それによってｌ画素
単位にキャッシュにアクセスしても高速に処理を行なう
ことができる． また、アフィン変換に特化した処理は座標計算と補間計
算をハードウェア化することにより高速化できる。それ
によって画像処理用プロセッサの内部処理がキャッシュ
の高速であるという特徴を生かせる程度に高速になるの
で、システム全体の処理を高速化することができる。
以下、本発明をアフィン変換に適用した場合の−実施例
を第１図〜第８図により説明する．本実施例における画
像の変換方法を第２図に示す。本実施例では原画像上の
位置（ＳＸ，ＳＹ）から変（１）で表わされるアフィン
変換を行う．で表される変換を行う。このために，この
アフィン変換の逆変換（下式（２）） で変換後の画像上の画素（ＤＸ，ＤＹ）に対応する原画
像上の位置（ｓｘ，ＳＹ）を計算し、第３図（ｃ）に示
すように原画像上の位置（ＳＸ，ｓｙ）を囲む４画素の
画素値から補間により位置（ｓｘ，ｓｙ）の原画像の値
を計算し，変換後画像の画素（ＤＸ，ＤＹ）の値とする
，ということを行う。
を第１図〜第８図により説明する．本実施例における画
像の変換方法を第２図に示す。本実施例では原画像上の
位置（ＳＸ，ＳＹ）から変（１）で表わされるアフィン
変換を行う．で表される変換を行う。このために，この
アフィン変換の逆変換（下式（２）） で変換後の画像上の画素（ＤＸ，ＤＹ）に対応する原画
像上の位置（ｓｘ，ＳＹ）を計算し、第３図（ｃ）に示
すように原画像上の位置（ＳＸ，ｓｙ）を囲む４画素の
画素値から補間により位置（ｓｘ，ｓｙ）の原画像の値
を計算し，変換後画像の画素（ＤＸ，ＤＹ）の値とする
，ということを行う。
本実施例のメモリ構或を第３図（．ｚ）に示す．本実施
例は１ピット／画素のモノクロ２値表示で位置（１６ｎ
，ｍ）〜（ １ ６ ｎ ＋ １ ５ ｐ ｍ） （
ｎｒｍは整数〉の１６画素（１ワード）を同時に読み書
きする場合を考えている。画素（ｘ，ｙ）（ｘ，Ｙは整
数）が含まれるワードの画像メモリアドレスはＢＡ＋Ｙ
ＸＢＷ＋［Ｘ／１６］ （ベースアドレスＢＡ，ペー
スウイドスＢＷは原画像が含まれる領域と変換後画像が
含まれる領域とで異なる。
例は１ピット／画素のモノクロ２値表示で位置（１６ｎ
，ｍ）〜（ １ ６ ｎ ＋ １ ５ ｐ ｍ） （
ｎｒｍは整数〉の１６画素（１ワード）を同時に読み書
きする場合を考えている。画素（ｘ，ｙ）（ｘ，Ｙは整
数）が含まれるワードの画像メモリアドレスはＢＡ＋Ｙ
ＸＢＷ＋［Ｘ／１６］ （ベースアドレスＢＡ，ペー
スウイドスＢＷは原画像が含まれる領域と変換後画像が
含まれる領域とで異なる。
又、［ コはその中の実数の整数部分をとるという記号
．）で与えられる。ベースアドレスＢＡは例えばアプリ
ケーションにより確保された領域の先頭アドレスに設定
されるものであり、ペースウイドスＢＷは例えばアプリ
ケーションにより決められた、１ラインを構或するワー
ド数に設定されるものである．他の例では，ビデオＲＡ
Ｈ領域のようにシステムにより決まるものである。同図
でＸの大きくなる方向を右側、Ｙの大きくなる方向を下
側とする．原画像が含まれる領域のＢＡをソースベース
アドレスＳＢＡ，ＢＷをソースベースウイドスＳＢＷ，
変換後画像が含まれる領域のＢＡをデスティネーション
ベースアドレスＤＢＡ，ＢＷをデスティネーションベー
スウイドスＤＢＷとしたときの画像を第２図に示し，画
像メモリマップを第３図（ｂ）に示す． 第２図（α），（ｂ）において、１１Ｓは原画像が含ま
れる領域、１１Ｄは変換後画像が含まれる領域である。
．）で与えられる。ベースアドレスＢＡは例えばアプリ
ケーションにより確保された領域の先頭アドレスに設定
されるものであり、ペースウイドスＢＷは例えばアプリ
ケーションにより決められた、１ラインを構或するワー
ド数に設定されるものである．他の例では，ビデオＲＡ
Ｈ領域のようにシステムにより決まるものである。同図
でＸの大きくなる方向を右側、Ｙの大きくなる方向を下
側とする．原画像が含まれる領域のＢＡをソースベース
アドレスＳＢＡ，ＢＷをソースベースウイドスＳＢＷ，
変換後画像が含まれる領域のＢＡをデスティネーション
ベースアドレスＤＢＡ，ＢＷをデスティネーションベー
スウイドスＤＢＷとしたときの画像を第２図に示し，画
像メモリマップを第３図（ｂ）に示す． 第２図（α），（ｂ）において、１１Ｓは原画像が含ま
れる領域、１１Ｄは変換後画像が含まれる領域である。
１２ｇは原画像が含まれる領域の先頭のワードであり、
このワードのメモリアドレスはＳＢＡである．１２Ｄは
変換後画像が含まれる領域の先頭ワードであり、このワ
ードのメモリアドレスはＤＢＡである．１５Ｓは原画像
処理対象領域であり、式（２）で示される位１（ｓｘ，
ｓｙ）を囲む４画素が全て原画像処理対象領域１５Ｓ内
にあるときにのみ、変換後画素を計算し，変換後画像領
域１１Ｄに書き込む。１５ＤはパラメータＤＴ，ＤＢで
規定される変換後画像処理対象領域であり、この領域１
５Ｄ内の画素（ＤＸ，ＤＹ）に対して，式（２）により
位置（ＳＸ，ＳＹ〉を計算する．従って、この例では変
換後画像領域１１Ｄ内で画素を書き込む領域は、変換後
画像処理対象領域ＬＳＤと原画像処理対象領域１５Ｓを
変換後画像領域１１Ｄに変換した領域との共通部分であ
る領域１６となる。ここで，１ワード内の全てのビット
が領域１６内に存在する場合には，その１ワード分の画
素値を作威した後、書き込めばよいが、１４Ｄで示され
るワードのように、１ワード内の１部の画素が領域ｌ６
の外にある場合には、まず、ワード１４Ｄを読み出し、
画像処理プロセッサ内でワード１４Ｄの書き込みデータ
を作成し、ワード１４Ｄに書き込むリードモデファイラ
イトを実行する。ワード１４０の書き込みデータは、領
域１６内に存在するビットに対しては原画像から作成し
た画素値とし、領域１６外に存在するビットに対しては
ワード１４Ｄから読み出した画素値とする。また、１ワ
ード内の全てのビットが領域１６外に存在する場合には
書き込みを行わない。
このワードのメモリアドレスはＳＢＡである．１２Ｄは
変換後画像が含まれる領域の先頭ワードであり、このワ
ードのメモリアドレスはＤＢＡである．１５Ｓは原画像
処理対象領域であり、式（２）で示される位１（ｓｘ，
ｓｙ）を囲む４画素が全て原画像処理対象領域１５Ｓ内
にあるときにのみ、変換後画素を計算し，変換後画像領
域１１Ｄに書き込む。１５ＤはパラメータＤＴ，ＤＢで
規定される変換後画像処理対象領域であり、この領域１
５Ｄ内の画素（ＤＸ，ＤＹ）に対して，式（２）により
位置（ＳＸ，ＳＹ〉を計算する．従って、この例では変
換後画像領域１１Ｄ内で画素を書き込む領域は、変換後
画像処理対象領域ＬＳＤと原画像処理対象領域１５Ｓを
変換後画像領域１１Ｄに変換した領域との共通部分であ
る領域１６となる。ここで，１ワード内の全てのビット
が領域１６内に存在する場合には，その１ワード分の画
素値を作威した後、書き込めばよいが、１４Ｄで示され
るワードのように、１ワード内の１部の画素が領域ｌ６
の外にある場合には、まず、ワード１４Ｄを読み出し、
画像処理プロセッサ内でワード１４Ｄの書き込みデータ
を作成し、ワード１４Ｄに書き込むリードモデファイラ
イトを実行する。ワード１４０の書き込みデータは、領
域１６内に存在するビットに対しては原画像から作成し
た画素値とし、領域１６外に存在するビットに対しては
ワード１４Ｄから読み出した画素値とする。また、１ワ
ード内の全てのビットが領域１６外に存在する場合には
書き込みを行わない。
本実施例を実現する画像処理プロセッサのブロック図を
第４図に示す。同図において，３２はアフィン変換部、
３３はアフィン変換部３２を制御するマイクロプロセッ
サである。本マイクロプロセッサ３８は画像処理プロセ
ッサ内にあり画像処理プロセッサの制御を行うものであ
り，システムを制御するマイクロプロセッサとは別のも
のである。アフィン変換部３２は、マイクロプロセッサ
３３から起動を掛けることにより横ｌ６画素，縦Ｒ＋１
画素（Ｒ＝ＤＢ−ＤＴをマイクロプロセッサ３３で計算
し、アフィン変換部３２のレジスタに設定する．）の大
きさの変換後画像を作成する．従って、本実施例では横
方向に数ワードに渡る大きさの変換後画像を生成するた
めにはマイクロプロセッサ３３により何回もアフィン変
換部３２に起動を掛ける．３４は出力バッファであり、
アフィン変換部３２で１画素分ずつ作成した画像データ
を１ワード分ためてから画像メモリ（図示せず）に出力
する．また、ワード１４Ｄのように１ワードの内の１部
のビットが領域１６外に存在する場合には，まずワード
１４Ｄｔｔ読み出し、ワード１４Ｄの書き込みデータを
作威した後ワード１４Ｄに書き込む。
第４図に示す。同図において，３２はアフィン変換部、
３３はアフィン変換部３２を制御するマイクロプロセッ
サである。本マイクロプロセッサ３８は画像処理プロセ
ッサ内にあり画像処理プロセッサの制御を行うものであ
り，システムを制御するマイクロプロセッサとは別のも
のである。アフィン変換部３２は、マイクロプロセッサ
３３から起動を掛けることにより横ｌ６画素，縦Ｒ＋１
画素（Ｒ＝ＤＢ−ＤＴをマイクロプロセッサ３３で計算
し、アフィン変換部３２のレジスタに設定する．）の大
きさの変換後画像を作成する．従って、本実施例では横
方向に数ワードに渡る大きさの変換後画像を生成するた
めにはマイクロプロセッサ３３により何回もアフィン変
換部３２に起動を掛ける．３４は出力バッファであり、
アフィン変換部３２で１画素分ずつ作成した画像データ
を１ワード分ためてから画像メモリ（図示せず）に出力
する．また、ワード１４Ｄのように１ワードの内の１部
のビットが領域１６外に存在する場合には，まずワード
１４Ｄｔｔ読み出し、ワード１４Ｄの書き込みデータを
作威した後ワード１４Ｄに書き込む。
３５は画像メモリバス制御部である。アフィン変換部３
２は原画像データを読み出し、出力バソファ部３４は変
換後画像データの読み出し及び書き込みを行うわけであ
るが、アフィン変換部３２及び出力バソファ部３４が直
接，画像メモリリードサイクル及びライトサイクルに必
要なｉｉ！ｉｉ像メモリバス制御信号を出力することは
せず、アフィン変換部３２は画像メモリバス制御部３５
に対し原画像データリード要求を出し，出カバソファ部
３４は画像メモリバス制御部３５に対し変換後画像デー
タリード要求及び変換後画像データライト要求を出す。
２は原画像データを読み出し、出力バソファ部３４は変
換後画像データの読み出し及び書き込みを行うわけであ
るが、アフィン変換部３２及び出力バソファ部３４が直
接，画像メモリリードサイクル及びライトサイクルに必
要なｉｉ！ｉｉ像メモリバス制御信号を出力することは
せず、アフィン変換部３２は画像メモリバス制御部３５
に対し原画像データリード要求を出し，出カバソファ部
３４は画像メモリバス制御部３５に対し変換後画像デー
タリード要求及び変換後画像データライト要求を出す。
画像メモリバス制御部３５は原画像データリード要求ま
たは変換後画像データリード要求が入ると画像メモリリ
ードサイクルを起動し，変換後画像ライト要求が入ると
画像メモリライトサイクルを起動する。
たは変換後画像データリード要求が入ると画像メモリリ
ードサイクルを起動し，変換後画像ライト要求が入ると
画像メモリライトサイクルを起動する。
３６は、画像処理のためのパラメータを設定する複数の
レジスタ群であり、システムを＄り御するプロセッサか
ら画像処理のためのパラメータを設定し，マイクロプロ
セッサ３３が設定されたパラメータを読み．アフィン変
換部３２内のアドレス計算部に設定するパラメータを計
算する。
レジスタ群であり、システムを＄り御するプロセッサか
ら画像処理のためのパラメータを設定し，マイクロプロ
セッサ３３が設定されたパラメータを読み．アフィン変
換部３２内のアドレス計算部に設定するパラメータを計
算する。
アフィン変換部３２内の３２ａは上述したアドレス計算
部であり変換後画像のχアドレスＤＸと７アドレスＤＹ
をスキャンし，対応する原画像のχアドレスＳＸと７ア
ドレスＳＹと、変換後画像上の画素（ＤＸ，ＤＹ）を含
むワードの画像メモリアドレスＤＣＡと，原画像上の位
置（ＳＸ，ＳＹ）を囲む４画素を含むワードの画像メモ
リアドレスＳＡＤＯＯ，ＳＡＤＯＩ，ＳＡＤＩＯ，ＳＡ
ＤＩＩを生或する．ＳＡＤＯＯ，ＳＡＤＯＩ，ＳＡＤＩ
Ｏ，ＳＡＤＩＩはそれぞれ左上，右上，左下，右下の画
素を含むワードの画像メモリアドレスである。第６図（
α）に示すようにＳＡＤＯＯ＝ＳＡＤＯ Ｉ ＳＡＤ１０＝ＳＡＤ１ １ となる場合と，第６図（ｂ）に示すようにＳＡＤＯＯ，
ＳＡＤＯＩ ＳＡＤＩＯ，ＳＡＤＩＩ が全て異なる場合がある．また，アドレス生戊部は，位
ｉＩｔ （ＳＸ，ＳＹ）を囲む４画素の少なくとも１つ
が原画像処理対象領域１５Ｓの外に有るときに立つフラ
グＭＡＳＫを生戊する。別の言い方をすればＭＡＳＫは
、変換後画素（ＤＸ，ＤＹ）が領域１６の外にあるとき
に立つフラグである。
部であり変換後画像のχアドレスＤＸと７アドレスＤＹ
をスキャンし，対応する原画像のχアドレスＳＸと７ア
ドレスＳＹと、変換後画像上の画素（ＤＸ，ＤＹ）を含
むワードの画像メモリアドレスＤＣＡと，原画像上の位
置（ＳＸ，ＳＹ）を囲む４画素を含むワードの画像メモ
リアドレスＳＡＤＯＯ，ＳＡＤＯＩ，ＳＡＤＩＯ，ＳＡ
ＤＩＩを生或する．ＳＡＤＯＯ，ＳＡＤＯＩ，ＳＡＤＩ
Ｏ，ＳＡＤＩＩはそれぞれ左上，右上，左下，右下の画
素を含むワードの画像メモリアドレスである。第６図（
α）に示すようにＳＡＤＯＯ＝ＳＡＤＯ Ｉ ＳＡＤ１０＝ＳＡＤ１ １ となる場合と，第６図（ｂ）に示すようにＳＡＤＯＯ，
ＳＡＤＯＩ ＳＡＤＩＯ，ＳＡＤＩＩ が全て異なる場合がある．また，アドレス生戊部は，位
ｉＩｔ （ＳＸ，ＳＹ）を囲む４画素の少なくとも１つ
が原画像処理対象領域１５Ｓの外に有るときに立つフラ
グＭＡＳＫを生戊する。別の言い方をすればＭＡＳＫは
、変換後画素（ＤＸ，ＤＹ）が領域１６の外にあるとき
に立つフラグである。
３２ｂはイメージキャッシュ部であり、キャッシュ方式
により内部のイメージキャッシュに原画像データを取り
込む。３２ｃは補間計算部であり原画像上の位＠ （Ｓ
Ｘ，ＳＹ）の画像データを位置（ＳＸ，ＳＹ）を囲む原
画像上の４画素（第３図（Ｃ）参照）の画素値から補間
により求める．３２ｄはリードリクエストアービターで
ある．補間計算部３２ｃはイメージキャッシュから位置
（ｓｘ，ＳＹ）を囲む４画素の画素値を同時に読むので
、イメージキャッシュのミスヒットは同時に２つ以上起
こることがある。リードリクエストアービター３２ｄは
、左上，右上、左下、右下の画素が含まれるワードのリ
ード要求ＳＲＱＯＯ，ＳＲＱＯ１，ＳＲＱＩＯ，ＳＲＱ
Ｉ １のいずれかが出ている時に画像メモリパス制御部
３５に原画像データリード要求を出し、出ているリード
要求のうちの１つを選択し，選択されたリード要求に対
応するワードの画像メモリアドレスをＳＡＤＯＯ，ＳＡ
ＤＯＩ，ＳＡＤＩＯ，ＳＡＤＩＩのうちから出力する． 次に第４図のマイクロプロセッサ３３の動作を第５図の
フローチャートにより説明する．まず、画像処理プロセ
ッサを使用するプロセッサから画像処理プロセッサ３１
内のレジスタ群３６に式（２）に示すアフィン変換のパ
ラメータＧ，Ｈ，Ｉ，Ｊと第２図に示すソースベースア
ドレスＳＢＡ，ソースベースウィドスＳＢＷ，デスティ
ネーションベースアドレスＤＢＡ，デスティネーション
ベースウィドスＤＢＷ，変換後画像処理対象領域を指定
するパラメータＤＴ，ＤＢ，ＤＬ，ＤＲを書き込み画像
処理プロセッサ３１に起動を掛ける。
により内部のイメージキャッシュに原画像データを取り
込む。３２ｃは補間計算部であり原画像上の位＠ （Ｓ
Ｘ，ＳＹ）の画像データを位置（ＳＸ，ＳＹ）を囲む原
画像上の４画素（第３図（Ｃ）参照）の画素値から補間
により求める．３２ｄはリードリクエストアービターで
ある．補間計算部３２ｃはイメージキャッシュから位置
（ｓｘ，ＳＹ）を囲む４画素の画素値を同時に読むので
、イメージキャッシュのミスヒットは同時に２つ以上起
こることがある。リードリクエストアービター３２ｄは
、左上，右上、左下、右下の画素が含まれるワードのリ
ード要求ＳＲＱＯＯ，ＳＲＱＯ１，ＳＲＱＩＯ，ＳＲＱ
Ｉ １のいずれかが出ている時に画像メモリパス制御部
３５に原画像データリード要求を出し、出ているリード
要求のうちの１つを選択し，選択されたリード要求に対
応するワードの画像メモリアドレスをＳＡＤＯＯ，ＳＡ
ＤＯＩ，ＳＡＤＩＯ，ＳＡＤＩＩのうちから出力する． 次に第４図のマイクロプロセッサ３３の動作を第５図の
フローチャートにより説明する．まず、画像処理プロセ
ッサを使用するプロセッサから画像処理プロセッサ３１
内のレジスタ群３６に式（２）に示すアフィン変換のパ
ラメータＧ，Ｈ，Ｉ，Ｊと第２図に示すソースベースア
ドレスＳＢＡ，ソースベースウィドスＳＢＷ，デスティ
ネーションベースアドレスＤＢＡ，デスティネーション
ベースウィドスＤＢＷ，変換後画像処理対象領域を指定
するパラメータＤＴ，ＤＢ，ＤＬ，ＤＲを書き込み画像
処理プロセッサ３１に起動を掛ける。
起動の掛け方は例えばレジスタ群３６のうちのｌつのレ
ジスタを起動レジスタとし、起動レジスタに書き込みア
クセスをすることにより起動が掛かるようにする． 画像処理プロセッサ３工に起動が掛かる（ステップ４１
、以下同じ）とマイクロプロセッサ３３はレジスタ群３
６を読み、アドレス計算部３２（Ｌ換後画像上の最初に
処理する画素の位置（ＤＸＯ，ＤＹＯ）を式ＳＸＯ＝Ｄ
Ｌ，ＤＹＯ＝ＤＴにより求め（４２）、変換後画像処理
対象領域のライン数−１（＝ａと記す）を弐Ｑ ＝ Ｄ
Ｂ − Ｄ Ｔ ニヨＩＪ求め（４３）、変換後画像
上の位置（ＤＸＯ，ＤＹＯ）に対応する原画像上の位ｇ
（ｓｘｏ，ｓｙｏ）を式（２）に対応する下式（３）
、により求め（４４）．変換後画像上で最初に処理する
ワードのメモリアドレスＤＳＡを千式（４）ＤＳＡ＝Ｄ
ＹＯ＋ＤＢＷ＋［ＤＸＯ／１６］ （４）により求め
（４５），アドレス計算部３２α内のレジスタにソース
ベースアドレスＳＢＡ，ソースベースウィドスＳＢＷ，
ｇ画像処理対象領域を指定するパラメータＳＴ，ＳＢ，
ＳＬ，ＳＲ，原画像上の最初に処理する位置のｘ、ｙ座
標ＳＸＯ，ＳＹＯ，デスティネーションベースウィドス
ＳＢＷ，変換後画像上の最初に処理するワードの画像メ
モリアドレスＤＳＡ，変換後処理対象領域のライン数−
１ （＝Ｑ）を設定し（４６）．アフィン変換部３２に
起動を掛ける（４７）。起動の掛け方は例えばアフィン
変換部３２内に起動レジスタを設け、起動レジスタにマ
イクロプロセッサ３３が書き込みアクセスをすることに
より起動が掛かるようにする． その後、マイクロプロセッサ３３はアフィン変換部３２
からの終了割り込みを待ち（４８）．終了割り込みが来
たらＤＸＯに１６をたす（４９）．これは、アフィン変
換部３２は第２図（ｂ）の領域１３Ｄに示す横１６画素
，縦（１１＋１）画素の領域の画像データしか作成しな
いため，続いて領域１３Ｄの右隣りの領域を処理するた
めである．次に位置（ＤＸＯ，ＤＹＯ）が変挽後処理対
象領域１５０の内部にあるかどうかを判定する（５０）
。
ジスタを起動レジスタとし、起動レジスタに書き込みア
クセスをすることにより起動が掛かるようにする． 画像処理プロセッサ３工に起動が掛かる（ステップ４１
、以下同じ）とマイクロプロセッサ３３はレジスタ群３
６を読み、アドレス計算部３２（Ｌ換後画像上の最初に
処理する画素の位置（ＤＸＯ，ＤＹＯ）を式ＳＸＯ＝Ｄ
Ｌ，ＤＹＯ＝ＤＴにより求め（４２）、変換後画像処理
対象領域のライン数−１（＝ａと記す）を弐Ｑ ＝ Ｄ
Ｂ − Ｄ Ｔ ニヨＩＪ求め（４３）、変換後画像
上の位置（ＤＸＯ，ＤＹＯ）に対応する原画像上の位ｇ
（ｓｘｏ，ｓｙｏ）を式（２）に対応する下式（３）
、により求め（４４）．変換後画像上で最初に処理する
ワードのメモリアドレスＤＳＡを千式（４）ＤＳＡ＝Ｄ
ＹＯ＋ＤＢＷ＋［ＤＸＯ／１６］ （４）により求め
（４５），アドレス計算部３２α内のレジスタにソース
ベースアドレスＳＢＡ，ソースベースウィドスＳＢＷ，
ｇ画像処理対象領域を指定するパラメータＳＴ，ＳＢ，
ＳＬ，ＳＲ，原画像上の最初に処理する位置のｘ、ｙ座
標ＳＸＯ，ＳＹＯ，デスティネーションベースウィドス
ＳＢＷ，変換後画像上の最初に処理するワードの画像メ
モリアドレスＤＳＡ，変換後処理対象領域のライン数−
１ （＝Ｑ）を設定し（４６）．アフィン変換部３２に
起動を掛ける（４７）。起動の掛け方は例えばアフィン
変換部３２内に起動レジスタを設け、起動レジスタにマ
イクロプロセッサ３３が書き込みアクセスをすることに
より起動が掛かるようにする． その後、マイクロプロセッサ３３はアフィン変換部３２
からの終了割り込みを待ち（４８）．終了割り込みが来
たらＤＸＯに１６をたす（４９）．これは、アフィン変
換部３２は第２図（ｂ）の領域１３Ｄに示す横１６画素
，縦（１１＋１）画素の領域の画像データしか作成しな
いため，続いて領域１３Ｄの右隣りの領域を処理するた
めである．次に位置（ＤＸＯ，ＤＹＯ）が変挽後処理対
象領域１５０の内部にあるかどうかを判定する（５０）
。
これは．ＤＸＯとＤＲの大小を比較し、ＤＸＯ≦ＤＲな
らば内部にあるとすればよい。位置（ＤＸＯ，ＤＹＯ）
が内部にあれば４４に戻り、外部にあれば画像処理プロ
セッサを停止させる．次にアドレス計算部３２αを説明
する．アドレス計算部のブロック図を第７図に示す。第
７図において１０１，１０２，１０３，１０４，１０５
，１０６，１０７，１０８，１０９，１１０，１１１，
１１２，１１３，１１４，１１５，１１６，１１７．１
１８はレジスタであり、１０２，１０３，１０４，１０
５，１０８，１０９，１１０， エエ１，１１２，１
１３，１１４，１１５，１１６，１１７，１１８には、
アフィン変換部３２に起動を掛ける前にマイクロプロセ
ッサ３３によりα，ＤＳＡ，ＳＹＯ，ＳＸＯ，Ｊ，Ｈ，
Ｉ，Ｊ，ＤＢＷ，ＳＢＡ，ＳＢＷ，ＳＢ，ＳＴ，ＳＲ，
ＳＬが設定される。
らば内部にあるとすればよい。位置（ＤＸＯ，ＤＹＯ）
が内部にあれば４４に戻り、外部にあれば画像処理プロ
セッサを停止させる．次にアドレス計算部３２αを説明
する．アドレス計算部のブロック図を第７図に示す。第
７図において１０１，１０２，１０３，１０４，１０５
，１０６，１０７，１０８，１０９，１１０，１１１，
１１２，１１３，１１４，１１５，１１６，１１７．１
１８はレジスタであり、１０２，１０３，１０４，１０
５，１０８，１０９，１１０， エエ１，１１２，１
１３，１１４，１１５，１１６，１１７，１１８には、
アフィン変換部３２に起動を掛ける前にマイクロプロセ
ッサ３３によりα，ＤＳＡ，ＳＹＯ，ＳＸＯ，Ｊ，Ｈ，
Ｉ，Ｊ，ＤＢＷ，ＳＢＡ，ＳＢＷ，ＳＢ，ＳＴ，ＳＲ，
ＳＬが設定される。
その後アフィン変換部３２に起動が掛かると制御部１０
０はＨＥＸＣＮＴ （１０１）に１５を設定し、ＳＹ
（１０６），ＳＸ （１０７） にＳＹＶ（１０４），
ＳＸＶ （１０５）の値を設定し、ＳＹＶ （１０４）
，ＳＸＶ（１０５）にＪ（１０８），Ｈ （１０９）を
たす． その後、 ■エクロックごとにＨＥＸＣＮＴ （１０１）がら１を
引き、ＳＹ（工０６），ＳＸ （１０７）にＩ （１１
０），Ｇ （１１１）をたす。
０はＨＥＸＣＮＴ （１０１）に１５を設定し、ＳＹ
（１０６），ＳＸ （１０７） にＳＹＶ（１０４），
ＳＸＶ （１０５）の値を設定し、ＳＹＶ （１０４）
，ＳＸＶ（１０５）にＪ（１０８），Ｈ （１０９）を
たす． その後、 ■エクロックごとにＨＥＸＣＮＴ （１０１）がら１を
引き、ＳＹ（工０６），ＳＸ （１０７）にＩ （１１
０），Ｇ （１１１）をたす。
■ＨＥＸＣＮＴ （１０ １）が零になるとＨＥＸＣＮ
Ｔ（１０１）に１５を設定し、Ｓ Ｙ（１ ０ ６），
ＳＸ （１０７） にＳＹＶ （１０４），ＳＸＶ（１
０５）の値を設定し．Ｑ （１０２）から１を引き．Ｓ
ＹＶ （１０４），ＳＸＶ （１０５）にＪ （１０８
），Ｈ （１０９）をたし、ＤＣＡ（１０３）にＤＢＡ
（１１２）をたす。
Ｔ（１０１）に１５を設定し、Ｓ Ｙ（１ ０ ６），
ＳＸ （１０７） にＳＹＶ （１０４），ＳＸＶ（１
０５）の値を設定し．Ｑ （１０２）から１を引き．Ｓ
ＹＶ （１０４），ＳＸＶ （１０５）にＪ （１０８
），Ｈ （１０９）をたし、ＤＣＡ（１０３）にＤＢＡ
（１１２）をたす。
■，■を繰り返し、Ｒ （１０２）が零で，かつ，Ｈ
ＥＸＣＮ”ｌ’（１０ １）が零になると制御部１００
はマイクロプロセッサ３３に対し終了割り込みを発生す
る． レジスタの値と画像との関係を第２図に示す．位Ｆａ（
ＳＸＶ，ＳＹＶ）は変換後画像の１ワードの左端の画素
に対応する原画像上の位置であり、位置（ｓｘ，ｓｙ）
は現在画素値を作成中の画素の位ｔａ （ＤＸ，ＤＹ）
に対応する原画像上の位置である．アドレス計算部３２
αは変数ＤＸ，ＤＹは作成しないが、位１！ （ＤＸ，
ＤＹ）は、位置（ＤＸ，ＤＹ）の画素を含むワードのメ
モリアドレスであるＤＣＡ （１０３）とワード内の右
端からの位置であるＨＥＸＣＮＴ （ｌＯ １）によっ
て示される．アドレス計算部３２ａ．はまた、位置（ｓ
ｘ，ｓｙ）を囲む４画索の位置を計算し、それぞれの画
素を含むワードのメモリアドレスを作成する．このため
にまず．ＳＸ，ＳＹの整数部［ＳＸ］， ［ＳＹコ
を求め． ［ｓｘコ ， ［ＳＹコに１をたした値
ｓｘｐ，ｓｙｐを求める。位置（ＳＸ，ＳＹ）を囲む４
画素のうち左上画素の位置は（ ［ＳＸ］ ．［ＳＹコ
）、右上画素の位置は（ＳＸＰ，（ＳＹコ）、左下画素
の位置は（［ＳＸ］，ＳＹＰ），右下画素の位置は（Ｓ
ＸＰ，ＳＹＰ）である（第３図（ｃ））．それぞれの画
素の画像メ−Ｔ− ＩＪ ７ドｌ，ｚスｓＡＤＯｏ，Ｓ
ＡＤＯＩ，ＳＡＤ１０，ＳＡＤＩＩは下式（５）， ＳＡ０００＝［ＳＹ］ＸＳＢリ＋［［Ｓχ］／ｌ６コ＋
ＳＢＡで表される。また、これらの４画素のうち，いず
れかが原画像処理対象領域１５Ｓの外にあるときに立つ
フラグＭＡＳＫを生或する。フラグＭＡＳＫが立つ条件
は論理式（６）、 で表されるので、ＳＹＰとＳＢ，［ＳＹ］とＳＴ，ｓｘ
ｐとＳＲ，［ＳＸコとＳＬを比較するコンバレータ１３
８，１３９，１４０，１４１とＯＲゲート１４２により
作成できる。
ＥＸＣＮ”ｌ’（１０ １）が零になると制御部１００
はマイクロプロセッサ３３に対し終了割り込みを発生す
る． レジスタの値と画像との関係を第２図に示す．位Ｆａ（
ＳＸＶ，ＳＹＶ）は変換後画像の１ワードの左端の画素
に対応する原画像上の位置であり、位置（ｓｘ，ｓｙ）
は現在画素値を作成中の画素の位ｔａ （ＤＸ，ＤＹ）
に対応する原画像上の位置である．アドレス計算部３２
αは変数ＤＸ，ＤＹは作成しないが、位１！ （ＤＸ，
ＤＹ）は、位置（ＤＸ，ＤＹ）の画素を含むワードのメ
モリアドレスであるＤＣＡ （１０３）とワード内の右
端からの位置であるＨＥＸＣＮＴ （ｌＯ １）によっ
て示される．アドレス計算部３２ａ．はまた、位置（ｓ
ｘ，ｓｙ）を囲む４画索の位置を計算し、それぞれの画
素を含むワードのメモリアドレスを作成する．このため
にまず．ＳＸ，ＳＹの整数部［ＳＸ］， ［ＳＹコ
を求め． ［ｓｘコ ， ［ＳＹコに１をたした値
ｓｘｐ，ｓｙｐを求める。位置（ＳＸ，ＳＹ）を囲む４
画素のうち左上画素の位置は（ ［ＳＸ］ ．［ＳＹコ
）、右上画素の位置は（ＳＸＰ，（ＳＹコ）、左下画素
の位置は（［ＳＸ］，ＳＹＰ），右下画素の位置は（Ｓ
ＸＰ，ＳＹＰ）である（第３図（ｃ））．それぞれの画
素の画像メ−Ｔ− ＩＪ ７ドｌ，ｚスｓＡＤＯｏ，Ｓ
ＡＤＯＩ，ＳＡＤ１０，ＳＡＤＩＩは下式（５）， ＳＡ０００＝［ＳＹ］ＸＳＢリ＋［［Ｓχ］／ｌ６コ＋
ＳＢＡで表される。また、これらの４画素のうち，いず
れかが原画像処理対象領域１５Ｓの外にあるときに立つ
フラグＭＡＳＫを生或する。フラグＭＡＳＫが立つ条件
は論理式（６）、 で表されるので、ＳＹＰとＳＢ，［ＳＹ］とＳＴ，ｓｘ
ｐとＳＲ，［ＳＸコとＳＬを比較するコンバレータ１３
８，１３９，１４０，１４１とＯＲゲート１４２により
作成できる。
次にイメージキャッシュ部３２ｂを第８図と第９図と第
１図により説明する。第８図と第１図の１はイメージキ
ャッシュであり６４ｘ６４ビットのレジスタからなり６
４画素×６４画素の画素値を取り込むことができる。第
８図と第１図の２はアドレスアレイでありイメージキャ
ッシュの横１６ビットＸ縦ｌビットの領域にｌつのタグ
と１つのＶビットが対応した合計６４×４ヶのタグとＶ
ビットからなる。アドレス計算部３２ａからイメージキ
ャッシュ部３２ｂに与えられる値を以下に示す（第３図
（ｃ）参照）。
１図により説明する。第８図と第１図の１はイメージキ
ャッシュであり６４ｘ６４ビットのレジスタからなり６
４画素×６４画素の画素値を取り込むことができる。第
８図と第１図の２はアドレスアレイでありイメージキャ
ッシュの横１６ビットＸ縦ｌビットの領域にｌつのタグ
と１つのＶビットが対応した合計６４×４ヶのタグとＶ
ビットからなる。アドレス計算部３２ａからイメージキ
ャッシュ部３２ｂに与えられる値を以下に示す（第３図
（ｃ）参照）。
［ＳＸ］ ：原画像χアドレス整数部
［ＳＹ］ ：原画像１アドレス整数部
ＳＸＰ ： ＝ ［ＳＸ］ ＋１
ＳＹＰ ： ＝ ［ＳＹ］ ＋１
ＭＡＳＫ：原画像上の位置（ＳＸ，ＳＹ）を囲む４画素
のいずれかが原画像処理対 象領域外に有るときに立つフラグ 第８図の６ｌはキャッシュ制御部でありイメージキャッ
シュに画素（［ＳＸ］，（ＳＹコ）（ＳＸＰ，［ＳＹ］
’Ｉ ，（ ［ＳＸ］ ，ＳＹＰ），（ＳＸＰ，ＳＹＰ
）が書き込まれているかを同時に判定する（以下ヒット
判定と呼ぶ）。
のいずれかが原画像処理対 象領域外に有るときに立つフラグ 第８図の６ｌはキャッシュ制御部でありイメージキャッ
シュに画素（［ＳＸ］，（ＳＹコ）（ＳＸＰ，［ＳＹ］
’Ｉ ，（ ［ＳＸ］ ，ＳＹＰ），（ＳＸＰ，ＳＹＰ
）が書き込まれているかを同時に判定する（以下ヒット
判定と呼ぶ）。
王画素に対するイメージキャッシュ部の動作を第９図に
より説明する．本実施例では以下の動作を４画素に対し
て同時に行なう．起動後、全ｖビットをクリアし（７２
）．キャッシュリード要求待ちに入る（７３）。キャッ
シュリード要求があるとヒット判定を行ない（７４）、
ヒットの場合、キャッシュを読み（７５）．キャッシュ
リード要求待ち（７３）に戻る。キャッシュミスの場合
５画像メモリからキャッシュに１ワード分の画素値を読
み込み、対応するＴＡＧを書き込み、Ｖビットをセット
して（７６）ヒット判定（７４）に戻る。画像メモリか
ら上ワード分の画素値を読むには，リードリクエストア
ービター３２ｄにリード要求を出し、リードリクエスト
アービターがリード要求を受け付け画像メモリバス制御
部３５のリードサイクルを起動し，画像メモリ上のワー
ドを読み込む。２画素以上同時にミスした場合、２つ以
上のリード要求が出るが、リードリクエストアービター
３２ｄではリクエストを順に受けつける．キャッシュリ
ード要求待ち（７３）の状態で終了要求が入るとすぐに
終了する（７７）。
より説明する．本実施例では以下の動作を４画素に対し
て同時に行なう．起動後、全ｖビットをクリアし（７２
）．キャッシュリード要求待ちに入る（７３）。キャッ
シュリード要求があるとヒット判定を行ない（７４）、
ヒットの場合、キャッシュを読み（７５）．キャッシュ
リード要求待ち（７３）に戻る。キャッシュミスの場合
５画像メモリからキャッシュに１ワード分の画素値を読
み込み、対応するＴＡＧを書き込み、Ｖビットをセット
して（７６）ヒット判定（７４）に戻る。画像メモリか
ら上ワード分の画素値を読むには，リードリクエストア
ービター３２ｄにリード要求を出し、リードリクエスト
アービターがリード要求を受け付け画像メモリバス制御
部３５のリードサイクルを起動し，画像メモリ上のワー
ドを読み込む。２画素以上同時にミスした場合、２つ以
上のリード要求が出るが、リードリクエストアービター
３２ｄではリクエストを順に受けつける．キャッシュリ
ード要求待ち（７３）の状態で終了要求が入るとすぐに
終了する（７７）。
イメージキャッシュ２のヒット判定の方法を第ｌ図（α
）により説明する。χアドレス２４〜５５ビット，ｒア
ドレス２°〜２５ビットで１つのタグ４と工つのＶビッ
１−５を選択し、タグ４の値とχアドレス２６〜２ｉ２
ビット、７アドレス２６〜っＶビットが′１′の場合は
、ヒットと判定し，ＡＮＤ回路８の出力が″″１′とな
り、イメージキャッシュのχアドレス２ｊ〜２５ビット
、アアドレス２ａ〜２ｓビットで選択されるビッ′ト６
を有効とし、それ以外の場合には画像メモリリード要求
を出す。
）により説明する。χアドレス２４〜５５ビット，ｒア
ドレス２°〜２５ビットで１つのタグ４と工つのＶビッ
１−５を選択し、タグ４の値とχアドレス２６〜２ｉ２
ビット、７アドレス２６〜っＶビットが′１′の場合は
、ヒットと判定し，ＡＮＤ回路８の出力が″″１′とな
り、イメージキャッシュのχアドレス２ｊ〜２５ビット
、アアドレス２ａ〜２ｓビットで選択されるビッ′ト６
を有効とし、それ以外の場合には画像メモリリード要求
を出す。
画像メモリからイメージキャッシュ２への書き込みの方
法を第１図（ｂ）により説明する。画像メモリから読ま
れたｌワード分の画素値をイメージキャッシュ２のχア
ドレス２４〜２５ビット、１アドレス２°〜２５ビット
で示される１６ビット領域９に書き込むと同時に，アド
レスアレイのχアドレス２４〜２ｓビット、ｌアドレス
２°〜２５ビットで示されるタグ４にχアドレス２Ｇ〜
２ｉ２ビット．？アドレス２６〜２ｉ２ビットを書き込
み．Ｖビット５を立てる． 次に、リードリクエストアービターを第１０図により説
明する。１５３はオアゲートであり、イメージキャッシ
ュ部３２ｂ内のキャッシュ制御むワードに対するリード
要求ＳＲＱＯＯ’，ＳＲＱ０１，ＳＲＱＩＯ，ＳＲＱＩ
Ｉのうち少なくとも１つが出ていれば画像メモリバス制
御部３５に対し、リード要求を出す。また、１５０，１
５１，１５２はアンドゲートであり、１５０の出力はＳ
ＲＱＯＩをＳＲＱＯＯで抑制したもの，１５１の出力は
ＳＲＱＩＯをＳＲＱＯＯとＳＲＱＯＩで抑制したもの．
１５２の出力はＳＲＱＩＩをＳＲＱＯＯとＳＲＱＯＩと
ＳＲＱＩＯで抑制したものにある。その結果、１５０，
１５１，１５２は優先判定回路を形戊し、Ｓ Ｒ Ｑ
Ｏ Ｏと１５０の出力と１５１の出力と１５２の出力は
、ＳＲＱ００，ＳＲＱＯＩ，ＳＲＱＩＯ，ＳＲＱＩＩを
この順で優先準位が低くなるとして、最も優先慣位が高
いリード要求のみをアサートしたものとなる。
法を第１図（ｂ）により説明する。画像メモリから読ま
れたｌワード分の画素値をイメージキャッシュ２のχア
ドレス２４〜２５ビット、１アドレス２°〜２５ビット
で示される１６ビット領域９に書き込むと同時に，アド
レスアレイのχアドレス２４〜２ｓビット、ｌアドレス
２°〜２５ビットで示されるタグ４にχアドレス２Ｇ〜
２ｉ２ビット．？アドレス２６〜２ｉ２ビットを書き込
み．Ｖビット５を立てる． 次に、リードリクエストアービターを第１０図により説
明する。１５３はオアゲートであり、イメージキャッシ
ュ部３２ｂ内のキャッシュ制御むワードに対するリード
要求ＳＲＱＯＯ’，ＳＲＱ０１，ＳＲＱＩＯ，ＳＲＱＩ
Ｉのうち少なくとも１つが出ていれば画像メモリバス制
御部３５に対し、リード要求を出す。また、１５０，１
５１，１５２はアンドゲートであり、１５０の出力はＳ
ＲＱＯＩをＳＲＱＯＯで抑制したもの，１５１の出力は
ＳＲＱＩＯをＳＲＱＯＯとＳＲＱＯＩで抑制したもの．
１５２の出力はＳＲＱＩＩをＳＲＱＯＯとＳＲＱＯＩと
ＳＲＱＩＯで抑制したものにある。その結果、１５０，
１５１，１５２は優先判定回路を形戊し、Ｓ Ｒ Ｑ
Ｏ Ｏと１５０の出力と１５１の出力と１５２の出力は
、ＳＲＱ００，ＳＲＱＯＩ，ＳＲＱＩＯ，ＳＲＱＩＩを
この順で優先準位が低くなるとして、最も優先慣位が高
いリード要求のみをアサートしたものとなる。
セレクタ１５４ではこの４つの信号で左上，右上，左下
，右下の画素を含むワードのメモリアドレスＳＡＤＯＯ
，ＳＡＤＯ４，ＳＡＤＩＯ，ＳＡＤｌ１を選択して、画
像メモリバス制御部に出力す次に出力バッファ部３４を
第工１図により説明する。画像データバッファ８１は１
６ビットのレジスタからなり補間計算部３２ｃからｌ画
素分ずつ送られて来る画素値をアドレス計算部３２αか
らのＨ Ｅ Ｘ Ｃ Ｎ Ｔで示されるビット位置にラ
ッチする。マスクデータバッファ８２は１６ビットのレ
ジスタからなりアドレス計算部３２ａから１画素分ずつ
送られて来るマスクデータをアドレス計算部３２αから
のＨＥＸＣＮＴで指定されるビット位置にラッチする。
，右下の画素を含むワードのメモリアドレスＳＡＤＯＯ
，ＳＡＤＯ４，ＳＡＤＩＯ，ＳＡＤｌ１を選択して、画
像メモリバス制御部に出力す次に出力バッファ部３４を
第工１図により説明する。画像データバッファ８１は１
６ビットのレジスタからなり補間計算部３２ｃからｌ画
素分ずつ送られて来る画素値をアドレス計算部３２αか
らのＨ Ｅ Ｘ Ｃ Ｎ Ｔで示されるビット位置にラ
ッチする。マスクデータバッファ８２は１６ビットのレ
ジスタからなりアドレス計算部３２ａから１画素分ずつ
送られて来るマスクデータをアドレス計算部３２αから
のＨＥＸＣＮＴで指定されるビット位置にラッチする。
セレクタ８３は画像データバッファ８ｌの値と画像メモ
リリードデータをマスクデータバッファ８２の値によっ
て選択する。
リリードデータをマスクデータバッファ８２の値によっ
て選択する。
出力データバノファ８４はセレクタ８３の出力をラッチ
する。８５はマスクデータバソファが全てＯのときにの
みｌになる制御信号を生戊する。
する。８５はマスクデータバソファが全てＯのときにの
みｌになる制御信号を生戊する。
８６はマスクデータバソファが全て１のときにのみ１に
なる制御信号を生戊する。８７は８５と８６の出力から
リードモディファイライト用の画像メモリリード要求信
号を作成し、８８は８６の次に本発明の２番目の実施例
を第１２図〜第１７図により説明する。本実施例では第
１２図に示すように原画像上の位ｚ （ｓｘ，ｓｙ）か
ら変換後画像上の位置（ＤＸ．ＤＹ）への変換が先の式
（１）で表される変換を行う。この式により原画像上の
画素（ｓｘ，ＳＹ）に対応する変換後画像上の位１ｉ
（ＤＸ，ＳＹ）を求め，ＦＡ画像上の画素（ＳＸ，ＳＹ
）の画素値を変換後画像上の位置（ＤＸ，ＤＹ）に最も
近い画素の値とするということを行う。変換後画像上の
位置（ＤＸ，ＤＹ）に最も近い画素のχアドレス、ｌア
ドレスはＤＹ ＣＤ ＳＹ
Ｆ＋０．５でＤＸ，ＤＹを求め、ＤＸ，ＤＹの整数
部分を取ることにより簡単に求めることができる。変換
後画像を書き込む領域は原画像処理対象領域と変換後処
理対象領域を共にχ軸、ア軸に平行な矩形領域として指
定し、式（７）からＤＸ，ＤＹを計算したときの変換後
画像上の画素（［ＤＸ］，［ＤＹ］） が変換後画像
処理対象領域内で、かつ，原画像上の画素（ｓｘ，ｓｙ
）が原画像処理対象領域内にあるという条件を満たす変
換後画像上の画素（［ＤＸ］ ，［ＤＹ］ ）が存在す
る領域である。
なる制御信号を生戊する。８７は８５と８６の出力から
リードモディファイライト用の画像メモリリード要求信
号を作成し、８８は８６の次に本発明の２番目の実施例
を第１２図〜第１７図により説明する。本実施例では第
１２図に示すように原画像上の位ｚ （ｓｘ，ｓｙ）か
ら変換後画像上の位置（ＤＸ．ＤＹ）への変換が先の式
（１）で表される変換を行う。この式により原画像上の
画素（ｓｘ，ＳＹ）に対応する変換後画像上の位１ｉ
（ＤＸ，ＳＹ）を求め，ＦＡ画像上の画素（ＳＸ，ＳＹ
）の画素値を変換後画像上の位置（ＤＸ，ＤＹ）に最も
近い画素の値とするということを行う。変換後画像上の
位置（ＤＸ，ＤＹ）に最も近い画素のχアドレス、ｌア
ドレスはＤＹ ＣＤ ＳＹ
Ｆ＋０．５でＤＸ，ＤＹを求め、ＤＸ，ＤＹの整数
部分を取ることにより簡単に求めることができる。変換
後画像を書き込む領域は原画像処理対象領域と変換後処
理対象領域を共にχ軸、ア軸に平行な矩形領域として指
定し、式（７）からＤＸ，ＤＹを計算したときの変換後
画像上の画素（［ＤＸ］，［ＤＹ］） が変換後画像
処理対象領域内で、かつ，原画像上の画素（ｓｘ，ｓｙ
）が原画像処理対象領域内にあるという条件を満たす変
換後画像上の画素（［ＤＸ］ ，［ＤＹ］ ）が存在す
る領域である。
本実施例のメモリ構成は１番目の実施例のメモリ構或と
同じとする。
同じとする。
本実施例を実現する画像処理プロセッサのブロック図を
第１３図に示す。同図において９３はアフィン変換部を
制御するマイクロプロセッサ、９２はアフィン変換部で
ありマイクロプロセッサ９３から起動を掛けることによ
り横１６画素×縦氾画素（Ｑはマイクロプロセッサ９３
からの設定値）の大きさの原画像を変換するので横方向
に数ワードに渡る大きさの原画像を変換するためには、
マイクロプロセッサ９３により何回もアフィン変換部９
２に起動を掛けなければならない。９５は画像メモリバ
ス制御部でありアドレス計算部からの現画像データリー
ド要求とイメージキャッシュ部からの変換画像領域のデ
ータリード要求と変換後画像データライト要求のアービ
トレーションと画像メモリバスの制御を行う。９４は入
カバソファであり画像メモリから読み込んだ１ワード分
の画素値をためておいて、アフィン変換部９２に１画素
分ずつ送る． アフィン変換部９２内の９２（Ｌはアドレス計算部であ
り原画像のχアドレスＳＸと７アドレスＳＹをスキャン
し、対応する変換後画像のχアドレスＤＸと７アドレス
ＤＹと変換後画像上の画素（［ＤＸコ，［ＤＹ］）を含
むワードの画像メモリアドレスＤＣＡと原画像上の画素
（ＳＸ，ＳＹ）を含むワードの画像メモリアドレスＳＣ
Ａと変換後画像上の画素（ ［ＤＸ］ ，［ＤＹ］ ）
が変換後画像処理対象領域外に有るときに立つフラグＭ
ＡＳＫを生成する。９２ｂはイメージキャッシュ部であ
り生威した変換後画像をイメージキャッシュ２に書き込
んだ後，書き戻しキャッシュ方式により画像メモリに書
き込む。
第１３図に示す。同図において９３はアフィン変換部を
制御するマイクロプロセッサ、９２はアフィン変換部で
ありマイクロプロセッサ９３から起動を掛けることによ
り横１６画素×縦氾画素（Ｑはマイクロプロセッサ９３
からの設定値）の大きさの原画像を変換するので横方向
に数ワードに渡る大きさの原画像を変換するためには、
マイクロプロセッサ９３により何回もアフィン変換部９
２に起動を掛けなければならない。９５は画像メモリバ
ス制御部でありアドレス計算部からの現画像データリー
ド要求とイメージキャッシュ部からの変換画像領域のデ
ータリード要求と変換後画像データライト要求のアービ
トレーションと画像メモリバスの制御を行う。９４は入
カバソファであり画像メモリから読み込んだ１ワード分
の画素値をためておいて、アフィン変換部９２に１画素
分ずつ送る． アフィン変換部９２内の９２（Ｌはアドレス計算部であ
り原画像のχアドレスＳＸと７アドレスＳＹをスキャン
し、対応する変換後画像のχアドレスＤＸと７アドレス
ＤＹと変換後画像上の画素（［ＤＸコ，［ＤＹ］）を含
むワードの画像メモリアドレスＤＣＡと原画像上の画素
（ＳＸ，ＳＹ）を含むワードの画像メモリアドレスＳＣ
Ａと変換後画像上の画素（ ［ＤＸ］ ，［ＤＹ］ ）
が変換後画像処理対象領域外に有るときに立つフラグＭ
ＡＳＫを生成する。９２ｂはイメージキャッシュ部であ
り生威した変換後画像をイメージキャッシュ２に書き込
んだ後，書き戻しキャッシュ方式により画像メモリに書
き込む。
次にアドレス計算部９２αを第１４図により説明する。
本実施例においては、先の実施例同様ハード構成として
も良いが、特にＣＰＵ等で実行されるプログラムの実施
例として説明する．２０２ではアドレス計算部のレジス
タにマイクロプロセッサから以下に示す値を設定する。
も良いが、特にＣＰＵ等で実行されるプログラムの実施
例として説明する．２０２ではアドレス計算部のレジス
タにマイクロプロセッサから以下に示す値を設定する。
ＯＸＯ ：変換後画像χスタートアドレスＤＹＯ ：変
換後画像ｌスタートアドレスｓａｔｔ ： ＠画像メモ
リアドレスピッチＤＢｌｉｌ ：変換後画像メモリアド
レスピッチＳ！９Ａ ：原画像メモリスタートアドレス
Ｉ２：原画像処理ライン数一ｌ ＤＬ＝変換後画像処理対象領域左端χアドレスＤＲ＝変
換後画像処理対象領域右端χアドレスＤＴ：変換後画像
処理対象領域上端？アドレスＤ８：変換後画倣処理対象
領域下端１アドレスＡ，Ｂ，Ｃ，Ｄ：式１のパラメータ その後，マイクロプロセッサからアドレス変換部に起動
を掛ける（２０３）ことにより，アドレス変換部が動作
を開始する。２０４ではＤＸＶ，ＤＹＶ，ＤＸ，ＤＹ，
ＳＣＡの初期設定をする。
換後画像ｌスタートアドレスｓａｔｔ ： ＠画像メモ
リアドレスピッチＤＢｌｉｌ ：変換後画像メモリアド
レスピッチＳ！９Ａ ：原画像メモリスタートアドレス
Ｉ２：原画像処理ライン数一ｌ ＤＬ＝変換後画像処理対象領域左端χアドレスＤＲ＝変
換後画像処理対象領域右端χアドレスＤＴ：変換後画像
処理対象領域上端？アドレスＤ８：変換後画倣処理対象
領域下端１アドレスＡ，Ｂ，Ｃ，Ｄ：式１のパラメータ その後，マイクロプロセッサからアドレス変換部に起動
を掛ける（２０３）ことにより，アドレス変換部が動作
を開始する。２０４ではＤＸＶ，ＤＹＶ，ＤＸ，ＤＹ，
ＳＣＡの初期設定をする。
ここでＤＸＶ，ＤＹＶはワーク変数である。
２０５では原画像のｌワード（１６画素）分の処理を行
うために処理画素数をカウントする変数Ｈ Ｅ Ｘ Ｃ
Ｎ Ｔを初期化する。２０６では画素（ ［ＤＸコ，
［ＤＹ］）が含まれるワードの画像メモリアドレスをＤ
ＣＡに代入する。２０７では画素（［ＤＸ］ ，［ＤＹ
］ ）が変換後画像処理対象領域外に有るときに立つフ
ラグＭＡＳＫを設定する。２０８では［ＤＸコ，［ＤＹ
］ ，ＳＣＡ，ＤＣＡ，ＭＡＳＫを出力する。２０９で
はＭ画像上の処理中の画素（ｓｘ，ｓｙ）の右隣りの画
素（ＳＸ＋１，ＳＹ）に対応する変換後画像上の位置（
ＤＸ＋Ａ，ＤＹ＋Ｃ）を新たな（ＤＸ，ＤＹ）とする６
２０６から２ｉ０までのループを抜けたところで原画像
の１ワード分の処理が終了する２ｉ１では原画像の次の
ラインのワード内左端ドットに対応する変換後画像上の
位置（ＤＸＶ＋Ｂ，ＤＹＶ＋Ｄ）を新たな（ＤＸＶ，Ｄ
ＹＶ）とする。
うために処理画素数をカウントする変数Ｈ Ｅ Ｘ Ｃ
Ｎ Ｔを初期化する。２０６では画素（ ［ＤＸコ，
［ＤＹ］）が含まれるワードの画像メモリアドレスをＤ
ＣＡに代入する。２０７では画素（［ＤＸ］ ，［ＤＹ
］ ）が変換後画像処理対象領域外に有るときに立つフ
ラグＭＡＳＫを設定する。２０８では［ＤＸコ，［ＤＹ
］ ，ＳＣＡ，ＤＣＡ，ＭＡＳＫを出力する。２０９で
はＭ画像上の処理中の画素（ｓｘ，ｓｙ）の右隣りの画
素（ＳＸ＋１，ＳＹ）に対応する変換後画像上の位置（
ＤＸ＋Ａ，ＤＹ＋Ｃ）を新たな（ＤＸ，ＤＹ）とする６
２０６から２ｉ０までのループを抜けたところで原画像
の１ワード分の処理が終了する２ｉ１では原画像の次の
ラインのワード内左端ドットに対応する変換後画像上の
位置（ＤＸＶ＋Ｂ，ＤＹＶ＋Ｄ）を新たな（ＤＸＶ，Ｄ
ＹＶ）とする。
２ｉ２ではＤＸＶ，ＤＹＶを新たなＤＸ，ＤＹとし，ｆ
Ｍ画像の処理中のワードの１ライン下のワードの画像メ
モリアドレスを新たなＳＣＡとする。
Ｍ画像の処理中のワードの１ライン下のワードの画像メ
モリアドレスを新たなＳＣＡとする。
像の横ｌワード（１６画素）縦息ライン分の処理が終了
する。
する。
次にイメージキャッシュ部９２ｂを第１５図〜第１７図
により説明する。第１５図と第１７図の１はイメージキ
ャッシュであり６４Ｘ６４ビットのレジスタからなり６
４画素×６４画素の画素値を取り込むことができる。第
１５図と第１７図の２はアドレスアレイでありイメージ
キャッシュの横１６ビットＸ縦１ビットの領域に１つの
タグと１つのＶビットが対応した合計６４×４ヶのタグ
とＶビットからなる。アドレス生成部がらイメージキャ
ッシュ部に与えられる値を以下に示す．［ＤＸ］ ：変
換後画像χアドレス整数部［ＤＹ］ ：変換後画像１ア
ドレス整数部ＭＡＳＫ ：変換後画像上の画素（ ［Ｄ
Ｘコ，［ＤＹ］ ）が変換後画像処理対象領域外に有る
ときに立つフラグ Ｉ ：Ｍ画像上の画素（ｓｘ，ｓｙ）（７）画素値 ージキャッシュに画素（ ［ＤＸ］ ，［ＤＹ］ ）を
含むワードが画像メモリからイメージキャッシュに書き
込まれているかを判定する（以下ヒット判定と呼ぶ）。
により説明する。第１５図と第１７図の１はイメージキ
ャッシュであり６４Ｘ６４ビットのレジスタからなり６
４画素×６４画素の画素値を取り込むことができる。第
１５図と第１７図の２はアドレスアレイでありイメージ
キャッシュの横１６ビットＸ縦１ビットの領域に１つの
タグと１つのＶビットが対応した合計６４×４ヶのタグ
とＶビットからなる。アドレス生成部がらイメージキャ
ッシュ部に与えられる値を以下に示す．［ＤＸ］ ：変
換後画像χアドレス整数部［ＤＹ］ ：変換後画像１ア
ドレス整数部ＭＡＳＫ ：変換後画像上の画素（ ［Ｄ
Ｘコ，［ＤＹ］ ）が変換後画像処理対象領域外に有る
ときに立つフラグ Ｉ ：Ｍ画像上の画素（ｓｘ，ｓｙ）（７）画素値 ージキャッシュに画素（ ［ＤＸ］ ，［ＤＹ］ ）を
含むワードが画像メモリからイメージキャッシュに書き
込まれているかを判定する（以下ヒット判定と呼ぶ）。
イメージキャッシュ部の動作を第工３図により説明する
。起動後、全Ｖビットをクリアし（２３２）キャッシュ
ライト要求待ちに入る（２３３）．キャッシュライト要
求があるとヒット判定を行い（２３４）ヒットの場合、
キャッシュに画素値工を書き込み（２３５）キャッシュ
ライト要求待ち（２ ３ ３）に戻る．キャッシュミス
でｖ＝Ｏの場合、画像メモリからキャッシュに１ワード
分の画素値を読み込み、対応するＴＡＧを書き込み，Ｖ
ビットをセットして（２３７）ヒット判定（２３４）に
戻る。キャッシュミスでＶ＝１の場合、画像メモリにキ
ャッシュの１ワード分の画素値を書き戻し，Ｖビットを
クリアし（２３６）ヒット判定（２３４）に戻る。キャ
ッシュライト要求待ち（２３３）の状態で終了要求が入
ると立っているＶビットに対応する全てのイした後（２
３８）．終了する（２３９）。イメージキャッシュのセ
ット判定の方法を第１７図（（Ｌ）により説明する。χ
アドレス２４〜５ｇビット、７アドレス２ｌ１〜２５ビ
ットでｌつのタグ４と１つのＶビット５を選択し、タグ
の値とχアドレス２６〜２ｉ２ビット、ｌアドレス２６
〜２ｉ２ビットを比較器７で比較し、−Ｍしていてかつ
Ｖビットが′″１′の場合は、ヒットと判定しイメージ
キャッシュのχアドレス２°〜２５ビット、ｌアドレス
２°〜２５ビットで指定されるビッｌ・に画素値工を書
き込む。イメージキャッシュから画像メモリへの１ワー
ド分の画素値の書き戻し（スワップアウト）の方法を第
１７図（ｂ）により説明する。キャッシュミスでＶ＝１
の場合にはイメージキャッシュの対応する１ワードの画
素値９を画像メモリのχアドレス２４〜２ｓビット、７
アドレス２°〜２５ビットがＤＸの２４〜２５ビット、
ＤＹの２°〜２５ビットと等しく、χアドレス２６〜２
ｉ２ビット、７アドレス２８〜２ｉ２ビットがＤＸの２
４〜２ｓビット．ＤＹの２°〜２ｓビットで選択される
タグと等しい画像論理アドレスに対応する画像メモリア
ドレスで指定されるワードに書き込むと同時に対応する
Ｖビット５を下げる。画像メモリからイメージキャッシ
ュへの書き込みの方法を第■７図（ｃ）により説明する
。画像メモリから読まれた１ワード分の画素値をイメー
ジキャッシュのχアドレス２４〜２５ビット、７アドレ
ス２°〜２５ビットで示されるｌ６ビット９に書き込む
と同時に対応するタグ４にχアドレス２６〜２ｉ２ビッ
ト、アアドレス２６〜２ｉ２ビットを書き込み，Ｖビッ
ト（５）を立てる。
。起動後、全Ｖビットをクリアし（２３２）キャッシュ
ライト要求待ちに入る（２３３）．キャッシュライト要
求があるとヒット判定を行い（２３４）ヒットの場合、
キャッシュに画素値工を書き込み（２３５）キャッシュ
ライト要求待ち（２ ３ ３）に戻る．キャッシュミス
でｖ＝Ｏの場合、画像メモリからキャッシュに１ワード
分の画素値を読み込み、対応するＴＡＧを書き込み，Ｖ
ビットをセットして（２３７）ヒット判定（２３４）に
戻る。キャッシュミスでＶ＝１の場合、画像メモリにキ
ャッシュの１ワード分の画素値を書き戻し，Ｖビットを
クリアし（２３６）ヒット判定（２３４）に戻る。キャ
ッシュライト要求待ち（２３３）の状態で終了要求が入
ると立っているＶビットに対応する全てのイした後（２
３８）．終了する（２３９）。イメージキャッシュのセ
ット判定の方法を第１７図（（Ｌ）により説明する。χ
アドレス２４〜５ｇビット、７アドレス２ｌ１〜２５ビ
ットでｌつのタグ４と１つのＶビット５を選択し、タグ
の値とχアドレス２６〜２ｉ２ビット、ｌアドレス２６
〜２ｉ２ビットを比較器７で比較し、−Ｍしていてかつ
Ｖビットが′″１′の場合は、ヒットと判定しイメージ
キャッシュのχアドレス２°〜２５ビット、ｌアドレス
２°〜２５ビットで指定されるビッｌ・に画素値工を書
き込む。イメージキャッシュから画像メモリへの１ワー
ド分の画素値の書き戻し（スワップアウト）の方法を第
１７図（ｂ）により説明する。キャッシュミスでＶ＝１
の場合にはイメージキャッシュの対応する１ワードの画
素値９を画像メモリのχアドレス２４〜２ｓビット、７
アドレス２°〜２５ビットがＤＸの２４〜２５ビット、
ＤＹの２°〜２５ビットと等しく、χアドレス２６〜２
ｉ２ビット、７アドレス２８〜２ｉ２ビットがＤＸの２
４〜２ｓビット．ＤＹの２°〜２ｓビットで選択される
タグと等しい画像論理アドレスに対応する画像メモリア
ドレスで指定されるワードに書き込むと同時に対応する
Ｖビット５を下げる。画像メモリからイメージキャッシ
ュへの書き込みの方法を第■７図（ｃ）により説明する
。画像メモリから読まれた１ワード分の画素値をイメー
ジキャッシュのχアドレス２４〜２５ビット、７アドレ
ス２°〜２５ビットで示されるｌ６ビット９に書き込む
と同時に対応するタグ４にχアドレス２６〜２ｉ２ビッ
ト、アアドレス２６〜２ｉ２ビットを書き込み，Ｖビッ
ト（５）を立てる。
次に入カバッファ部を説明する。入カバッファ部９４は
ｌ６ビットのレジスタからなり画像メモリから１ワード
分の原画像データを読み込んだ後，アドレス計算部９２
ａ．からのＨＥＸＣＮＴで指定されるビットの内容を出
力する。
ｌ６ビットのレジスタからなり画像メモリから１ワード
分の原画像データを読み込んだ後，アドレス計算部９２
ａ．からのＨＥＸＣＮＴで指定されるビットの内容を出
力する。
上述の実施例の説明においては、画像処理プロセッサが
行う処理をアフィン変換に特化したが、実施例中のアド
レス計算部を例えば以下に示す変換 を行なうように変更すれば，非線形の変換を行なウコト
がテキル。（ＳＸ，ＳＹ）から（ＤＸ，ＤＹ）への変換
は式（８）で表される変換の逆変換となる。
行う処理をアフィン変換に特化したが、実施例中のアド
レス計算部を例えば以下に示す変換 を行なうように変更すれば，非線形の変換を行なウコト
がテキル。（ＳＸ，ＳＹ）から（ＤＸ，ＤＹ）への変換
は式（８）で表される変換の逆変換となる。
本発明によればキャッシュ制御に画像のχアドレス、ｌ
アドレスを使用することにより、同じエントリに属する
画素間の距離が大きくなるので、画像上で距離が近い画
素を順に処理することによりキャッシュのヒット率を高
くでき、システム全体の処理を速くできる。
アドレスを使用することにより、同じエントリに属する
画素間の距離が大きくなるので、画像上で距離が近い画
素を順に処理することによりキャッシュのヒット率を高
くでき、システム全体の処理を速くできる。
また、キャッシュを画像処理プロセッサ内部のレジスタ
で構成することにより、１画素単位にキャッシュにアク
セスしても高速に処理を行なうことができる。
で構成することにより、１画素単位にキャッシュにアク
セスしても高速に処理を行なうことができる。
また，処理をアフィン変換に特化することにより、画像
処理プロセッサの内部処理をキャッシュ化できる。
処理プロセッサの内部処理をキャッシュ化できる。
第１図は本発明の１番目の実施例のイメージキャッシュ
の動作を表す図，第２図は第工図の画像の変換方法を表
す図、第３図は第ｌ図の画像メモリの構戊を表す図．第
４図は第１の実施例における画像処理プロセッサのブロ
ック図，第５図は第４図のマイクロプロセッサの動作を
表すフローチャート、第６図は第１の実施例における４
画素と４画素を含むワードとの関係を示す図、第７図は
第ｌの実施例におけるアドレス計算部の実施例を示す図
，第８図はイメージキャッシュ部のブロック図、第９図
はイメージキャッシュの動作を表す状態遷移図、第１０
図はリードリクエストアービターの構成を示す図、第１
１図は出力データバソファ部のブロック図，第１２図は
本発明の２番目の実施例を説明するための図、第１３図
は第２の実施例の画像処理プロセッサのブロック図．第
１４図は第２の実施例のアドレス計算部の動作を表すフ
ローチャート，第１５図は第２の実施例におけるイメー
ジキャッシュ部のブロック図、第１６図は第２の実施例
のイメージキャッシュの動作を表す状態遷移図，第１７
図はイメージキャッシュの動作を表す図である。 １・・・アドレスアレイ、２・・・イメージキャッシュ
、３１．９１・・・画像処理プロセッサ、３２．９２・
・・アフィン変換部、３２α，９２α・・・アドレス計
算部、３２ｂ，９２ｂ・・・イメージキャッシュ部，３
３．９３・・・マイクロプロセッサ、６１，１２ｉ・・
・キャッシュ制御部。 第 １ 口 ５７Ｆ−ム２？〜２″ ？ ３ （α）．＆ｎ艷ヌそ．ソ乙ＪＬ像■クすｆシ凹 （ｂ）Ｊｊｉ像ノ七リマγつ′ （（ＳＸ），ＳＹＰ） （ＳＸＰ．ＳＹＰ）第５図 マイクＯフ０ロセ・７“り゜の窄力ｆＴ− ｔ ＆ｔフ
ロー＋ヤート第 ９ 口 弔 ／０ 扮 ）一Ｆ′リクエストアービター，ｊＭｆｆｉ塙ｌ４圀 ア＃：シス官↑茸卿の動作と表わ丁フロー今↑一ト矛 ／５ 口 ｊＬ最ブＩｔｌｌｌ：”７ト 塙／２虚
の動作を表す図，第２図は第工図の画像の変換方法を表
す図、第３図は第ｌ図の画像メモリの構戊を表す図．第
４図は第１の実施例における画像処理プロセッサのブロ
ック図，第５図は第４図のマイクロプロセッサの動作を
表すフローチャート、第６図は第１の実施例における４
画素と４画素を含むワードとの関係を示す図、第７図は
第ｌの実施例におけるアドレス計算部の実施例を示す図
，第８図はイメージキャッシュ部のブロック図、第９図
はイメージキャッシュの動作を表す状態遷移図、第１０
図はリードリクエストアービターの構成を示す図、第１
１図は出力データバソファ部のブロック図，第１２図は
本発明の２番目の実施例を説明するための図、第１３図
は第２の実施例の画像処理プロセッサのブロック図．第
１４図は第２の実施例のアドレス計算部の動作を表すフ
ローチャート，第１５図は第２の実施例におけるイメー
ジキャッシュ部のブロック図、第１６図は第２の実施例
のイメージキャッシュの動作を表す状態遷移図，第１７
図はイメージキャッシュの動作を表す図である。 １・・・アドレスアレイ、２・・・イメージキャッシュ
、３１．９１・・・画像処理プロセッサ、３２．９２・
・・アフィン変換部、３２α，９２α・・・アドレス計
算部、３２ｂ，９２ｂ・・・イメージキャッシュ部，３
３．９３・・・マイクロプロセッサ、６１，１２ｉ・・
・キャッシュ制御部。 第 １ 口 ５７Ｆ−ム２？〜２″ ？ ３ （α）．＆ｎ艷ヌそ．ソ乙ＪＬ像■クすｆシ凹 （ｂ）Ｊｊｉ像ノ七リマγつ′ （（ＳＸ），ＳＹＰ） （ＳＸＰ．ＳＹＰ）第５図 マイクＯフ０ロセ・７“り゜の窄力ｆＴ− ｔ ＆ｔフ
ロー＋ヤート第 ９ 口 弔 ／０ 扮 ）一Ｆ′リクエストアービター，ｊＭｆｆｉ塙ｌ４圀 ア＃：シス官↑茸卿の動作と表わ丁フロー今↑一ト矛 ／５ 口 ｊＬ最ブＩｔｌｌｌ：”７ト 塙／２虚
Claims (6)
- １．２次元の座標で表された原画像データに対する座標
変換を、変換後の画像のメモリアドレスと原画像の２次
元のｘ、ｙアドレスと原画像のメモリアドレスを作成す
る座標計算手段と、該原画像のｘ、ｙアドレスと原画像
の画素値から変換後画像の画素値を作成する画素値作成
手段とを用いて行なう画像データ変換装置において、前
記原画像の２次元のｘ、ｙアドレスの上位ビットをタグ
とし該ｘ、ｙアドレスの下位ビットをインデクスとする
、画像データに対するイメージキャッシュを設けたこと
を特徴とする画像データ変換装置。 - ２．請求項１記載の画像データ変換装置において、変換
後画像上で互いに近い位置にある画素を順に作成するこ
とにより、変換後画像の画素値を作成するためにアクセ
スする原画像の画素に対し、近い位置にあるものが順に
アクセスされるようにすることにより、前記イメージキ
ャッシュのヒット率を高めることを特徴とする画像デー
タ変換装置。 - ３．請求項１記載の画像データ変換装置が、１回のアク
セスで画像上の横（縦）に長い領域への読み書きができ
る画像メモリを有しており、該画像メモリ上でアクセス
する位置が縦（横）に移動するような順序でアクセスす
ることにより、前記イメージキャッシュのヒット率を向
上させることを特徴とする画像データ変換装置。 - ４．請求項１記載の画像データ変換装置において、前記
座標変換がアフィン変換であることを特徴とする画像デ
ータ変換装置。 - ５．画像データに対するキャッシュであって、タグを画
像のｘアドレスの２＾ｉ以上のビット及びｙアドレスの
２＾Ａ以上のビットとし、１つのタグと１つのＶビット
とｘの２＾ｊビット（１≦ｊ＜ｉ）以上とｙの２＾ｌビ
ット（１≦ｌ＜ｋ）以上が等しい２＾ｊ×２＾ｌ画素の
画素値から成る１つのエントリを選択するインデクスを
ｘの２＾ｊ〜２＾ｉ＾−＾１ビット及びｙの２＾ｌ〜２
＾Ａ＾−＾１ビットとすることにより、該キャッシュに
一度に取り込むことが出来る画像領域がｘ方向にもｙ方
向にも同程度の大きさとなり、画像上の位置が近い画素
を順にアクセスした場合にヒット率が高くなることを特
徴とするイメージキャッシュ。 - ６．画像メモリと画像処理プロセッサとを有し、２次元
の座標で表された原画像データに対する座標変換を行な
う画像処理システムにおいて、該画像処理プロセッサが
、座標変換後の画像の画素位置のｘ、ｙアドレスから少
なくとも前記原画像の対応する画素位置のｘ、ｙアドレ
スを計算する座標計算手段と、該計算された前記原画像
の対応する画素位置近傍の画素値から補間計算により、
前記座標変換後の画素位置の画素値を求める補間計算手
段と、前記画像メモリに記憶された前記原画像の画素値
の一部を保持するためのイメージキャッシュ手段とを有
し、該イメージキャッシュ手段のタグ及びインデックス
として、前記原画像の対応する画素位置のｘ、ｙアドレ
スの上位ビット、下位ビットをそれぞれ用いることを特
徴とする画像処理システム。
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