JPH0659975A - フレームバッファ向きキャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】汎用プロセッサによるフレームバッファへの描
画速度を高速化する。 【構成】フレームバッファ２に対するキャッシュデータ
部３１のキャッシュ単位を矩形ブロックとし、ＣＰＵ１
からのフレームバッファアクセス要求に対し、コピーバ
ック方式のキャッシュ制御部３３がキャッシュタグ部３
２をアクセスしてヒットチェックを行い、ライト要求時
のミスヒットの場合で、置き換え対象となるキャッシュ
タグ部３２内エントリのＭビットがセットしていれば、
対応するキャッシュデータ部３１内のキャッシュブロッ
クのデータをライトバッファ３５に書き出してＭ，Ｖビ
ットをリセットした後、要求先ブロックのデータをフレ
ームバッファ２からキャッシュデータ部３１に読み込
み、ＣＰＵ１からのライトデータで変更し、Ｍ，Ｖビッ
トをセットし、その後ライトバッファ３５からフレーム
バッファ２への書き出しを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画面表示用の画像が
格納されるラスタ方式のフレームバッファを持つシステ
ムに好適なフレームバッファ向きキャッシュメモリ装置
に関する。

【０００２】

【従来の技術】従来、ラスタ方式のフレームバッファを
持つ計算機システムでは、画面表示を高速にするため
に、専用の描画プロセッサをフレームバッファに蜜に結
合する形で設計されることが多かった。これは、いわゆ
る汎用マイクロプロセッサで図形等を描画するよりも、
専用の描画プロセッサを用いた描画ハードウェア機構で
図形等を描画した方が数倍から数十倍の性能が得られる
ためであった。

【０００３】

【発明が解決しようとする課題】ところが、専用の描画
ハードウェア機構によりフレームメモリに図形等を高速
描画するシステムでは、必要なハードウェアの量が多
く、高価になるという問題があった。また、近年のマイ
クロプロセッサの高性能化により、描画ハードウェア機
構を使用しなくても実用的な性能が得られるようになり
つつあり、専用の描画ハードウェア機構を使用すること
の長所が減じてきたなどの問題もあった。

【０００４】この発明は上記事情に鑑みてなされたもの
でその目的は、汎用プロセッサでフレームバッファに図
形等の画像情報を描画する場合の速度を従来に比して高
速にするのに適したフレームバッファ向きキャッシュメ
モリ装置を提供することにある。

【０００５】

【課題を解決するための手段】この発明は、フレームバ
ッファを所定サイズの矩形領域に相当する複数の矩形ブ
ロックに分割した場合に、その矩形ブロックをキャッシ
ュ単位とするキャッシュデータメモリと、フレームバッ
ファ上のいずれの矩形ブロックのデータがキャッシュデ
ータメモリに保持されているかを少なくとも示すタグ情
報を保持するためのキャッシュタグメモリと、コピーバ
ック方式によるキャッシュ制御を行うキャッシュ制御手
段とを備えたことを特徴とするものである。

【０００６】また、この発明は、上記のタグ情報中に、
対応するキャッシュデータメモリ内の矩形ブロックのデ
ータが同メモリ内でのみ変更されていること、言い換え
ればフレームバッファへの書き戻しが必要なことを示す
ための変更情報（Ｍビット）を持たせると共に、キャッ
シュタグメモリの全エントリを周期的に走査してフレー
ムバッファへの書き戻しが必要なキャッシュデータメモ
リ内のブロックを検出し、そのブロックのデータをフレ
ームバッファへ書き戻すことをキャッシュ制御手段に要
求するキャッシュフラッシュ手段を備えたことをも特徴
とする。

【０００７】

【作用】上記の構成において、ホスト装置からフレーム
バッファアクセス要求があると、キャッシュ制御手段
は、キャッシュタグメモリを参照することにより、その
要求先が属するフレームバッファ上の矩形ブロックのデ
ータがキャッシュデータメモリに保持されているか否か
のヒットチェックを行う。もし、ライト要求（描画要
求）に対してミスヒットを検出した場合には、コピーバ
ック方式を適用していることから、キャッシュ制御手段
はまず、置き換えの対象とするキャッシュタグメモリ内
エントリ（キャッシュタグエントリ）のタグ情報中のＭ
ビットにより、フレームバッファへの書き出しが必要で
あるかをチェックし、必要ならば、同エントリに対応す
るキャッシュデータメモリのブロックのデータを書き込
み用のバッファ（ライトバッファ）に書き出し、同エン
トリのタグ情報中のＭビットをリセットする。次にキャ
ッシュ制御手段は、要求先が属するフレームバッファ上
の矩形ブロックのデータを読み出して、上記置き換えの
対象とするキャッシュタグエントリに対応するキャッシ
ュデータメモリのブロックに書き込み、更にこのブロッ
クデータ中の要求先のデータ部分をライトデータに書き
換えると共に、同エントリのタグ情報中のＭビットをセ
ットする。その後、キャッシュ制御手段は、ライトバッ
ファの内容をフレームバッファに書き出す。

【０００８】またリード要求に対してミスヒットを検出
した場合には、キャッシュ制御手段はまず、置き換えの
対象とするキャッシュタグエントリのタグ情報中のＭビ
ットにより、フレームバッファへの書き出しが必要であ
るかをチェックし、必要ならば、同エントリに対応する
キャッシュデータメモリのブロックのデータをライトバ
ッファに書き出し、同エントリのタグ情報中のＭビット
をリセットする。次にキャッシュ制御手段は、要求先が
属するフレームバッファ上の矩形ブロックのデータを読
み出して、上記置き換えの対象とするキャッシュタグエ
ントリに対応するキャッシュデータメモリのブロックに
書き込むと共に、同ブロックデータ中の要求先のデータ
部分をホスト装置へ送る。その後、キャッシュ制御手段
は、ライトバッファの内容をフレームバッファに書き出
す。

【０００９】ところで、ホスト装置の描画処理時には、
ホスト装置からフレームバッファへの書き込みが２次元
的な広がりを持つ範囲で多く発生する。このような描画
処理において、上記構成のキャッシュメモリ装置では、
ライト要求時のミスヒット（キャッシュミス）の場合で
も、書き込み先が属する矩形ブロックのデータがキャッ
シュデータメモリに読み込まれるので、これに続くフレ
ームバッファ上での２次元近傍への書き込みがキャッシ
ュヒットする可能性が高くなり、高速化が図れる。

【００１０】即ち、従来の汎用のキャッシュでは、アド
レスが連続するブロックをキャッシュ単位としており、
このブロックはフレームバッファ上の走査線方向の線分
に相当するため、（上記の構成における２次元的な広が
りを持つ矩形ブロックと異なり）、図形描画など、２次
元の面の操作が頻繁に行われるフレームバッファには向
かなかったが、上記の構成では、キャッシュ単位をフレ
ームバッファ上での矩形のブロックとするので、フレー
ムバッファ操作との相性がよく、高いキャッシュヒット
率が望める。

【００１１】また、上記の構成においては、キャッシュ
フラッシュ手段が、キャッシュタグメモリの全エントリ
を周期的に走査してフレームバッファへの書き戻しが必
要なキャッシュデータメモリ内のブロックを検出し、そ
のブロックのデータをフレームバッファへ書き戻すこと
をキャッシュ制御手段に要求する。これを受けて、キャ
ッシュ制御手段は、要求されたブロックデータをフレー
ムバッファに書き戻す。この結果、キャッシュデータメ
モリの内容が変更されてから、その変更されたデータが
フレームバッファに書き戻されるまでの遅延時間が、一
定時間内になるように保証される。

【００１２】

【実施例】図１はこの発明のフレームバッファ向きキャ
ッシュメモリ装置を備えた計算機システムの一実施例を
示すブロック構成図である。

【００１３】図１において、１はシステムの中枢を成
し、画像の計算等を行う汎用プロセッサ（以下、ＣＰＵ
と称する）、２は画面表示用の画像が格納されるラスタ
方式のフレームバッファ、３はフレームバッファ２の一
部の写しを有し、ＣＰＵ１からフレームバッファ２への
高速アクセスを実現するためのキャッシュメモリ装置で
ある。フレームバッファ２およびキャッシュメモリ装置
３は計算機システムのバス４に接続されている。なお、
フレームバッファ２に格納されている画像を画面表示す
るための表示装置等は省略されている。

【００１４】キャッシュメモリ装置３はコピーバック方
式を適用しており、キャッシュデータ部３１、キャッシ
ュタグ部３２、キャッシュ制御部３３、キャッシュフラ
ッシュ部３４およびライトバッファ３５から構成され
る。

【００１５】キャッシュデータ部３１は、図２に示すよ
うに、フレームバッファ２の２次元領域を所定サイズ
（横Δｘb 、縦Δｙb ）のｆn ×ｆm 個の矩形ブロック
（キャッシュブロック）に分割して管理する場合に、同
フレームバッファ２の一部の写しを、この矩形ブロック
を単位に例えば最大２^N ブロック分保持するための２^N
個のキャッシュブロック（キャッシュデータブロック）
を有する。

【００１６】フレームバッファ２上の各矩形ブロックに
は、図２に示すように、「０」から始まるブロック番号
（ブロックアドレス）が順に付される。フレームバッフ
ァ２上の任意の２次元アドレスを（ｘ，ｙ）とすると、
その位置の矩形ブロックのブロック番号は次の（１）式
のように表わされる。 ブロック番号＝（ｘ／Δｘb ）の整数部の値 ＋｛（ｙ／Δｘb ）の整数部の値｝×ｆn ……（１）

【００１７】キャッシュタグ部３２は、図３に示すよう
に、キャッシュデータ部３１の２^N 個のキャッシュブロ
ックに対応する２^N 個のエントリ（キャッシュタグエン
トリ）を有する。キャッシュタグ部３２の各エントリ
は、対応するキャッシュデータ部３１のキャッシュブロ
ックのデータが有効であることを示すための１ビットの
情報（以下、Ｖビットと称する）の設定フィールドと、
対応するキャッシュブロックのデータが変更されてお
り、フレームバッファ２へ書き戻す必要があることを示
すための１ビットの情報（以下、Ｍビットと称する）の
設定フィールドと、対応するキャッシュブロックのデー
タのフレームバッファ２上での位置を示すブロック番号
の上位部分（ブロック番号タグ）の設定フィールドを有
する。本実施例におけるキャッシュメモリ装置３はダイ
レクトマッビング方式を適用しており、キャッシュタグ
部３２のエントリは、ブロック番号の下位部分（ここで
はＮビット）で指定される。キャッシュ制御部３３はキ
ャッシュメモリ装置３全体を管理・制御して、コピーバ
ック方式のキャッシングを行う。

【００１８】キャッシュフラッシュ部３４は、周期的に
キャッシュタグ部３２を走査して、Ｍビットがセットさ
れているタグ情報に対応するキャッシュデータ部３１内
のキャッシュブロックを検出し、そのデータの書き戻し
（フラッシュ）を行うようにキャッシュ制御部３３に要
求する。ライトバッファ３５は、フレームバッファ２へ
書き込むデータを一時的に保持するのに用いられる。

【００１９】次に、この発明の一実施例の動作を、
（ａ）ＣＰＵ１からのフレームバッファリード要求時の
動作、（ｂ）ＣＰＵ１からのフレームバッファライト要
求時の動作、（ｃ）キャッシュ内容の周期的フラッシュ
について、順に説明する。 （ａ）ＣＰＵ１からのフレームバッファリード要求時の
動作 まず、ＣＰＵ１からのフレームバッファリード要求時の
動作を図４のフローチャートを参照して説明する。

【００２０】キャッシュメモリ装置３内のキャッシュ制
御部３３は、ＣＰＵ１からフレームバッファリード要求
を受取った場合、同要求の示す（フレームバッファ２
の）アクセス対象アドレスから、前記（１）式に従っ
て、そのアクセス先が属するフレームバッファ２上の矩
形ブロックのブロック番号を算出する（ステップＳ
１）。

【００２１】次にキャッシュ制御部３３は、算出したブ
ロック番号の下位のＮビット（ブロック番号下位）によ
りキャッシュタグ部３２をアクセスし、このブロック番
号下位の指定するキャッシュタグ部３２内エントリの情
報をもとに、算出したブロック番号の矩形ブロックのデ
ータがキャッシュデータ部３１に保持されているか否か
の判定（ヒットチェック）を行う（ステップＳ２）。即
ちキャッシュ制御部３３は、算出したブロック番号下位
の指定するキャッシュタグ部３２内エントリ中のブロッ
ク番号タグ（ブロック番号上位）と、同じ算出したブロ
ック番号の上位（下位Ｎビットを除く上位部分）とを比
較し、両者が一致し、且つ同エントリ中のＶビットがセ
ットしている場合にはキャッシュヒットを判定し、そう
でない場合にはミスヒットを判定する。

【００２２】キャッシュ制御部３３は、ヒット判定時に
は、アクセスしたキャッシュタグ部３２内エントリ（ヒ
ットエントリ）に対応するキャッシュデータ部３１のキ
ャッシュブロック（ヒットしたキャッシュブロック）の
データを読み込み、同データ中のアクセス対象アドレス
のデータ部分をＣＰＵ１に返す（ステップＳ３）。

【００２３】これに対してミスヒット判定時には、キャ
ッシュ制御部３３は、まず置き換えの対象となるキャッ
シュタグ部３２内エントリ、即ち（ダイレクトマッピン
グ方式の本実施例では）アクセスしたキャッシュタグ部
３２内エントリ（ミスヒットエントリ）のＭビットがセ
ット状態にあるか否かをチェックする（ステップＳ
４）。

【００２４】もし、ミスヒットエントリのＭビットがセ
ット状態にある場合には、即ちアクセスしたミスヒット
エントリに対応するキャッシュデータ部３１のキャッシ
ュブロック（ミスヒットしたキャッシュブロック）のデ
ータがフレームバッファ２に書き戻されていない場合に
は、このデータをライトバッファ３５に書き出すと共
に、同エントリ中のＭビットおよびＶビットをリセット
する（ステップＳ５）。このキャッシュブロックデータ
をライトバッファ３５に書き出す際には、（後述するス
テップＳ８でのフレームバッファ２への書き出しが可能
なように）対応するフレームバッファ２のアドレスが例
えばワード単位に付加される。

【００２５】キャッシュ制御部３３は、ステップＳ５を
実行すると、ステップＳ１で算出したブロック番号の矩
形ブロックのデータをフレームバッファ２から読み出す
（ステップＳ６）。

【００２６】次にキャッシュ制御部３３は、読み出した
ブロックデータを、キャッシュデータ部３１内のミスヒ
ットしたキャッシュブロックに書き込むと共に、同デー
タ中のアクセス対象アドレスのデータ部分をＣＰＵ１に
返す（ステップＳ７）。このステップＳ７においてキャ
ッシュ制御部３３は、キャッシュタグ部３２のミスヒッ
トエントリのＶビットをセットする。その後、キャッシ
ュ制御部３３は、ライトバッファ３５に格納されている
ブロックデータを、フレームバッファ２に書き出す（ス
テップＳ８）。

【００２７】一方、ミスヒットエントリのＭビットがリ
セット状態にある場合には、即ちキャッシュデータ部３
１内のミスヒットしたキャッシュブロックのデータが既
にフレームバッファ２に書き戻されている場合には、キ
ャッシュ制御部３３は上記ステップＳ６，Ｓ７と同様の
動作を行う。即ちキャッシュ制御部３３はまず、ステッ
プＳ１で算出したブロック番号の矩形ブロックのデータ
をフレームバッファ２から読み出す（ステップＳ９）。
次にキャッシュ制御部３３は、読み出したデータをキャ
ッシュデータ部３１内のミスヒットしたキャッシュブロ
ックに書き込むと共に、同データ中のアクセス対象アド
レスのデータ部分をＣＰＵ１に返す（ステップＳ１
０）。このステップＳ１０においてキャッシュ制御部３
３は、キャッシュタグ部３２のミスヒットエントリのＶ
ビットをセットする。 （ｂ）ＣＰＵ１からのフレームバッファライト要求時の
動作 次に、ＣＰＵ１からのフレームバッファライト要求時の
動作を図５のフローチャートを参照して説明する。

【００２８】キャッシュメモリ装置３内のキャッシュ制
御部３３は、ＣＰＵ１からフレームバッファライト要求
を受取った場合、同要求の示す（フレームバッファ２
の）アクセス対象アドレスから、前記（１）式に従っ
て、そのアクセス先が属するフレームバッファ２上の矩
形ブロックのブロック番号を算出する（ステップＳ１
１）。

【００２９】次にキャッシュ制御部３３は、算出したブ
ロック番号の下位のＮビット（ブロック番号下位）によ
りキャッシュタグ部３２をアクセスし、このブロック番
号下位の指定するキャッシュタグ部３２内エントリの情
報をもとに、算出したブロック番号の矩形ブロックのデ
ータがキャッシュデータ部３１に保持されているか否か
の前記したリード要求時のステップＳ２（図４参照）と
同様の判定（ヒットチェック）を行う（ステップＳ１
２）。

【００３０】キャッシュ制御部３３は、ヒット判定時に
は、キャッシュタグ部３２内のヒットエントリに対応す
るキャッシュデータ部３１のキャッシュブロック（ヒッ
トしたキャッシュブロック）にＣＰＵ１からのライトデ
ータを書き込むと共に、ヒットエントリのＭビットをセ
ットする（ステップＳ１３）。

【００３１】これに対してミスヒット判定時には、キャ
ッシュ制御部３３は、まずアクセスしたキャッシュタグ
部３２内エントリ（ミスヒットエントリ）のＭビットが
セット状態にあるか否かをチェックする（ステップＳ１
４）。

【００３２】もし、ミスヒットエントリのＭビットがセ
ット状態にある場合には、このミスヒットエントリに対
応するキャッシュデータ部３１のキャッシュブロック
（ミスヒットしたキャッシュブロック）のデータをライ
トバッファ３５に書き出すと共に、同エントリ中のＭビ
ットおよびＶビットをリセットする（ステップＳ１
５）。

【００３３】キャッシュ制御部３３は、ステップＳ１５
を実行すると、ステップＳ１１で算出したブロック番号
の矩形ブロックのデータをフレームバッファ２から読み
出す（ステップＳ１６）。

【００３４】次にキャッシュ制御部３３は、読み出した
ブロックデータをキャッシュデータ部３１内のミスヒッ
トしたキャッシュブロックに書き込む（ステップＳ１
７）。このステップＳ１７においてキャッシュ制御部３
３は、ブロックデータを書き込んだキャッシュデータ部
３１のキャッシュブロックにＣＰＵ１からのライトデー
タを書き込むと共に、ミスヒットエントリのＭビットお
よびＶビットをセットする。その後、キャッシュ制御部
３３は、ライトバッファ３５に格納されているブロック
データを、フレームバッファ２に書き出す（ステップＳ
１８）。

【００３５】一方、ミスヒットエントリのＭビットがリ
セット状態にある場合には、キャッシュ制御部３３は上
記ステップＳ１６，Ｓ１７と同様の動作を行う。即ちキ
ャッシュ制御部３３はまず、ステップＳ１１で算出した
ブロック番号の矩形ブロックのデータをフレームバッフ
ァ２から読み出す（ステップＳ１９）。次にキャッシュ
制御部３３は、読み出したデータをキャッシュデータ部
３１内のミスヒットしたキャッシュブロックに書き込む
（ステップＳ２０）。このステップＳ２０においてキャ
ッシュ制御部３３は、ブロックデータを書き込んだキャ
ッシュデータ部３１のキャッシュブロックにＣＰＵ１か
らのライトデータを書き込むと共に、ミスヒットエント
リのＭビットおよびＶビットをセットする。 （ｃ）キャッシュ内容の周期的フラッシュ 次に、キャッシュデータ部３１の保持内容の周期的フラ
ッシュについて説明する。

【００３６】まずキャッシュフラッシュ部３４は、一定
時間毎にキャッシュタグ部３２の全エントリを走査し
て、ＶビットおよびＭビットがセット状態にあるエント
リを探す。もし、ＶビットおよびＭビットがセット状態
にあるキャッシュタグ部３２内エントリが存在する場合
には、キャッシュフラッシュ部３４は、そのエントリに
対応するキャッシュデータ部３１内キャッシュブロック
には、有効なブロックデータが保持されており、しかも
同データはフレームバッファ２に書き戻されていないも
のとして、そのキャッシュブロックの保持データのフレ
ームバッファ２への書き戻しをキャッシュ制御部３３に
対して要求する。

【００３７】キャッシュ制御部３３は、キャッシュフラ
ッシュ部３４からの書き戻し要求に従い、該当するキャ
ッシュデータ部３１内のキャッシュブロックのデータを
ライトバッファ３５を通してフレームバッファ２に書き
込んで、キャッシュデータ部３１の内容とフレームバッ
ファ２の内容の同一化を図る。同時にキャッシュ制御部
３３は、対応するキャッシュタグ部３２内エントリのＭ
ビットをリセットする。 なお、前記実施例では、ダイ
レクトマッピング方式のキャッシュメモリ装置に実施し
た場合について説明したが、この発明は、セットアソシ
アティブ方式など、他のマッピング方式のキャッシュメ
モリ装置にも適用可能である。

【００３８】また、前記実施例では、バスにフレームバ
ッファが直接接続された計算機システムにおけるキャッ
シュメモリ装置、即ちＣＰＵとバスとの間に接続される
キャッシュメモリ装置に実施した場合について説明した
が、この発明は、バスとフレームバッファの間に接続さ
れるキャッシュメモリ装置にも適用可能である。

【００３９】

【発明の効果】以上詳述したようにこの発明によれば、
フレームバッファの一部の写しを有するキャッシュメモ
リ装置（内のキャッシュデータメモリ）のキャッシュ単
位を、従来のような走査線方向の線分に相当するアドレ
スが連続するブロックではなくて、２次元的な広がりを
持つ矩形ブロックとし、且つコピーバック方式を適用す
る構成としたので、ホスト装置（汎用プロセッサ）から
フレームバッファへの書き込み要求が頻繁に発生する描
画時には、一旦キャッシュミスとなっても、該当するフ
レームバッファ上の矩形ブロックのデータがキャッシュ
データメモリに読み込まれるので、これに続くフレーム
バッファ上での２次元近傍への書き込み要求はキャッシ
ュヒットする可能性が高くなり、フレームバッファへの
書き込み操作の高速化が図れる。

【００４０】また、この発明によれば、キャッシュタグ
メモリの全エントリを周期的に走査してフレームバッフ
ァへの書き戻しが必要なキャッシュデータメモリ内のブ
ロックを検出し、そのブロックのデータがフレームバッ
ファへ書き戻される構成としたので、従来のコピーバッ
ク方式のキャッシュメモリ装置とは異なり、キャッシデ
ータメモリの内容が変更されてから、その変更されたデ
ータがフレームバッファに書き戻されるまでの遅延時間
が、一定時間内になるように保証される。したがって、
この遅延時間（キャッシュタグメモリの全エントリを操
作する周期）を、人間の目にとって遅れを感じない程度
に設定するならば、動画像のリアルタイム表示にも向
く。

【図面の簡単な説明】

【図１】この発明のフレームバッファ向きキャッシュメ
モリ装置を備えた計算機システムの一実施例を示すブロ
ック構成図。

【図２】図１のフレームバッファ２をｆn ×ｆm 個の矩
形ブロック（キャッシュブロック）に分割した様子を示
す図。

【図３】図１のキャッシュタグ部３２とキャッシュデー
タ部３１の構成を示す図。

【図４】ＣＰＵ１からのフレームバッファリード要求時
におけるキャッシュ制御部３３の動作を説明するための
フローチャート。

【図５】ＣＰＵ１からのフレームバッファライト要求時
におけるキャッシュ制御部３３の動作を説明するための
フローチャート。

【符号の説明】

１…ＣＰＵ（汎用プロセッサ、ホスト装置）、２…フレ
ームバッファ、３…キャッシュメモリ装置、４…バス、
３１…キャッシュデータ部（キャッシュデータメモ
リ）、３２…キャッシュタグ部（キャッシュタグメモ
リ）、３４…キャッシュフラッシュ部、３５…ライトバ
ッファ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画面表示用の画像が格納されるフレーム
   バッファを所定サイズの矩形領域に相当する複数の矩形
   ブロックに分割した場合に、同フレームバッファの一部
   の写しをこの矩形ブロックを単位に保持するためのキャ
   ッシュデータメモリと、 前記フレームバッファ上のいずれの矩形ブロックのデー
   タが前記キャッシュデータメモリに保持されているかを
   少なくとも示すタグ情報を保持するためのキャッシュタ
   グメモリと、 コピーバック方式によるキャッシュ制御を行うキャッシ
   ュ制御手段であって、ホスト装置からのフレームバッフ
   ァアクセス要求を受けて前記キャッシュタグメモリを参
   照することにより、その要求先が属する前記フレームバ
   ッファ上の矩形ブロックのデータが前記キャッシュデー
   タメモリに保持されているか否かのヒットチェックを行
   い、ミスヒットの場合には、この矩形ブロックのデータ
   を前記フレームバッファから前記キャッシュデータメモ
   リに読み込み、ライト要求時のミスヒットの場合であれ
   ば、この読み込んだブロックデータを前記ホスト装置か
   らのライトデータにより変更するキャッシュ制御手段
   と、 を具備することを特徴とするフレームバッファ向きキャ
   ッシュメモリ装置。
2. 【請求項２】 前記タグ情報中に、対応する前記キャッ
   シュデータメモリ内の矩形ブロックのデータが同メモリ
   内でのみ変更されていることを示すための変更情報を持
   たせると共に、前記キャッシュタグメモリの全エントリ
   を周期的に走査して、前記タグ情報中の変更情報により
   前記キャッシュデータメモリ内のブロックデータが変更
   されていることが示されているエントリを検出し、同ブ
   ロックデータの前記フレームバッファへの書き戻しを前
   記キャッシュ制御手段に要求するキャッシュフラッシュ
   手段を更に備えたことを特徴とする請求項１記載のフレ
   ームバッファ向きキャッシュメモリ装置。