JP3060988B2 - 画像データ処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、処理装置と、画像
記憶装置と、両者の間に置かれた画像キャッシュ制御装
置とを備えた画像データ処理装置に関し、特に、画像キ
ャッシュ制御装置が備えているキャッシュバッファのヒ
ット率を高めることにより、リード，ライト処理を高速
に行えるようにした画像データ処理装置に関する。
記憶装置と、両者の間に置かれた画像キャッシュ制御装
置とを備えた画像データ処理装置に関し、特に、画像キ
ャッシュ制御装置が備えているキャッシュバッファのヒ
ット率を高めることにより、リード，ライト処理を高速
に行えるようにした画像データ処理装置に関する。
【０００２】
【従来の技術】従来から、リード，ライト処理を高速化
するため、処理装置と画像記憶装置との間にキャッシュ
バッファを備えた画像キャッシュ制御装置を配置するよ
うにした画像データ処理装置が知られている。
するため、処理装置と画像記憶装置との間にキャッシュ
バッファを備えた画像キャッシュ制御装置を配置するよ
うにした画像データ処理装置が知られている。
【０００３】ところで、画像記憶装置に２次元画面イメ
ージを格納する場合、従来は、一般に、第１水平走査線
上のｉ個の画素データを画像記憶装置の０番地〜（ｉ−
１）番地に格納し、第２水平走査線上のｉ個の画素デー
タを画像記憶装置のｉ番地〜（２ｉ−１）番地に格納す
るというように、画像記憶装置の連続したアドレスに第
１水平走査線から最後の水平走査線までの画素データを
順番に格納するようにしている。
ージを格納する場合、従来は、一般に、第１水平走査線
上のｉ個の画素データを画像記憶装置の０番地〜（ｉ−
１）番地に格納し、第２水平走査線上のｉ個の画素デー
タを画像記憶装置のｉ番地〜（２ｉ−１）番地に格納す
るというように、画像記憶装置の連続したアドレスに第
１水平走査線から最後の水平走査線までの画素データを
順番に格納するようにしている。
【０００４】このため、処理装置と画像記憶装置との間
に画像キャッシュ制御装置を配置した従来の画像データ
処理装置では、連続した所定本数分の水平走査線のデー
タを単位データとして、画像記憶装置からキャッシュバ
ッファへのデータのロード及びキャッシュバッファから
画像記憶装置への書き戻しを行っていた。つまり、キャ
ッシュバッファには、連続した所定本数分の水平走査線
のデータを単位にして画像記憶装置に格納されているデ
ータの写しが格納されることになる。
に画像キャッシュ制御装置を配置した従来の画像データ
処理装置では、連続した所定本数分の水平走査線のデー
タを単位データとして、画像記憶装置からキャッシュバ
ッファへのデータのロード及びキャッシュバッファから
画像記憶装置への書き戻しを行っていた。つまり、キャ
ッシュバッファには、連続した所定本数分の水平走査線
のデータを単位にして画像記憶装置に格納されているデ
ータの写しが格納されることになる。
【０００５】
【発明が解決しようとする課題】ところで、画像データ
処理装置に於いては、処理装置から画像記憶装置へのリ
ード，ライト操作は、画像描画処理の特性上、２次元画
面イメージ上の特定の複数の部分２次元領域に集中する
傾向がある。つまり、画像描画処理に於いては、２次元
画像イメージ上の特定の複数の部分２次元領域に対して
リードモディファイライト操作が頻繁に行われるので、
上記部分２次元領域に対してリード，ライト操作が頻繁
に行われることになる。
処理装置に於いては、処理装置から画像記憶装置へのリ
ード，ライト操作は、画像描画処理の特性上、２次元画
面イメージ上の特定の複数の部分２次元領域に集中する
傾向がある。つまり、画像描画処理に於いては、２次元
画像イメージ上の特定の複数の部分２次元領域に対して
リードモディファイライト操作が頻繁に行われるので、
上記部分２次元領域に対してリード，ライト操作が頻繁
に行われることになる。
【０００６】今、例えば、図６に示す２次元画面イメー
ジ中の図形６１，６２に対してリードモディファイライ
ト操作が行われる場合を考えてみる。上述した従来の技
術は、連続した所定本数分の水平走査線のデータを単位
データにしてキャッシュバッファに写しを格納するよう
にしているので、図形６１，６２の画素データを含む単
位データの数はかなり多くなる。従って、キャッシュバ
ッファに、図形６１，６２の画素データを含む単位デー
タの写しを全て格納しておくことは難しい。このため、
図形６１，６２に対するリードモディファイライト操作
が頻繁に行われると、ミスヒットが頻繁に発生する可能
性が高くなる。つまり、連続した所定本数分の水平走査
線のデータを単位データとしている従来の技術では、ミ
スヒットが頻繁に発生しやすく、ミスヒットが発生する
と、画像記憶装置からキャッシュバッファへのデータの
ロードや、キャッシュバッファから画像記憶装置への書
き戻しを行わなければならないので、リード，ライト処
理が遅くなるという問題があった。
ジ中の図形６１，６２に対してリードモディファイライ
ト操作が行われる場合を考えてみる。上述した従来の技
術は、連続した所定本数分の水平走査線のデータを単位
データにしてキャッシュバッファに写しを格納するよう
にしているので、図形６１，６２の画素データを含む単
位データの数はかなり多くなる。従って、キャッシュバ
ッファに、図形６１，６２の画素データを含む単位デー
タの写しを全て格納しておくことは難しい。このため、
図形６１，６２に対するリードモディファイライト操作
が頻繁に行われると、ミスヒットが頻繁に発生する可能
性が高くなる。つまり、連続した所定本数分の水平走査
線のデータを単位データとしている従来の技術では、ミ
スヒットが頻繁に発生しやすく、ミスヒットが発生する
と、画像記憶装置からキャッシュバッファへのデータの
ロードや、キャッシュバッファから画像記憶装置への書
き戻しを行わなければならないので、リード，ライト処
理が遅くなるという問題があった。
【０００７】そこで、本発明の目的は、キャッシュバッ
ファのヒット率を高めることによりリード，ライト処理
を高速に行えるようにした画像データ処理装置を提供す
ることにある。
ファのヒット率を高めることによりリード，ライト処理
を高速に行えるようにした画像データ処理装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、処理装置と、画像記憶装置と、前記処理装置
と前記画像記憶装置との間に置かれる画像キャッシュ制
御装置とを備えた画像データ処理装置に於いて、前記画
像記憶装置は、２次元画面イメージを縦方向及び横方向
に分割した時に構成される複数の矩形領域毎の矩形デー
タ格納領域であって、対応する矩形領域中に存在する画
素の画素データをその先頭部分から順に格納する矩形デ
ータ格納領域を有し、前記画像キャッシュ制御装置は、
前記複数の矩形データ格納領域の内の、一部の矩形デー
タ格納領域に格納されているデータの写しが格納される
キャッシュバッファと、前記処理装置が出力した、前記
２次元画面イメージ上の或る画素を示すアドレスに基づ
いて、前記或る画素に対応する画素データが格納されて
いる矩形データ格納領域を示す領域アドレス及び前記或
る画素に対応する画素データが矩形データ格納領域中の
どの位置に存在するかを示す領域内アドレスを算出する
領域アドレス算出部と、前記処理装置が出力したアドレ
スによって示される画素の画素データが前記キャッシュ
バッファに存在する場合は、前記領域アドレス算出部で
算出された領域アドレス及び領域内アドレスに基づいて
前記キャッシュバッファをアクセスし、前記処理装置が
出力したアドレスによって示される画素の画素データが
前記キャッシュバッファに存在しない場合は、必要に応
じて前記キャッシュバッファに格納されている写しを前
記画像記憶装置に書き戻した後、前記領域アドレス算出
部で算出された領域アドレスによって示される前記画像
記憶装置中の矩形データ格納領域に格納されているデー
タを前記キャッシュバッファへロードする制御部とを備
えている。
するため、処理装置と、画像記憶装置と、前記処理装置
と前記画像記憶装置との間に置かれる画像キャッシュ制
御装置とを備えた画像データ処理装置に於いて、前記画
像記憶装置は、２次元画面イメージを縦方向及び横方向
に分割した時に構成される複数の矩形領域毎の矩形デー
タ格納領域であって、対応する矩形領域中に存在する画
素の画素データをその先頭部分から順に格納する矩形デ
ータ格納領域を有し、前記画像キャッシュ制御装置は、
前記複数の矩形データ格納領域の内の、一部の矩形デー
タ格納領域に格納されているデータの写しが格納される
キャッシュバッファと、前記処理装置が出力した、前記
２次元画面イメージ上の或る画素を示すアドレスに基づ
いて、前記或る画素に対応する画素データが格納されて
いる矩形データ格納領域を示す領域アドレス及び前記或
る画素に対応する画素データが矩形データ格納領域中の
どの位置に存在するかを示す領域内アドレスを算出する
領域アドレス算出部と、前記処理装置が出力したアドレ
スによって示される画素の画素データが前記キャッシュ
バッファに存在する場合は、前記領域アドレス算出部で
算出された領域アドレス及び領域内アドレスに基づいて
前記キャッシュバッファをアクセスし、前記処理装置が
出力したアドレスによって示される画素の画素データが
前記キャッシュバッファに存在しない場合は、必要に応
じて前記キャッシュバッファに格納されている写しを前
記画像記憶装置に書き戻した後、前記領域アドレス算出
部で算出された領域アドレスによって示される前記画像
記憶装置中の矩形データ格納領域に格納されているデー
タを前記キャッシュバッファへロードする制御部とを備
えている。
【０００９】この構成に於いては、画像記憶装置は、２
次元画面イメージを縦方向及び横方向に分割した時に構
成される複数の矩形領域毎の矩形データ格納領域であっ
て、対応する矩形領域中に存在する画素の画素データを
その先頭部分から順に格納する矩形データ格納領域を有
している。
次元画面イメージを縦方向及び横方向に分割した時に構
成される複数の矩形領域毎の矩形データ格納領域であっ
て、対応する矩形領域中に存在する画素の画素データを
その先頭部分から順に格納する矩形データ格納領域を有
している。
【００１０】処理装置が２次元画面イメージ上の或る画
素をアクセスするためにアドレスを出力すると、画像キ
ャッシュ制御装置では、領域アドレス算出部が、上記或
る画素に対応する画素データが格納されている矩形デー
タ格納領域を示す領域アドレス及び上記或る画素に対応
する画素データが矩形データ格納領域中のどの位置に存
在するかを示す領域内アドレスを算出する。そして、制
御部は、処理装置から出力されたアドレスによって示さ
れる画素データがキャッシュバッファ上に存在する場合
は、領域アドレス算出部で算出された領域アドレス及び
領域内アドレスに基づいてキャッシュバッファをアクセ
スする。これに対して、上記アドレスによって示される
画素がキャッシュバッファ上に存在しない場合は、必要
に応じてキャッシュバッファに格納されているデータの
写しの書き戻しを行った後、領域アドレス算出部で算出
された領域アドレスによって示される前記画像記憶装置
の矩形データ格納領域に格納されているデータをキャッ
シュバッファへロードする。
素をアクセスするためにアドレスを出力すると、画像キ
ャッシュ制御装置では、領域アドレス算出部が、上記或
る画素に対応する画素データが格納されている矩形デー
タ格納領域を示す領域アドレス及び上記或る画素に対応
する画素データが矩形データ格納領域中のどの位置に存
在するかを示す領域内アドレスを算出する。そして、制
御部は、処理装置から出力されたアドレスによって示さ
れる画素データがキャッシュバッファ上に存在する場合
は、領域アドレス算出部で算出された領域アドレス及び
領域内アドレスに基づいてキャッシュバッファをアクセ
スする。これに対して、上記アドレスによって示される
画素がキャッシュバッファ上に存在しない場合は、必要
に応じてキャッシュバッファに格納されているデータの
写しの書き戻しを行った後、領域アドレス算出部で算出
された領域アドレスによって示される前記画像記憶装置
の矩形データ格納領域に格納されているデータをキャッ
シュバッファへロードする。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１２】図１は本発明の実施例のブロック図であ
り、処理装置１と、画像キャッシュ制御装置２と、画像
記憶装置３とから構成されている。処理装置１と画像キ
ャッシュ制御装置２とは、アドレスバス１１，データバ
ス１２及びリードライト信号線１３により接続され、画
像キャッシュ制御装置２と画像記憶装置３とは、アドレ
スバス３２，データバス３３及びリードライト信号線３
４により接続されている。
り、処理装置１と、画像キャッシュ制御装置２と、画像
記憶装置３とから構成されている。処理装置１と画像キ
ャッシュ制御装置２とは、アドレスバス１１，データバ
ス１２及びリードライト信号線１３により接続され、画
像キャッシュ制御装置２と画像記憶装置３とは、アドレ
スバス３２，データバス３３及びリードライト信号線３
４により接続されている。
【００１３】画像記憶装置３は、１画面分の２次元画面
イメージを格納するものであり、図２に示すように、サ
イズが等しいｍ個の矩形データ格納領域＃１〜＃ｍを有
している。各矩形データ格納領域＃１〜＃ｍには、２次
元画面イメージを図３に示すように縦，横方向に分割し
た時に構成されるサイズが等しいｍ個の矩形領域ｋ１〜
ｋｍについてのデータがそれぞれ格納される。各矩形領
域ｋ１〜ｋｍには、図３に示すように、ｎ個の画素ｐ１
〜ｐｎが存在する。従って、画像記憶装置３の矩形デー
タ格納領域＃１〜＃ｍには、それぞれ矩形領域ｋ１〜ｋ
ｍ中に存在するｎ個の画素データｐ１〜ｐｎについての
画素データＤｐ１〜Ｄｐｎが、その領域の先頭部分から
順に格納される。
イメージを格納するものであり、図２に示すように、サ
イズが等しいｍ個の矩形データ格納領域＃１〜＃ｍを有
している。各矩形データ格納領域＃１〜＃ｍには、２次
元画面イメージを図３に示すように縦，横方向に分割し
た時に構成されるサイズが等しいｍ個の矩形領域ｋ１〜
ｋｍについてのデータがそれぞれ格納される。各矩形領
域ｋ１〜ｋｍには、図３に示すように、ｎ個の画素ｐ１
〜ｐｎが存在する。従って、画像記憶装置３の矩形デー
タ格納領域＃１〜＃ｍには、それぞれ矩形領域ｋ１〜ｋ
ｍ中に存在するｎ個の画素データｐ１〜ｐｎについての
画素データＤｐ１〜Ｄｐｎが、その領域の先頭部分から
順に格納される。
【００１４】画像キャッシュ制御装置２は、領域アドレ
ス算出部２１と、領域アドレスレジスタ２２と、領域内
アドレスレジスタ２３と、ｊ個のタグ記憶部２４−１〜
２４−ｊと、ｊ個の比較部２５−１〜２５−ｊと、制御
部２６と、キャッシュバッファ２７とを備えている。
ス算出部２１と、領域アドレスレジスタ２２と、領域内
アドレスレジスタ２３と、ｊ個のタグ記憶部２４−１〜
２４−ｊと、ｊ個の比較部２５−１〜２５−ｊと、制御
部２６と、キャッシュバッファ２７とを備えている。
【００１５】領域アドレス算出部２１は、処理装置１が
アドレスバス１１に出力した、２次元画像イメージ上の
或る画素を示すアドレスに基づいて、上記或る画素に対
応する画素データが格納されている矩形データ格納領域
を示す領域アドレス及び上記画素データが矩形データ格
納領域中のどの位置に存在するかを示す領域内アドレス
を算出して領域アドレスレジスタ２２，領域内アドレス
レジスタ２３に格納する機能を有する。
アドレスバス１１に出力した、２次元画像イメージ上の
或る画素を示すアドレスに基づいて、上記或る画素に対
応する画素データが格納されている矩形データ格納領域
を示す領域アドレス及び上記画素データが矩形データ格
納領域中のどの位置に存在するかを示す領域内アドレス
を算出して領域アドレスレジスタ２２，領域内アドレス
レジスタ２３に格納する機能を有する。
【００１６】キャッシュバッファ２７は、ｊ個のセット
を有する。１つのセットには、１つの矩形データ格納領
域に格納されているデータ（矩形領域データ）の写しが
格納される。
を有する。１つのセットには、１つの矩形データ格納領
域に格納されているデータ（矩形領域データ）の写しが
格納される。
【００１７】タグ記憶部２４−１には、図４に示すよう
に、キャッシュバッファ２７が備えている第１セットに
格納されている矩形領域データの写しが、矩形データ格
納領域＃１〜＃ｍの内のどの領域の写しなのかを示す領
域アドレスと、第１セットの有効，無効を示す状態フラ
グとが格納される。他のタグ記憶部２４−２〜２４−ｊ
は、それぞれキャッシュバッファ２７の第２セット〜第
ｊセットに対応するものであり、タグ記憶部２４−１と
同様の情報を格納している。
に、キャッシュバッファ２７が備えている第１セットに
格納されている矩形領域データの写しが、矩形データ格
納領域＃１〜＃ｍの内のどの領域の写しなのかを示す領
域アドレスと、第１セットの有効，無効を示す状態フラ
グとが格納される。他のタグ記憶部２４−２〜２４−ｊ
は、それぞれキャッシュバッファ２７の第２セット〜第
ｊセットに対応するものであり、タグ記憶部２４−１と
同様の情報を格納している。
【００１８】比較部２５−１〜２５−ｊは、それぞれタ
グ記憶部２４−１〜２４−ｊに格納されている領域アド
レスと領域アドレスレジスタ２２に格納されている領域
アドレスとを比較すると共に、タグ記憶部２４−１〜２
４−ｊに格納されている状態フラグを調べ、領域アドレ
スが一致し、且つ状態フラグが有効になっている場合の
み、その出力信号を“１”とする。つまり、比較部２５
−１〜２５−ｊは、それぞれキャッシュバッファ２７の
第１〜第ｊセットに処理装置１がアクセスしようとして
いる画素の画素データを含む、有効な矩形領域データが
格納されている場合のみ、その出力信号を“１”とす
る。
グ記憶部２４−１〜２４−ｊに格納されている領域アド
レスと領域アドレスレジスタ２２に格納されている領域
アドレスとを比較すると共に、タグ記憶部２４−１〜２
４−ｊに格納されている状態フラグを調べ、領域アドレ
スが一致し、且つ状態フラグが有効になっている場合の
み、その出力信号を“１”とする。つまり、比較部２５
−１〜２５−ｊは、それぞれキャッシュバッファ２７の
第１〜第ｊセットに処理装置１がアクセスしようとして
いる画素の画素データを含む、有効な矩形領域データが
格納されている場合のみ、その出力信号を“１”とす
る。
【００１９】制御部２６は、処理装置１がアクセスしよ
うとする画素の画素データを含む矩形領域データがキャ
ッシュバッファ２７に存在する場合には、キャッシュバ
ッファ２７をアクセスし、存在しない場合には、必要に
応じてキャッシュバッファ２７に格納されている矩形領
域データの写しを画像記憶装置３に書き戻した後、画像
記憶装置３に格納されている上記画素データを含む矩形
領域データをキャッシュバッファ２７にロードする。
うとする画素の画素データを含む矩形領域データがキャ
ッシュバッファ２７に存在する場合には、キャッシュバ
ッファ２７をアクセスし、存在しない場合には、必要に
応じてキャッシュバッファ２７に格納されている矩形領
域データの写しを画像記憶装置３に書き戻した後、画像
記憶装置３に格納されている上記画素データを含む矩形
領域データをキャッシュバッファ２７にロードする。
【００２０】次に本実施例の動作を説明する。
【００２１】先ず、リード時の動作を説明する。処理装
置１は２次元画面イメージ上の或る画素の画素データを
リードしようとする場合、アドレスバス１１にアドレス
を出力すると共にリードライト信号線１３にリード信号
を出力する。ここで、処理装置１は、第１水平走査線上
のｉ個の画素のアドレスを０〜（ｉ−１）番地，第２水
平走査線上のｉ個の画素のアドレスをｉ〜（２ｉ−１）
番地とする一次元的なアドレスによってリード対象とす
る画素を指定するものである。
置１は２次元画面イメージ上の或る画素の画素データを
リードしようとする場合、アドレスバス１１にアドレス
を出力すると共にリードライト信号線１３にリード信号
を出力する。ここで、処理装置１は、第１水平走査線上
のｉ個の画素のアドレスを０〜（ｉ−１）番地，第２水
平走査線上のｉ個の画素のアドレスをｉ〜（２ｉ−１）
番地とする一次元的なアドレスによってリード対象とす
る画素を指定するものである。
【００２２】処理装置１からアドレスが出力されると、
領域アドレス算出部２１は、そのアドレスによって示さ
れる画素の画素データが格納されている矩形データ格納
領域を示す領域アドレスを算出して領域アドレスレジス
タ２２格納する共に、上記画素データが矩形データ格納
領域中のどの位置に存在するかを示す領域内アドレスを
算出して領域内アドレスレジスタ２３に格納する。
領域アドレス算出部２１は、そのアドレスによって示さ
れる画素の画素データが格納されている矩形データ格納
領域を示す領域アドレスを算出して領域アドレスレジス
タ２２格納する共に、上記画素データが矩形データ格納
領域中のどの位置に存在するかを示す領域内アドレスを
算出して領域内アドレスレジスタ２３に格納する。
【００２３】ここで、領域アドレス，領域内アドレスの
算出方法は、種々の方法を採用することができる。例え
ば、処理装置１が出力する全てのアドレスに対して、そ
のアドレスに対応する領域アドレス，領域内アドレスを
登録した図５に示すようなテーブルを用意しておき、処
理装置１からアドレスが出力された時、上記テーブルを
参照して領域アドレス，領域内アドレスを求めるという
ような方法を採用しても良いし、計算によって領域アド
レス，領域内アドレスを求めるというような方法を採用
しても良い。
算出方法は、種々の方法を採用することができる。例え
ば、処理装置１が出力する全てのアドレスに対して、そ
のアドレスに対応する領域アドレス，領域内アドレスを
登録した図５に示すようなテーブルを用意しておき、処
理装置１からアドレスが出力された時、上記テーブルを
参照して領域アドレス，領域内アドレスを求めるという
ような方法を採用しても良いし、計算によって領域アド
レス，領域内アドレスを求めるというような方法を採用
しても良い。
【００２４】領域アドレスレジスタ２２に領域アドレス
が格納されると、比較部２５−１〜２５−ｊは、それぞ
れタグ記憶部２４−１〜２４−ｊに格納されている領域
アドレスと領域アドレスレジスタ２２に格納されている
領域アドレスとを比較すると共に、タグ記憶部２４−１
〜２４−ｊに格納されている状態フラグが有効になって
いるか否かを調べる。そして、領域アドレスが一致し、
且つ状態フラグが有効になっている場合のみ、その出力
信号を“１”とする。
が格納されると、比較部２５−１〜２５−ｊは、それぞ
れタグ記憶部２４−１〜２４−ｊに格納されている領域
アドレスと領域アドレスレジスタ２２に格納されている
領域アドレスとを比較すると共に、タグ記憶部２４−１
〜２４−ｊに格納されている状態フラグが有効になって
いるか否かを調べる。そして、領域アドレスが一致し、
且つ状態フラグが有効になっている場合のみ、その出力
信号を“１”とする。
【００２５】今、例えば、処理装置１がリードしようと
する画素の画素データを含む矩形領域データの写しが、
キャッシュバッファ２７の第１セットに格納され、且つ
第１セットが有効であるか否かを示す状態フラグが有効
になっていたとすると、比較部２５−１の出力信号のみ
が“１”となる。
する画素の画素データを含む矩形領域データの写しが、
キャッシュバッファ２７の第１セットに格納され、且つ
第１セットが有効であるか否かを示す状態フラグが有効
になっていたとすると、比較部２５−１の出力信号のみ
が“１”となる。
【００２６】制御部２６は、比較部２５−１の出力信号
が“１”となると、キャッシュセレクト信号２８−１〜
２８−ｊの内の、第１セットを選択するキャッシュセレ
クト信号２８−１のみを“１”とする。これと同時に、
制御部２６は、領域内アドレスレジスタ２３に格納され
ている領域内アドレスをアドレスバス２９を介してキャ
ッシュバッファ２７に供給すると共に、リード信号をリ
ードライト信号線３１を介してキャッシュバッファ２７
に供給する。これにより、キャッシュバッファ２７から
データバス３０に、処理装置１がリードしようとしてい
る画素データが出力され、制御部２６は、データバス３
０に出力された画素データをデータバス１２を介して処
理装置１に送る。
が“１”となると、キャッシュセレクト信号２８−１〜
２８−ｊの内の、第１セットを選択するキャッシュセレ
クト信号２８−１のみを“１”とする。これと同時に、
制御部２６は、領域内アドレスレジスタ２３に格納され
ている領域内アドレスをアドレスバス２９を介してキャ
ッシュバッファ２７に供給すると共に、リード信号をリ
ードライト信号線３１を介してキャッシュバッファ２７
に供給する。これにより、キャッシュバッファ２７から
データバス３０に、処理装置１がリードしようとしてい
る画素データが出力され、制御部２６は、データバス３
０に出力された画素データをデータバス１２を介して処
理装置１に送る。
【００２７】これに対して、処理装置１がリードしよう
としている画素の画素データを含む矩形領域データを格
納した、状態フラグが有効になっているセットが、キャ
ッシュバッファ２７中に存在しない場合には、比較部２
５−１〜２５−ｊの出力信号は全て“０”となる。
としている画素の画素データを含む矩形領域データを格
納した、状態フラグが有効になっているセットが、キャ
ッシュバッファ２７中に存在しない場合には、比較部２
５−１〜２５−ｊの出力信号は全て“０”となる。
【００２８】制御部２６は、比較部２５−１〜２５−ｊ
の出力信号が全て“０”である場合は、先ず、タグ記憶
部２４−１〜２４−ｊの状態フラグを参照し、キャッシ
ュバッファ２７の第１セット〜第ｊセットの中で無効に
なっているものを探す。
の出力信号が全て“０”である場合は、先ず、タグ記憶
部２４−１〜２４−ｊの状態フラグを参照し、キャッシ
ュバッファ２７の第１セット〜第ｊセットの中で無効に
なっているものを探す。
【００２９】そして、無効になっているセットを探し出
せた場合は、その内の１つを選択して以下の処理を行
う。
せた場合は、その内の１つを選択して以下の処理を行
う。
【００３０】先ず、制御部２６は、画像記憶装置３にア
ドレスバス３２を介して領域アドレスレジスタ２２にセ
ットされている領域アドレスによって示される矩形デー
タ格納領域中の全てのアドレスを順次供給すると共に、
リードライト信号線３４を介してリード信号を供給す
る。
ドレスバス３２を介して領域アドレスレジスタ２２にセ
ットされている領域アドレスによって示される矩形デー
タ格納領域中の全てのアドレスを順次供給すると共に、
リードライト信号線３４を介してリード信号を供給す
る。
【００３１】これにより、画像記憶装置３からデータバ
ス３３に、上記領域アドレスによって示される矩形デー
タ格納領域中のデータが出力される。
ス３３に、上記領域アドレスによって示される矩形デー
タ格納領域中のデータが出力される。
【００３２】その後、制御部２６は、選択したキャッシ
ュバッファ２７のセット（例えば、第ｊセットとする）
に対応するキャッシュセレクト信号２８−ｊを“１”に
する。これと同時に、制御部２６は、データバス３０に
画像記憶装置３から出力された矩形領域データを出力す
ると共に、リードライト信号線３１にライト信号を出力
する。
ュバッファ２７のセット（例えば、第ｊセットとする）
に対応するキャッシュセレクト信号２８−ｊを“１”に
する。これと同時に、制御部２６は、データバス３０に
画像記憶装置３から出力された矩形領域データを出力す
ると共に、リードライト信号線３１にライト信号を出力
する。
【００３３】これにより、キャッシュバッファ２７の第
ｊセットに画像記憶装置３から出力された矩形領域デー
タの写しがロードされる。また、キャッシュセレクト信
号２８−ｊが“１”の時に、タグ記憶部２４−ｊに、領
域アドレスレジスタ２２に格納されている領域アドレス
がセットされる。
ｊセットに画像記憶装置３から出力された矩形領域デー
タの写しがロードされる。また、キャッシュセレクト信
号２８−ｊが“１”の時に、タグ記憶部２４−ｊに、領
域アドレスレジスタ２２に格納されている領域アドレス
がセットされる。
【００３４】その後、制御部２６は、タグ記憶部２４−
ｊの状態フラグを有効を示すものに変更し、更に、前述
したと同様にしてキャッシュバッファ２７から処理装置
１がリードしようとしている画素データを読み出し、処
理装置１に供給する。
ｊの状態フラグを有効を示すものに変更し、更に、前述
したと同様にしてキャッシュバッファ２７から処理装置
１がリードしようとしている画素データを読み出し、処
理装置１に供給する。
【００３５】また、無効になっているセットを探し出せ
なかった場合は、制御部２６は、その内部に設けられて
いる図示を省略したＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔ
ｒｙＵｓｅｄ）回路により、キャッシュバッファ２７中
の最もアクセス時期の古いセットを探し出す。今、例え
ば、第ｊセットが探し出されたとすると、制御部２６
は、第ｊセットに格納されている矩形領域データの写し
を画像記憶装置３に書き戻すと共に、上記探し出した比
較部２５−ｊに格納されている状態フラグを無効にする
ことにより、キャッシュバッファ２７上に空きセットを
作る。
なかった場合は、制御部２６は、その内部に設けられて
いる図示を省略したＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔ
ｒｙＵｓｅｄ）回路により、キャッシュバッファ２７中
の最もアクセス時期の古いセットを探し出す。今、例え
ば、第ｊセットが探し出されたとすると、制御部２６
は、第ｊセットに格納されている矩形領域データの写し
を画像記憶装置３に書き戻すと共に、上記探し出した比
較部２５−ｊに格納されている状態フラグを無効にする
ことにより、キャッシュバッファ２７上に空きセットを
作る。
【００３６】その後、制御部２６は、前述したと同様の
処理を行い、処理装置１がリードしようとする画素の画
素データを含む矩形領域データをキャッシュバッファ２
７の第ｊセットにロードすると共に、タグ記憶部２４−
ｊに、領域アドレスレジスタ２２に格納されている領域
アドレスをセットし、更に、キャッシュバッファ２７か
ら処理装置１がリードしようとしている画素データを読
み出し、処理装置１に供給する。
処理を行い、処理装置１がリードしようとする画素の画
素データを含む矩形領域データをキャッシュバッファ２
７の第ｊセットにロードすると共に、タグ記憶部２４−
ｊに、領域アドレスレジスタ２２に格納されている領域
アドレスをセットし、更に、キャッシュバッファ２７か
ら処理装置１がリードしようとしている画素データを読
み出し、処理装置１に供給する。
【００３７】次にライト時の動作について説明する。処
理装置１は２次元画面イメージ上の或る画素の画素デー
タを画像記憶装置３にライトしようとする場合、アドレ
スバス１１にアドレスを、データバス１２にライトする
画素データを、リードライト信号線１３にライト信号を
出力する。
理装置１は２次元画面イメージ上の或る画素の画素デー
タを画像記憶装置３にライトしようとする場合、アドレ
スバス１１にアドレスを、データバス１２にライトする
画素データを、リードライト信号線１３にライト信号を
出力する。
【００３８】処理装置１からアドレスが出力されると、
領域アドレス算出部２１は、前述したと同様にして領域
アドレス，領域内アドレスを算出し、それらを領域アド
レスレジスタ２２，領域内アドレスレジスタ２３に格納
する。
領域アドレス算出部２１は、前述したと同様にして領域
アドレス，領域内アドレスを算出し、それらを領域アド
レスレジスタ２２，領域内アドレスレジスタ２３に格納
する。
【００３９】領域アドレスレジスタ２２に領域アドレス
が格納されると、比較部２５−１〜２５−ｊは、前述し
たと同様の処理を行う。
が格納されると、比較部２５−１〜２５−ｊは、前述し
たと同様の処理を行う。
【００４０】今、例えば、処理装置１がライトしようと
する画素の画素データを含む矩形領域データの写しが、
キャッシュバッファ２７の第１セットに格納され、且つ
その写しが有効であるか否かを示す状態フラグが有効に
なっていたとすると、比較部２５−１の出力信号のみが
“１”となる。
する画素の画素データを含む矩形領域データの写しが、
キャッシュバッファ２７の第１セットに格納され、且つ
その写しが有効であるか否かを示す状態フラグが有効に
なっていたとすると、比較部２５−１の出力信号のみが
“１”となる。
【００４１】制御部２６は、比較部２５−１の出力信号
が“１”となると、キャッシュセレクト信号２８−１〜
２８−ｊの内の、第１セットを選択するキャッシュセレ
クト信号２８−１のみを“１”とする。これと同時に、
制御部２６は、アドレスバス２９，データバス３０，リ
ードライト信号線３１を介してキャッシュバッファ２７
へ、領域内アドレスレジスタ２３に格納されている領域
内アドレス，処理装置１が出力した画素データ，ライト
信号を供給する。これにより、キャッシュバッファ２７
の第１セットの、領域内アドレスによって示される位置
に画素データがライトされる。
が“１”となると、キャッシュセレクト信号２８−１〜
２８−ｊの内の、第１セットを選択するキャッシュセレ
クト信号２８−１のみを“１”とする。これと同時に、
制御部２６は、アドレスバス２９，データバス３０，リ
ードライト信号線３１を介してキャッシュバッファ２７
へ、領域内アドレスレジスタ２３に格納されている領域
内アドレス，処理装置１が出力した画素データ，ライト
信号を供給する。これにより、キャッシュバッファ２７
の第１セットの、領域内アドレスによって示される位置
に画素データがライトされる。
【００４２】これに対して、処理装置１がライトしよう
としている画素データを含む矩形領域データを格納し
た、状態フラグが有効になっているセットがキャッシュ
バッファ２７中に存在しない場合には、比較部２５−１
〜２５−ｊの出力信号は全て“０”となる。
としている画素データを含む矩形領域データを格納し
た、状態フラグが有効になっているセットがキャッシュ
バッファ２７中に存在しない場合には、比較部２５−１
〜２５−ｊの出力信号は全て“０”となる。
【００４３】制御部２６は、比較部２５−１〜２５−ｊ
の出力信号が全て“０”である場合は、先ず、タグ記憶
部２４−１〜２４−ｊの状態フラグを参照し、キャッシ
ュバッファ２７の第１セット〜第ｊセットの中で無効に
なっているものを探す。
の出力信号が全て“０”である場合は、先ず、タグ記憶
部２４−１〜２４−ｊの状態フラグを参照し、キャッシ
ュバッファ２７の第１セット〜第ｊセットの中で無効に
なっているものを探す。
【００４４】そして、無効になっているセットを探し出
せた場合は、リード時と同様にその内の１つを選択し
（例えば、キャッシュバッファ２７中の第ｊセットを選
択したとする）、選択した第ｊセットに、領域アドレス
レジスタ２２にセットされている領域アドレスによって
示される、画像記憶装置３中の矩形データ格納領域に格
納されている矩形領域データをロードすると共に、タグ
記憶部２４−ｊに領域アドレスレジスタ２２に格納され
ている領域アドレスをセットし、更に、タグ記憶部２４
−ｊ中の状態フラグを有効を示すものに変更する。
せた場合は、リード時と同様にその内の１つを選択し
（例えば、キャッシュバッファ２７中の第ｊセットを選
択したとする）、選択した第ｊセットに、領域アドレス
レジスタ２２にセットされている領域アドレスによって
示される、画像記憶装置３中の矩形データ格納領域に格
納されている矩形領域データをロードすると共に、タグ
記憶部２４−ｊに領域アドレスレジスタ２２に格納され
ている領域アドレスをセットし、更に、タグ記憶部２４
−ｊ中の状態フラグを有効を示すものに変更する。
【００４５】その後、制御部２６は、前述したと同様の
処理を行い、キャッシュバッファ２７の第ｊセットに画
素データを書き込む。
処理を行い、キャッシュバッファ２７の第ｊセットに画
素データを書き込む。
【００４６】また、無効になっているセットを探し出せ
なかった場合は、制御部２６は、リード時と同様にして
キャッシュバッファ２７中に空きセットを作り、そのセ
ット（例えば、第ｊセット）へ、領域アドレスレジスタ
２２中の領域アドレスによって示される矩形データ格納
領域中の矩形領域データをロードする。その後、前述し
たと同様にしてキャッシュバッファ２７の第ｊセット
の、領域内アドレスレジスタ２３にセットされている領
域内アドレスによって示される位置に画素データをライ
トする。
なかった場合は、制御部２６は、リード時と同様にして
キャッシュバッファ２７中に空きセットを作り、そのセ
ット（例えば、第ｊセット）へ、領域アドレスレジスタ
２２中の領域アドレスによって示される矩形データ格納
領域中の矩形領域データをロードする。その後、前述し
たと同様にしてキャッシュバッファ２７の第ｊセット
の、領域内アドレスレジスタ２３にセットされている領
域内アドレスによって示される位置に画素データをライ
トする。
【００４７】今、例えば、図６に示す２次元画面イメー
ジ中の図形６１，６２に対してリードモディファイライ
ト操作を行う場合を考えてみる。本実施例では、２次元
画面イメージを縦方向及び横方向に分割した時に構成さ
れる矩形領域に格納される矩形領域データを単位データ
にして、キャッシュバッファに写しを格納するようにし
ているので、図形６１，６２の画素データを含む単位デ
ータの数は、従来の技術に比較して少なくなる。このた
め、図形６１，６２の画素データを含む全ての矩形領域
データを格納しておける可能性が従来の技術よりも高く
なるので、ミスヒットの発生する危険性を従来よりも少
なくすることが可能になり、この結果、リード，ライト
処理を高速に行うことが可能になる。
ジ中の図形６１，６２に対してリードモディファイライ
ト操作を行う場合を考えてみる。本実施例では、２次元
画面イメージを縦方向及び横方向に分割した時に構成さ
れる矩形領域に格納される矩形領域データを単位データ
にして、キャッシュバッファに写しを格納するようにし
ているので、図形６１，６２の画素データを含む単位デ
ータの数は、従来の技術に比較して少なくなる。このた
め、図形６１，６２の画素データを含む全ての矩形領域
データを格納しておける可能性が従来の技術よりも高く
なるので、ミスヒットの発生する危険性を従来よりも少
なくすることが可能になり、この結果、リード，ライト
処理を高速に行うことが可能になる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
キャッシュバッファのヒット率を高めることができるの
で、リード，ライト処理を従来の技術に比較して高速に
行うことができる。その理由は、２次元画面イメージを
縦方向及び横方向に分割した時に構成される矩形領域を
単位にしてキャッシュバッファにデータを格納できるよ
うにしたからである。
キャッシュバッファのヒット率を高めることができるの
で、リード，ライト処理を従来の技術に比較して高速に
行うことができる。その理由は、２次元画面イメージを
縦方向及び横方向に分割した時に構成される矩形領域を
単位にしてキャッシュバッファにデータを格納できるよ
うにしたからである。
【図１】本発明の実施例のブロック図である。
【図２】画像記憶装置３の構成例を示した図である。
【図３】矩形領域を説明するための図である。
【図４】タグ記憶部２４−１の内容例を示した図であ
る。
る。
【図５】領域アドレス算出部２１が使用するテーブルの
一例を示した図である。
一例を示した図である。
【図６】従来の技術の問題点を説明するための図であ
る。
る。
１…処理装置 １１…アドレスバス １２…データバス １３…リードライト信号線 ２…画像キャッシュ制御装置 ２１…領域アドレス算出部 ２２…領域アドレスレジスタ ２３…領域内アドレスレジスタ ２４−１〜２４−ｊ…タグ記憶部 ２５−１〜２５−ｊ…比較部 ２６…制御部 ２７…キャッシュバッファ ２８−１〜２８−ｊ…キャッシュセレクト信号 ２９…アドレスバス ３０…データバス ３１…リードライト信号線 ３２…アドレスバス ３３…データバス ３４…リードライト信号線 ３…画像記憶装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/60 G06F 12/08 H04N 5/937
Claims (3)
- 【請求項１】 処理装置と、画像記憶装置と、前記処理
装置と前記画像記憶装置との間に置かれる画像キャッシ
ュ制御装置とを備えた画像データ処理装置に於いて、 前記画像記憶装置は、 ２次元画面イメージを縦方向及び横方向に分割した時に
構成される複数の矩形領域毎の矩形データ格納領域であ
って、対応する矩形領域中に存在する画素の画素データ
をその先頭部分から順に格納する矩形データ格納領域を
有し、 前記画像キャッシュ制御装置は、 前記複数の矩形データ格納領域の内の、一部の矩形デー
タ格納領域に格納されているデータの写しが格納される
キャッシュバッファと、 前記処理装置が出力した、前記２次元画面イメージ上の
或る画素を示すアドレスに基づいて、前記或る画素に対
応する画素データが格納されている矩形データ格納領域
を示す領域アドレス及び前記或る画素に対応する画素デ
ータが矩形データ格納領域中のどの位置に存在するかを
示す領域内アドレスを算出する領域アドレス算出部と、 前記処理装置が出力したアドレスによって示される画素
の画素データが前記キャッシュバッファに存在する場合
は、前記領域アドレス算出部で算出された領域アドレス
及び領域内アドレスに基づいて前記キャッシュバッファ
をアクセスし、前記処理装置が出力したアドレスによっ
て示される画素の画素データが前記キャッシュバッファ
に存在しない場合は、必要に応じて前記キャッシュバッ
ファに格納されている写しを前記画像記憶装置に書き戻
した後、前記領域アドレス算出部で算出された領域アド
レスによって示される前記画像記憶装置中の矩形データ
格納領域に格納されているデータを前記キャッシュバッ
ファへロードする制御部とを備えたことを特徴とする画
像データ処理装置。 - 【請求項２】 前記キャッシュバッファに写しが格納さ
れている矩形データ格納領域の領域アドレスを管理する
タグ記憶部と、 前記領域アドレス算出手段で算出された領域アドレスと
前記タグ記憶部で管理されている領域アドレスとを比較
する比較部とを備え、且つ、 前記制御部は、前記比較部の比較結果に基づいて前記処
理装置が出力したアドレスによって示される画素の画素
データが前記キャッシュバッファに存在するか否かを判
断する構成を備えたことを特徴とする請求項１記載の画
像データ処理装置。 - 【請求項３】 前記領域アドレス算出部は、前記処理装
置が出力する全てのアドレスに対して、そのアドレスに
対応する領域アドレス，領域内アドレスが登録されたテ
ーブルを有し、前記処理装置がアドレスを出力した時、
前記テーブルを参照して領域アドレス，領域内アドレス
を求める構成を備えたことを特徴とする請求項２記載の
画像データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083352A JP3060988B2 (ja) | 1997-03-17 | 1997-03-17 | 画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083352A JP3060988B2 (ja) | 1997-03-17 | 1997-03-17 | 画像データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261076A JPH10261076A (ja) | 1998-09-29 |
| JP3060988B2 true JP3060988B2 (ja) | 2000-07-10 |
Family
ID=13800055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9083352A Expired - Fee Related JP3060988B2 (ja) | 1997-03-17 | 1997-03-17 | 画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060988B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338334A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
-
1997
- 1997-03-17 JP JP9083352A patent/JP3060988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10261076A (ja) | 1998-09-29 |
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Legal Events
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