JP2704043B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、中央処理装置（以下CPUと称す）と画像デ
ータメモリとの間に設けられた小容量のキャッシュメモ
リ装置を用いて、高速に画像処理を行う画像処理装置に
関するものである。

背景技術 従来の画像処理装置は第２図に示すような構成をして
いる。この画像処理装置は、CPU1及び画像データメモリ
２を有し、それらがアドレスバス３及びデータバス４を
介して接続されている。

CPU1がアドレスバス３を介して画像データメモリ２に
アドレスを供給し、データバス４を介して画像データメ
モリ２に画像データの読出し及び書込み（以下アクセス
と称す）を行う。この結果、画像データが生成される。
対象とする画像データをアクセスする場合、該画像デー
タをCPU1で演算する毎に画像データメモリ２から画像デ
ータをアクセスしなければならない。つまり、CPU1が画
像データメモリ２から書き込み先の画像データを一旦読
み込んで演算した後、書き込みするという動作を該画像
データの個数だけ必要となる。

例えば第３図の画像データの書込み例に示すように
“A"という文字の上に“V"という文字を演算して書込む
場合を考えてみる。文字“A",“V"の画像データが両者
とも32ビット×32パード（１ワードの持つビット数が32
ビットであり、それが32ワードである）で構成され、且
つCPU1のバンド幅が32ビットであれば、文字“A"と文字
“V"の描画でそれぞれ32回のリード処理、32回のライト
処理を要する。よって、合計128回の画像データメモリ
２へのアクセスが必要となる。このため、画像処理にか
かる時間（以下、アクセスタイムと称す）が大きい。

そこで、この画像データメモリ２へのアクセス回数を
少なくし、画像処理を高速化するため、第４図のような
画像処理装置がある。

この画像処理装置は、CPU11及び画像データメモリ12
を備え、それらの間にはキャッシュメモリ装置13が設け
られている。さらに、CPU11とキャッシュメモリ装置13
とがアドレスバス14及びデータバス15で接続され、画像
データメモリ12とキャッシュメモリ装置13とがアドレス
バス16及びデータバス17で接続されている。画像データ
メモリ12は複数のブロック領域B0〜B9で構成され、キャ
ッシュメモリ装置13は複数のエントリ領域E0〜E4で構成
されている。キャッシュメモリ装置に関する技術は「高
性能コンピュータアーキテクチャ」（斉藤忠夫、発田弘
著 丸善（株）発行）の第31頁から第42頁に示されてい
る。

CPU11は、キャッシュメモリ装置13に対してアドレス
バス14を介してアドレスを供給し、データバス15を介し
て画像データの受け渡しを行う。さらに、キャッシュメ
モリ装置13は、アドレスバス16を介してアドレスを供給
し、データバス17を介して画像データの受け渡しを行
う。

上記構成の画像処理装置の画像データのアクセス動作
について説明する。

CPU11が必要とする画像データがキャッシュメモリ装
置13に存在しなければ、キャッシュメモリ装置13は画像
データメモリ12から必要とする画像データを読んできて
CPU11に与える。例えば、図４に示すように、画像デー
タメモリ12中のブロックB3〜B6にある対象となる画像デ
ータの文字“A"をキャッシュメモリ装置13のエントリE1
〜E4にキャッシュする。キャッシュメモリ装置13に所望
の画像データが存在すれば、画像データのアクセス処理
はCPU11とキャッシュメモリ装置13との間のみで実行さ
れる。

さらに、画像データメモリを更新する際は、その必要
時にキャッシュメモリ装置13がまとめて更新するので、
CPU11は直接関知しない。従って、画像データのアクセ
スの動作が複数回あったとしても、画像データメモリ12
とは一度のリード処理と一度のライト処理で済むことに
なる。

このように、本装置では、画像データメモリ12と比べ
てアクセスの速いキャッシュメモリ装置13だけをCPU11
がアクセスするので、画像処理が高速になるという利点
を有していた。

しかしながら、この画像処理装置では、キャッシュメ
モリ装置13がエントリ単位でアクセスするため、対象と
する画像データだけでなく、同エントリ内の必要のない
データも一緒にアクセスしてしまう。そのため、無駄な
アクセスが生じアクセスタイムが遅くなるという問題が
あった。

さらに、無駄なデータがキャッシュメモリ装置13内に
存在するため、キャッシュのヒット率（求めるデータが
キャッシュメモリ装置13の中に見いだされる確率）が下
がり、アクセス効率が低下するという問題もあった。

そこで、この問題を解決するため、キャッシュメモリ
装置13のエントリを分割してその大きさを小さくするこ
とにより、無駄な領域を削除しようとする対策も考えら
れるが、この場合は、エントリのタグ（つまり、各エン
トリのアドレスの見出し）を収納するためのメモリの規
模が大きくなって、装置全体のハード量が増大すること
になり、満足のいく解決策にはならなかった。

本発明は前記従来技術の持っていた課題として、アク
セスタイムが遅い点及びアクセス効率が低下する等の点
について解決した画像処理装置を提供するものである。

発明の開示 本発明は前記課題を解決するために、所定の画像デー
タを格納する画像データメモリと、この画像データメモ
リに対して、画像データの書込み処理及び読出し処理を
実行する中央処理装置と、画像データメモリと中央処理
装置との間に設けられ、画像データメモリ及び中央処理
装置とに、それぞれバスを介して接続されたキャッシュ
メモリ装置とを有する画像処理装置において、画像デー
タメモリは、２次元方向に分割された複数個の第１の領
域から構成され、第１の領域はＭ×Ｎ個の第２の領域に
分割され、キャッシュメモリ装置は、画像データメモリ
に格納された画像データの一部を格納するものであっ
て、Ｍ×Ｎ個の第３の領域から構成され、第３の領域お
のおのに格納される画像データの量が前記第２の領域と
１つと同様なキャッシュメモリと、中央処理装置からバ
スを介して送達されるアドレスデータを解読し、アドレ
スデータから、画像データメモリの第１の領域の配置を
指示する第１の情報及び、この第１の領域内の第２の領
域の配置を指示する第２の情報を検出する解読回路と、
第１の情報及び第２の情報を受信し、第１の情報及び第
２の情報からアドレスデータにより指示される所望の画
像データがキャッシュメモリに格納されているか否かを
確認する確認回路と、確認回路の確認結果に応じて、ア
ドレスデータの対する書込み処理及び読出し処理の対象
を画像データメモリが前記キャッシュメモリかを選択制
御する制御回路とを、備えたものである。

図面の簡単な説明 第１図は本発明の実施例を示す画像処理装置の概略構
成図、第２図は従来の画像処理装置の概略構成図、第３
図は画像データの書込み例を示す図、第４図は従来の他
の画像処理装置の概略構成図、第５図は本発明のキャッ
シュメモリ装置の概略構成図、第６図は画像データメモ
リの画像データの配置を示す図、第７図はキャッシュメ
モリの画像データの配置を示す図、第８図はキャッシュ
メモリ装置内のアドレスデータ解読回路におけるアドレ
スの解読動作を説明する図、第９図は画像データメモリ
におけるキャッシュメモリの対応を説明する図である。

発明を実施するための最良の形態 第１図は本発明の実施例を示す画像処理装置の概略構
成図である。

この画像処理装置は、演算処理等を行って装置全体の
動作を制御するCPU50を有し、そのCPU50にはアドレスバ
ス50a及びデータバス50bを介して高速アクセスのキャッ
シュメモリ装置51が接続されている。さらに、そのキャ
ッシュメモリ装置51には、アドレスバス51a及びデータ
バス51bを介して低速アクセスの画像データメモリ52が
接続されている。一般に、キャッシュメモリ装置51のア
クセスタイムは、画像データメモリ52のそれに比べて1/
4〜1/20倍程度となっている。

キャッシュメモリ装置51は、２次元配列で画像を記憶
する、例えば16個のエントリE0〜E15を持っている。２
次元配列のエントリE0〜E16は列方向と行方向に連続的
な画像データを１つのエントリに対応する構成としてい
る。

一方、画像データメモリ52は、RAM（ランダム・アク
セス・メモリ）で構成され、例えば256個の記憶領域の
ブロックB0〜B255が形成されている。

次に、以上のように構成される画像処理装置の動作を
説明する。

CPU50が画像データを必要とする場合、CPU50は、その
画像データに対応したアドレスをアドレスバス50aを介
してキャッシュメモリ装置51に与える。キャッシュメモ
リ装置51は与えられたアドレスから対応する画像データ
を有しているか否かをチェックする。

キャッシュメモリ装置51が対応する画像データを有し
ている場合、CPU50はキャッシュメモリ装置51から読み
出された画像データをデータバス50bから受取る。ま
た、CPU50において演算処理された画像データをキャッ
シュメモリ装置５に書き込む場合には、CPUはそのアド
レスをアドレスバス50aに与えると共に、データバス50b
を介してキャッシュメモリ装置51へ書き込み用の画像デ
ータを送出する。

一方、キャッシュメモリ装置51が対応する画像データ
を有していない場合、キャッシュメモリ装置51はCPU50
から与えられたアドレスをアドレスバス51aを介して画
像データメモリ52に与える。その結果、画像データメモ
リ52から所望の画像データが読み出され、この画像デー
タはデータバス51bを介してキャッシュメモリ装置51へ
送出される。

また、画像データを画像データメモリ52に書き込む場
合は、CPU50はアドレスバス51aにアドレスを与え、デー
タバス51bを介して画像データメモリ52に書き込み用の
画像データを送出する。

以上のようにして、CPU50、キャッシュメモリ装置51
及び画像データメモリ52により画像データのアクセス処
理が実行される。

ところで、キャッシュメモリ装置51は、前述したよう
に、２次元配列で画像を記憶する、例えば第１図におい
ては16個のエントリE0〜E15を持っている。そこで、画
像データメモリ52の画像データをキャッシュメモリ装置
51に読出す場合は、画像データメモリ52中の各ブロック
B0〜B255の中から、必要なブロック（例えばブロックB
0、B1、B8、B9）の必要な画像データをキャッシュメモ
リ装置51中の空いたエントリに読出す。

つまり、CPU50が必要とする画像データがキャッシュ
メモリ装置51になければ、画像データメモリ52からキャ
ッシュメモリ装置51に読んできてCPU50に与える。キャ
ッシュメモリ装置51にあれば、CPU50にとって画像デー
タのアクセスは、キャッシュメモリ装置51との間でのみ
行われる。

さらに、外部からの画像データメモリ52の読出し要求
があった場合など、画像データメモリ52を更新する際
は、必要なときにキャッシュメモリ装置51がまとめて更
新するので、CPU50との関係はなくなる。従って、画像
データのアクセス動作が複数回あったとしても、画像デ
ータメモリ52とのアクセスは一度の読出し処理、一度の
書込み処理で済むことになる。

また、第１図に示すように、画像データメモリ52中の
ブロックB0,B1,B8,B9にある画像データ“A"（例えば横
幅４ワード分のデータで構成されている）という文字を
CPU50が必要とするとき、文字“A"は該ブロックB0,B1,B
8,B9からキャッシュメモリ装置51のエントリにそれぞれ
対応してキャッシュされる。即ち、ブロックB0の画像デ
ータがエントリE10,E11,E14,E15に、ブロックB1の画像
データがエントリE8,E9,E12,E13に、ブロックB8の画像
データがエントリE2,E3,E6,E7に、ブロックB9の画像デ
ータがエントリE0,E1,E4,E5にそれぞれ読み出される。

ここで、第１図の各構成要素について以下に具体的に
述べる。

第５図は本発明のキャッシュメモリ装置を示す概略構
成図である。

本発明のキャッシュメモリ装置51は第５図に示すよう
に、キャッシュメモリ102、アドレスデータ解読回路10
3、一致検出回路104、制御回路105によって構成されて
いる。

キャッシュメモリ102は所定の画像データ、例えば利
用頻度が高いものを格納しておく。アドレスデータ解読
回路103はCPUから送られてくるアドレスADを受け取っ
て、アドレスADをキャッシュメモリ内の各エントリに対
応するようにコードし、コード化したアドレスADを一致
検出回路104へ出力する。一致検出回路104はコード化さ
れたアドレスADから、対応する画像データがキャッシュ
メモリ102内に格納されているか否かを検出するもの
で、この結果は制御回路105へ出力する。制御回路105は
一致検出回路104の結果に従って、アクセスする対象を
キャッシュメモリ102か画像データメモリ52かの選択を
行う。

ここで画像データメモリ52の画像データ配置及びキャ
ッシュメモリ装置51内のキャッシュメモリ102の各エン
トリの配置について説明する。

第６図は画像データメモリ52の画像データ配置を示す
図である。この図では画像データメモリ52は横方向に20
48ドット縦方向に1024ドットの格納可能なものを例とし
ている。つまり、１ドット＝１ドット、１ワード＝32ド
ットとすると、画像データメモリ52は画像データを6553
6ワード分格納可能である。201はワードであり、ワード
内の数字は各ワード番号を示す。（ ）内の数字は各ド
ットの座標を示す。よって、CPU50から送られて来るア
ドレスADが各ワードの座標で送られて来た場合、例え
ば、Ｘ座標＝32、Ｙ座標＝０の時、ワード番号１が選択
されたこととなる。

第７図はキャッシュメモリ装置52内のキャッシュメモ
リ102の各エントリの配置を示す図である。この図にお
いて301はエントリを示し、各エントリ内の＜ ＞内の
数字は各エントリのエントリ番号である。１つのエント
リは横方向に64ビット、縦方向に８ビットの大きさを持
つ。つまり、１つのエントリには16ワードの画像データ
が対応している。この図では、16個のエントリがキャッ
シュメモリ102に格納可能なものを例としている。第６
図における202はキャッシュメモリ102に格納可能な画像
データ量を示している。

ここで、アドレスデータ解読回路103におけるアドレ
スデータの解読動作について第８図を用いて説明する。

第８図はアドレスADを示し、16ビットのデータであ
る。ここで16ビットを例としたのは、第６図において、
画像データメモリ52が65536ワードを格納できるので、
全てのエントリを示すようにしたためである。よって、
この例では16ビットのうちａ〜ｆは横方向の座標を示
し、ｇ〜ｐは縦方向の座標を示している。例えばアドレ
スADが“0000000001000001"とすると座標（1,1）を示す
ことになる。入力されたアドレスADよりキャッシュメモ
リ102のエントリ番号を解読する。エントリ番号は第７
図で示されるように２ケタで示されている。下１ケタは
横方向の位置、上１ケタは縦方向の位置を示している。
エントリ番号の下１ケタはアドレスADのb,cの値で示さ
れ、上１ケタはアドレスADのj,kで示される。例えばア
ドレスADが“0000000001000001"とするとエントリ番号
は＜00＞となり、アドレスADが“0000010001000011"と
するとエントリ番号は＜31＞となる。エントリ番号の決
定にアドレスADのb,cとj,kが用いられるのは、１つのエ
ントリ内に16ワード格納されるので、この16ワードを同
一のエントリとして示すためである。つまり、アドレス
ADのａとg,h,iは決定されたエントリ番号のエントリ内
で、さらにワード単位での位置指定をするのに用いられ
る。

以上のように、第８図に示す通りキャッシュメモリ10
2に対しては、アドレスADのE_X,E_Yが利用される。

なお、第８図に示すB_X（ｄ〜ｆ）、B_Y（ｌ〜ｐ）は画
像データメモリ52内のブロックを示すものである。ここ
で、ブロックとは、画像データメモリ52をキャッシュメ
モリ51の格納可能な画像データの単位で分けた場合の各
範囲を示すもので、この例においては第９図のように、
画像データメモリ52は256ブロックに分けられる。この
図において、〔 〕内はブロック番号である。ブロック
番号の下２ケタはB_Xに対応し、上２ケタはB_Yに対応す
る。例えば、アドレスADが“0000100001011001とする
と、B_X＝“011"（＝３）、B_Y＝“001"（＝１）となるの
で、ブロック番号は〔0301〕となる。また、この例の場
合、エントリ番号は＜00＞となる。各ブロックの同じエ
ントリ番号の画像データはキャッシュメモリ102の同じ
エントリ番号に格納される。

上記のように構成されたキャッシュメモリ装置51の動
作について説明する。

読出しの場合、まず、CPU50から読出し要求のあった
画像データのアドレスADがアドレスデータ解読回路103
に入力される。アドレスデータ解読回路103はアドレスA
Dから、ブロック番号とエントリ番号を解読する。ブロ
ック番号とエントリ番号は一致検出回路104に送られ
る。一致検出回路104はキャッシュメモリ102内に要求さ
れた画像データが格納されているか否かをブロック番号
とエントリ番号からチェックする。キャッシュメモリ10
2内の各画像データには、画像データメモリ52のどのブ
ロックの画像データであるかを示しておけば、対応する
エントリ番号内をチェックするだけで一致検出ができ
る。一致検出の結果、一致が検出された場合、つまり要
求された画像データがキャッシュメモリ102内に格納さ
れている場合、制御回路105の指示により画像データの
読出しはCPU50とキャッシュメモリ装置51間で行われ
る。一致が検出されなかった場合、つまり要求された画
像データがキャッシュメモリ102内に格納されていない
場合、制御回路105の指示により画像データの読出しはC
PU50と画像データメモリ52間で行われる。

書込みの場合も、読出しと同様である。なお、読出し
あるいは書込みの場合で、一致が検出されなかった場合
に、画像データメモリ52から読出しあるいは書込みされ
る画像データをキャッシュメモリ102に格納するように
してもよい。

以上のように、本実施例では次のような利点を有して
いる。

本実施例では、キャッシュメモリ装置51の各エントリ
の構成を画像データメモリに対応する様に２次元配列と
したので、必要最小限のデータだけにアクセスすること
が可能となる。従って、例えば第１図の画像データメモ
リ52中のブロックB1の画像データをキャッシュメモリ装
置51のエントリにキャッシュする場合、要求していない
画像データにはアクセスせず、必要なブロックの必要な
画像データだけにアクセスすることができ、さらに、次
にCPU50が必要とするであろう行方向の画像データをも
キャッシュするためヒット率が向上する。

なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。例えば、その変形例として次のよう
なものがある。

（ａ） 上記実施例では、各エントリにおけるメモリア
ドレスの２次元配列を横方向に連続し縦方向に一定の変
位幅で変位するようにしたが、その逆の縦方向に連続し
横方向に一定の変位幅で変位するように設定してもよ
い。

（ｂ） キャッシュメモリ装置51のエントリ数、及び画
像データメモリ52のブロック数は上記実施例に限定され
ない。

（ｃ） キャッシュメモリ102を複数面設けて、それら
を選択するような構成にすることも可能である。

（ｄ） 各エントリの境界をワード単位とすれば、画像
データメモリ52とのデータ転送に、ダイナミックRAMの
高速ページモードなどの高速転送を使用できるので、よ
り一層、処理速度の高速化が可能となる。

（ｅ） キャッシュメモリ装置51のアドレスデータ解読
回路103に送られてくるアドレスADはＸ座標値とＹ座標
値を１つのデータとした（実施例では16ビット）、Ｘ座
標値とＹ座標値が個々に送られてきても、本実施例のよ
うにして処理することが可能である。この場合、例えば
CPU50から先に送られてくるアドレスADがＸ座標値で、
次に送られてくるアドレスADがＹ座標値であることをア
ドレスデータ解読回路103で制御すれば、それぞれアド
レスADが送られて来た時に、最初のアドレスADでB_X,E_X
を解読するようにし、次にB_Y,E_Yを解読するようにすれ
ばよい。

産業上の利用可能性 以上詳細に説明したように、本発明によれば、２次元
配列のアドレスで指定された複数個のエントリを有する
キャッシュメモリ装置をもうけたので、各エントリに
は、必要最小限の画像データのみが記憶される。これに
より、無駄な領域の画像データにアクセスすることがな
くなり、ヒット率が向上してアクセスタイムが高速化さ
れる他、従来に比べて少ないハード量で回路構成するこ
とが可能となる。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−208575（ＪＰ，Ａ) 特開 昭63−239542（ＪＰ，Ａ) 特開 平３−154977（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】所定の画像データを格納する画像データメ
   モリと、 前記画像データメモリに対して、前記画像データの書込
   み処理及び読出し処理を実行する中央処理装置と、 前記画像データメモリと前記中央処理装置との間に設け
   られ、該画像データメモリ及び前記中央処理装置とに、
   それぞれバスを介して接続されたキャッシュメモリ装置
   とを有する画像処理装置において、 前記画像データメモリは、２次元方向に広がる座標によ
   り、格納される画像データの配置が管理されたデータ格
   納領域を有し、該データ格納領域は２次元方向に分割さ
   れた複数個の第１の領域から構成され、該第１の領域は
   ２次元方向にＭ×Ｎ個（M,Nは２以上の整数）の第２の
   領域に分割管理されており、 前記キャッシュメモリ装置は、 前記画像データメモリに格納された前記画像データの一
   部を格納するものであって、データ格納領域が２次元方
   向に分割されたＭ×Ｎ個（M,Nは２以上の整数）の第３
   の領域から構成されたキャッシュメモリであって、Ｍ×
   Ｎ個（M,Nは２以上の整数）の該第３の領域に格納され
   る画像データの量が前記第１の領域に格納される画像デ
   ータの量と同様で、該複数の第１の領域内での各第２の
   領域のうちの１つに格納された画像データは、該キャッ
   シュメモリの該データ格納領域内において、該第２の領
   域の該第１の領域内での配置と同じ配置関係にある第３
   の領域に格納される該キャッシュメモリと、 前記中央処理装置から前記バスを介して送達されるアド
   レスデータを解読し、該アドレスデータから、前記画像
   データメモリ内における前記第１の領域の配置を指示す
   る第１の情報及び、該第１の領域内における前記第２の
   領域の配置を指示する第２の情報を検出する解読回路
   と、 前記第１の情報及び前記第２の情報を受信し、該第１の
   情報及び該第２の情報から前記アドレスデータにより指
   示される前記所望の画像データが前記キャッシュメモリ
   に格納されているか否かを確認する確認回路と、 前記確認回路の確認結果に応じて、前記アドレスデータ
   に対する書込み処理及び読出し処理の対象を前記画像デ
   ータメモリか前記キャッシュメモリかを選択制御する制
   御回路とを、 備えたことを特徴とする画像処理装置。
2. 【請求項２】請求項１記載の画像処理装置において、前
   記アドレスデータは、前記第１の情報及び前記第２の情
   報により、前記画像データメモリ内におけるＸ軸方向及
   びＹ軸方向の座標情報を示すことを特徴とする画像処理
   装置。