JPS61208575A

JPS61208575A - イメ−ジ・キヤシユ・メモリ・システム

Info

Publication number: JPS61208575A
Application number: JP60049442A
Authority: JP
Inventors: Hiroshi Takenaga; 寛武長; Yoshiki Kobayashi; 芳樹小林; Takeshi Kato; 猛加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-03-14
Filing date: 1985-03-14
Publication date: 1986-09-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、イメージ・キャシュ・メモリを用いた画像・
図形処理システムＣ以下、イメージ・キャシュ・メモリ
・システムと称する）に係り、特に、画像プロセッサあ
る贋は図形プロセッサによる画像メモリの画像データの
アクセス（読出し／書込）時間を短縮するのに好適なイ
メージ・キャシュ・メモリ・システムに関する。

〔発明の背景〕

画像・図形処理システ″ムでは、画像メモリに記憶され
ている画像データの表示と、画像プロセッサあるいは図
形プロセッサ等のイメージ・プロセッサによる画像デー
タの読出し及び書込みが基本動作である。特に、後者の
イメージ・プロセッサによる画像データのアクセスＣ読
出し／書込み）時間に関しては、最近の半導体技術の急
速な進歩により、イメージ・プロセッサの演算実行時間
は益々高速にな夛、それに伴って画像データの高速アク
セスＣ４メガ画像データ／秒〜１０メガ画像データ／秒
程度）が必要になっている。一方、画像メモリとしては
、画像データの大容量化に対処するため、高集積化が進
んでいるダイナミック形ランダム・アクセス・メモリｃ
以下、ＤＲＡＭと称する）を用いることが多い。しかＬ
、ＤＲＡＭの動作速度は約３メガ画像データ／秒程度で
あシ、上で述べた高速アクセスの要求を十分溝していな
い。そのため、画像・図形処理システムにおいても、汎
用計算機システムで採用されているメモリの階層化が行
なわれている。このメモリの階層化とけ、大容量ではあ
るが低速の画像メモリと、小容量ではあるが高速の画像
メモリを、２種類設ける構成が考えられる。ここでは、
後者の高速画像メモリをイメージ・キャシュ・メモリと
呼ぶことにする。

このようなイメージ・キャシュ・メモリを用いた画像・
図形処理システムは、雑誌「デイジタルデザイｙ　（Ｄ
ｉｇｉｔａｌ　Ｄｅｓｉｇｎ　１　、１２月号。

１９８２Ｊの第６２〜６４ページに掲載されている、「
カスタム　プロセッサ　イーズス　ディスプレイ　デザ
イン（Ｃｕｓｔｏｍ　ｐｒｏｃｅｓｓｏｒ　Ｅａｓｅｓ
］）ｉｓｐｌａｙ　Ｄｅｓｉｇｎ　ＩＪと題する論文に
述べられている。この論文は、アメリカ合衆国、メセウ
ス社（Ｍｅｔｈｕｓ　ｌ　　のグラフィックディスプレ
イ　＃剪ｔについて解説したものである。

しかし、上記したイメージ・キャシュ・メモリに関し、
従来はイメージ・キャシュ・メモリの構成及びイメージ
・プロセッサの性能向上を図るためのその制御方弐釦つ
いての検討が、十分行われていなかった。特に、画像メ
モリのアクセス時間が長く、画像・図形処理速度が遅い
という問題点があった。

〔発明の目的〕

本発明の目的は、標準的なりＲＡＭと組合せることで、
イメージ・プロセイサからの画像データのアクセス時間
を短縮化し、その画像・図形処理速度の高速化を図るこ
とが可能なイメージ・キャシュ・メモリ・システムを提
供することにある。

〔発明の概要〕

本発明のイメージ・キャシュ・メモリ・システムは、イ
メージ・プロセッサと画像メモリの間に高速のメモリを
設けて画像データのアクセス時間の短縮化を図り、更に
、イメージ・プロセッサが画像データを読出す場合のヒ
ツト率Ｃすなわち、読出す画像データがイメージ・キャ
シュ・メモリ上に存在する確率）を上げるために、イメ
ージ・プロセッサがイメージ・キャシュ・メモリをアク
セスしている間に次に読出す画像データの画像メモリ上
のアドレスを計算し、その画像データを含むＮ個の画像
データのブロックをイメージ・キャシュ・メモリに転送
する先読み制御機能を内蔵し、先読み制御の有／無、及
び、ラスク一方向あるいは逆ラスタ一方向のように先読
みの方向を制御レジスタに設定することによりプログラ
マブルに切換えて使える構成にすると共に、画像メモリ
からイメージ・キャシュ・メモリへの画像データのブロ
ック転送時にイメージ・プロセッサが必要とする画像デ
ータを優先的にイメージ・キャシュ・メモリに転送する
優先順序型ブロツク転送制御機能を設けたものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図によシ説明する。

本実施例の画像・図形処理システムｌは、画像処理・図
形処理を行うイメージ・プロセッサ２、イメージ・キャ
シュ・メモリ・システム３、画像メモリ４、表示データ
処理部５、画１象モニタ６、及びフィードバック処理部
７から構成される装イメージ・プロセッサ２は、画像メ
モリ４に対し直線・円等の図形描画処理や画像の移動９
回転。

平滑化９輪郭追跡等の画像処理及び、画像モニタ６への
表示処理を行うものである。画像メモリ４は標準のＤＲ
ＡＭを組合せて、１回のアクセスにより、シングルアク
セスの場合はｎ個の画像データ、ニブルあるいはページ
アクセスのＡｌはＮ＝ｎＸｍ個（但しｍはニブルあるい
はページアクセスの繰返し数）の画像データを、読出し
あるいは書込み可能な構成となっている。本実施例では
、ｎ＝ｍ＝４、すなわち、４画素並列アクセス（読出し
／書込み）、ニブル／ページアクセスにより１６画素ア
クセスを行なうことができる。また、表示データ処理部
５は、画像メモリ４から読出された画像データをデータ
バス３０を介して取込み、１画素毎にシリアル化して表
示画像データバス３１を介して画像モニタ６に送り、表
示する。フィードバック処理部７は、イメージ・プロセ
ッサ２から入出力画像データバス３２を介して１画素毎
にシリアルに入力される画像データを保持し、前記のよ
うに１回のアクセスによりｎ画素あるいはｎＸｍ画素を
、同時に画像メモリ４ヘデータパス３０を介して出力す
る。本実施例の説明では、イメージ・プロセッサ２１画
像メモリ４、表示データ処理部５、及びフィードバック
処理部７の詳細構成については省略する。

イメージ・キャシュ・メモリ・システム３は本発明によ
るものであり、イメージ・キャシュ・メモリ制御部８、
読出し用キャシュ・メモリ２００、書込み用キャシュ・
メモリ３００から構成される。

ここでは図示していないが、イメージ・キャシュ・メモ
リ制御部８ば、読出し用キャシュ・メモリ制御部と書込
み用キャシュ・メモリ制御部から成っている。本実施例
では、読出し用キャシュ・メモリ２００と書込み用キャ
シュ・メモリ３００の２種類のキャシュ・メモリを設け
ているが、これは図形処理・画像処理で一般的に行なわ
れているラスター・オペレーションやリード／モチファ
イ／ライト（読出し／処理／書込み）等の演算を容易に
するためであり、読出しと書込みを１つのキャシュ・メ
モリで行なう構成も可能である。

イメージ・プロセッサ２の画素のアクセスは、通常、読
出し用キャシュ・メモリ２００あるいは書込み用キャシ
ュ・メモリ３００と入出力画像データバス３２を介して
行われ、イメージ・プロセッサ２が必要とする画素が読
出し用キャシュ・メモリ２００に存在しない場合は、画
像メモリ４から必要な画素を含むＮ（＝１６）画素にれ
をブロックと呼ぶ）を読出し用キャシュ・メモリ２００
に転送しくこれをブロック転送と呼ぶ）、その後、読出
し制御バス４０で指定された画素を入出力画像データバ
ス３２を介してイメージ・プロセッサ２に出力する。

ここで、ブロック転送時の画像メモリ４と読出し用キャ
シュ・メモリ２００との間のブロックの対応付は、第２
図に示す様に行なわれる。尚、第２図は一例であわ、こ
れに限定されるものではない。第２図において、■、■
・・・・・・は画素を表わし番号の若い順から表示され
ている。同図に示すように、画素の２次元配列を記憶し
た画像メモリ４を２つの列、カラム０とカラムｌに分割
し、４行Ｃロー１２列ｃカラム）にブロックを配列した
読出し用キャシュ・メモリ２００とを、列Ｃカラム）毎
に対応付ける。すなわち、第２図に示す様に２５６Ｘ２
５６画素の画像を例にとると、１６６画素１ブロツクと
して、画像メモリ４を■〜＠。

カラム０に、［相］〜［相］、＠〜［相］、・・・・・
・。

れ分割され、カラムＯのブロックは読出し用キャシュ・
メモリ２００のカラム０の中で読出し用キャシュ・メモ
リ制御部で指定されたロ一番号のブロックに転送される
。カラムｌのブロックについても同様である。

第２図に示すカラム０とカラムｌの区別は、第３図（ａ
）、Φ）に示す様に、行なわれる。すなわち、第２図と
同様に、２５６Ｘ２５６画素の画像を考え、各画素のア
ドレスを第３図（ａ）に示す様に、（Ｘ、Ｙ）アドレス
で表わすと、第３図０））に示す様に、Ｙアドレスの下
位４ピツドｙ。−ｙ３でプロック内の画素アドレスｋ、
Ｙ＜でカラム番号を指定することができる。

次に、イメージ・プロセッサ２から画素読出しを行なう
場合の、動作の詳細を、第４図及び第５図を用いて説明
する。第４図は、読出し用キャシュ・メモリ制御部ｉｏ
ｏ、読出し用キャシュ・メ−Ｅ＝　ＩＪ　２００の回路
構成例であシ、アドレス・アレイ１０１．アドレス比較
器１０２、ロ一番号発生器１０３、！Ｊプレース制御回
路１０７、先読み制御回路１１０．読出し用キャシュ・
メモリ２０ｏ１メモリ・インターフェース９、選択器ｘ
ｏ４゜１０５．１０６、アドレスデコーダー１０８．１
０９から構成される。画像メモリ（図示せず）４から、
４画素Ｍ　Ｄ　ｏ　−Ｍ　Ｄ　４が並列にデータバス３
０を介シて、ニブルあるいはページアクセスで読出し用
キャシュ・メモリ２００に転送される。

第５図は、第４図に示す回路の動作を示すフローチャー
トである。第５図に示すフローチャートに従って、第４
図に示す回路の動作を次に説明する。先ず、イメージ・
プロセッサ２が読出し画素Ｃ１１）アドレスＸ、Ｙを発生すると、読出し用キャシュ・メモ
リ制御部１００は、読出し用キャシュ・メモリ２００の
ロ一番号決定と、読出し用キャシュ・メモリ２００のア
クセスを並行して行う。これは、順次的に行うことも可
能であるが、読出し画素アドレスの取込みから画素の出
力までの時間が長くなシ、イメージ・プロセッサ２の高
速処理には好ましくないため、並行して行なうものであ
る。

まず、読出し用キャシュ・メモリ２００のアクセスにつ
いて説明する。イメージ・プロセッサ２が、読出し画素
アドレス（Ｘ、Ｙアドレス）を発生すると、第４図中に
は示していないが、第３図（ｂ）で述べたようにＹアド
レスの５ビツト目ｙ４でカラム番号を決定した後、下位
４ビツトｙ。〜ｙ３は信号線１２２を介してアドレスデ
コーダー１０８でデコードされ、デコード結果は、読出
し用キャシュ・メモリ２００の各ロー０〜ロー３共通に
供給される。その結果、各ロー１〜ロー３からアドレス
Ｙｏ”Ｙｓで指定された画像データＩＤｏ〜ＩＤ３が出
力され、選択器１０５に入力される。その後、ロー１〜
ロー４のうち一つを指定する信号１２３により、選択器
１０５が画像データＩ　Ｄｏ　＝Ｉ　ｎｓのうちの一つ
を選択して、画像データとして出力する。

次に、ロ一番号の決定方′法について説明する。

キャシュ・アクセスと同様に、Ｙアドレスの５ビツト目
ｙ４でカラム番号を決定した後、読出し画素アドレスが
ｉ読出し用キャシュ・メモリ２００に記憶されているか
否かを判断するため、アドレス比較器１０２がアドレス
・アレイ１０１の内容を索引する。すなわち、アドレス
比較器１０２は、アドレス・アレイ１０１の内容を索引
して、アドレス比較器１０２で読出し画素アドレスと比
較し、その結果をアドレス一致／不一致信号Ｃ８−０３
として出力する。ここで、アドレス・アレイ１０１は第
６図に示すように、読出し用キャシュ・メモリ２００と
同様に、２カラム、４０−のアドレスブロック構成であ
シ、アドレスブロックは読出し用キャシュ・メモリ２０
０の各ブロックと１対１に対応する。

アドレス比較器１０２から出力されるアドレス一致／不
一致信号Ｃ６−０３は、ロ一番号発生器１０３に入力さ
れ、アドレス一致／不一致信号Ｃｏ　’＝　Ｃｓのうち
、一致したものがあれば（例えば、ｃｏ−０３の内１つ
が１”のときｌｃｏ〜Ｃ３より読出し用キャシュ・メモ
リ２００のロ一番号ＲＮＯＩを決定し、信号線１２１と
選択器１０４を介して選択器１０５の制御線１２３に入
力する。一致したものがなければ（例えば、ＣＯ〜Ｃ３
が全てａ　Ｏｔｐのとき）、信号線１２６を介してウェ
イト信号を発生し、新しいブロックを画像メモリ４から
読出し用キャシュ・メモリ２００に転送し終えるまで、
イメージ・プロセッサ２を待ち状態にするとともに、リ
プレース制御回路１０７を起動する。リプレース制御回
路１０７は読出し用キャシュ・メモリ２００の中から新
しいブロックと置換えるブロックをＬＲＶ方式％式％トリイ　ニースト））等で決定し、そのロ一番号ＲＮＯ
２を発生するとともに、ロード信号ＬＤ。

〜Ｌ　Ｄ　ｓを信号線１３４を介して発生して、読出し
画素アドレスをロ一番号比ＮＯ２に対応するアドレス・
アレイ１０１内のブロックに格納する。

ロ一番号ＲＮＯ２は、信号線１２８と選択器１０４を介
して選択器１０５の制御線１２３にロ一番号ＲＮＯとし
て入力され、かつ選択器１０６を介してアドレスデコー
ダ１０９に入力され、新しいブロックの転送先を指定す
る。その後、リプレース制御回路１０７は読出し要求を
先読み制御回路１１０を介してメモリ・インターフェー
ス９に与える。メモリ・インターフェース９は、画像メ
モリ４を構成するＤＲＡＭに対して、メモリアドレス、
Ｒ，Ａｓ信号、ＣＡＳＡｓ信号出し信号（ＷＥを論理値
″′ｌ＃）を供給し、ニブルあるいはページアクセスに
より読出された１６６画素データバス３０を介して、リ
プレース制御回路１０７が指定したロ一番号ＲＮＯ２の
ブロックに４画素（Ｍ　Ｄ　ｏ　＝　Ｍ　Ｄ　３　）並
列に、図中には示してぃな匹ライト信号により書込む。

ここで、リプレース制御回路１０７が行う置換ブロック
決定法ｒＬＲＶ方式等）は計算機システムのキャシュ・
メモリの制御にも用いられているようにすでに公知であ
る。

一方、選択器１０５０制御線１２３に入力されたロ一番
号ＴｔＮＯは、読出し用キャシュ・メモリ２００のアク
セスで各ローＯ〜ロー３から読出された画像データＩＤ
ｏ〜ＩＤ３の中から１つを選択し信号線３２を介してイ
メージ・プロセッサ２に出力する。

ところで、一般的にキャシュ・メモリの効果を上げるた
めには、キャシュ・メモリのヒツト率を向上させること
、並びに、ブロック転送時間を短縮することが必要であ
る。この実施例では、先読制御回路１０７が、上記ヒツ
ト率向上を図るものであり、以下にその動作を説明する
。

一般に、画像の移動・拡大・縮少・図形の塗りつぶし等
の画像処理・図形処理では、イメージ・プロセッサ２の
画像データ４の読出しはＣＲＴの走査方向のように規則
的に行われることが多く、このような場合は、イメージ
・プロセッサ２が将未読出す画素のアドレスを容易に求
めることができる。すなわち、先読み制御回路１１０は
これを行う回路であシ、第７図に示すように、イメージ
・プロセッサ２が画素Ｇｅｌの読出しを行っているとき
に将来必要とする画素Ｇ８２のアドレスを計算し、その
画素ＧＳ２を含むブロックを前もって画像メモリ４から
読出して読出し用キャシュ・メモリ２００に転送する。

すなわち、先読みを実行する。先読み制御回路１１０は
、第８図のように、ラッチ１１１、演算器１１２、ラッ
チ１１３で構成できる。演算器１１２はＡＬＵで構成さ
れ、バス１０を介して与えられるＸ、Ｙアドレスとラッ
チ１１１の内容を加算あるいは減算して、ラッチ１１３
に格納するとともに、リプレース制御回路１０７への起
動とメモリ・インターフェ−ス９への読出し要求を発生
する。起動を受けたリプレース制御回路１０７は、第４
図に示すように、先読みしたブロックの読出し用キャシ
ュ・メモリ２００への転送先、すなわちロ一番号：ａＮ
０３を決定し、かつ、ロード信号ＬＤｏ　＝ＬＤａ’を
発生してロ一番号ＲＮＯ３に相当するアドレス・アレイ
１０１のアドレスブロックに、第８図に示すラッチ１１
３の先読みアドレスを格納する。メモリ・インターフェ
ース９は、前述したように、画像メモリ４をアクセスし
て、読出したアドレスブロックをロ一番号ＲＮＯ３で指
定される読出し用キャシュ・メモリ２００のブロックに
格納する。

演算器１１２に加算・減算の機能を持たせた理由は、イ
メージ・プロセッサ２の読出しが、ＣＲＴの走査線方向
に沿って行われる場合、逆走査線方向に沿って行われる
場合等の先読みに対処するためであシ、ランチ１１１に
所定の値を設定することで、第９図の矢印で示す先読み
方向を実現できる。第９図で、実線で囲まれたブロック
が現在アクセスされているブロックであり、破線が先読
みブロックを示している。

以上、先読みによシイメージ・プロセッサ２が将来必要
とする画像データを読出し用キャシュ・メモリ２００に
格納しておくことができるため、キャシュ・メモリのヒ
ツト率が向上し、高速処理が実現できる。しかし、画像
データのランダムな読出しを行う場合には先読みアドレ
スを計算することは困難であシ、先読みの効果はあられ
れない。

そのため、先読みの実行／不実行、先読み方向の指定等
を制御レジスタにプログラマブルに設定できるようにな
っている。

次に、キャシュ・メモリ２００の効果を上げるもう１つ
の手段であるブロック転送時間の短縮について説明する
。これを実現するには、イメージ・プロセッサ２が必要
とする画素を１６画素のブロックの中で優先的に読出し
用キャシュ・メモリ２００に転送すればよい。これを第
１０図（ａ）、　（ｂ）に示す。すなわち、画素ｉに関
し、１６画素のブロック内の読出し開始位置Ｓを４１ｉ
ｆｉ素毎に移動可能とし、読出し開始位＠Ｓから終了位
置Ｅまでの１６画素を転送する優先順序型ブロツク転送
である。これは、Ｙアドレスの３，４ビツト目ｙ２゜ｙ
３′ｆｒ第１Ｏ図（ｂ）で示すカウンタ１０６にセット
し、ＣＡＳ信号をクロックとしてカウンタ１０６の出力
値を画像メモリ４のアドレスとしてメモリ・インターフ
ェース９出力するとともに、デコーダ１０９に供給する
。これにより、ロ一番号ＲＮＯ２あるいはＲＮＯ３で指
定されるブロックに読出し開始位置Ｓからの画像データ
が読出し用キャシュ・メモリ２００に転送される。した
がって、イメージ・プロセッサは今までブロック転送が
終了するまで画素読出しを待たされていたが、優先順序
型ブロツク転送によシ転送途中から画素読出しが可能と
なシ見掛は上ブロツク転送時間を短縮することができる
。

次に、イメージ・プロセッサ２からの画素書込み動作を
説明する。まず、書込み方式としては次の２方式が計算
機システムで一般に行われている。

（１）　　ストア・スル一方式：書込むべきアドレスが
書込み用キャシュ・メモリにある場合は、書込み用キャ
シュ・メモリと画像メモリの両方に書込み、ない場合は
画像メモリにのみ書込む。

（２）ストア・イン方式：書込むべきアドレスが書込み
用キャシトメモリにある場合は、書込み用キャシュ・メ
モリにのみ書込み、ない場合は書込み用キャシュ・メモ
リの１ブロツクを画像メモリに転送し、そのブロックに
書込む。

ストア・スル一方式は、書込み用キャシュ・メモリと画
像メモリの両方に書込むため、画像データの保全性は高
い。しかし、書込み時間は画像メモリを構成するＤＲＡ
Ｍのアクセス時間となるため遅い。一方、ストア・イン
方式は、書込み用キャシュ・メモリにのみ書込むため、
書込み時間は速いが、外部から書込み用キャシュ・メモ
リの内容の画像メモリへの転送制御Ｃノ・ウス・キーピ
ングと呼ぶ）が必要となる。

画像・図形処理システムでは、データの保全性への要求
は計算機システムはどきびしくなく、むしろ画像処理・
図形処理速度の速いことが望まれる。従って、本実施例
では後者のストア・イン方式を採用している。以下、動
作を第１１図、第１２図を用いて説明する。第１１図は
、書込み用キャシュ・メモリ制御部１５０、書込み用キ
ャシュ・メモリ３００の回路構成であシ、アドレス・ア
レイ１５１．アドレス比較器１５２、ロ一番号発生器１
５３、ハウス・キーピング回路１６０、書込み用キャシ
ュ・メモリ３０ｏ、バッファ１６１゜メモリ　・インタ
ーフェース９、選択器１５４、デマルチプレクサ１５５
、アドレスデコーダ１５８゜１５９から構成されている
。

アドレス・アレイ１５１及び書込み用キャシュ・メモリ
３００は、読出し用キャシュ・メモリ制御部１００内の
アドレス・アレイ１０１及び読出し用キャシュ・メモリ
２００と同様に４つのローと２つのカラムの８ブロツク
から成り、アドレス・アレイ１５１のアドレスブロック
と書込み用キャシュ・メモリ３００のブロックはｌ対ｌ
に対応する。また、カラム番号はＹアドレスの第５ビツ
トｙ４で決定され石。

第１２図は、書込み用キャシュ・メモリ制御部１５０の
動作を示すフローチャートであシ、読出しの場合と同様
に書込み用キャシュ・メモリ３０゜のアクセスとロ一番
号の決定は並行に行われる。

本図の流れ図に従って第１１図の動作を説明する。

まず、書込み用キャシュ・メモリ３００のアクＣ２２）セスは、次のように行われる。イメージ・プロセッサ２
が書込み画素アドレス（Ｘ、Ｙアドレス）を発生すると
、Ｙアドレスの第５ビツトｙ４でカラム番号を決定した
後、下位４ビット’ｊｏ−ｙｓは信号線１７：ｌ介して
アドレスデコーダ１５８でデコードされる。デコード結
果は、書込み用キャシュ・メモリ３００の各ローに共通
に供給され、書込み用キャシュ・メモリ３００のアドレ
スｙ。

〜ｙ３で指定された番地への書込みが可能となる。

書込み用キャシュ・メモリ３００への書込みは、後述す
るロ一番号決定処理で得られたロ一番号ＲＮＯに従って
デマルチプレクサ１５５で分配されたイメージ・プロセ
ッサ２の発生したライト信号ＷＲ，，〜ＷＲｓによシ行
われる。

次に、ロ一番号の決定は下記のように行われる。

画素の読出しの場合と同様に、書込み画素アドレスが書
込み用キャシュ・メモリ３００上にあるかどうかを判断
するためアドレス・アレイ１５１の内容を索引してアド
レス比較器１５２で書込み画素アドレスと比較して、そ
の結果をアドレス一致Ｃ２３）／不一致信号Ｃ６−０３として出力する。ロ一番号発生
器１５３はアドレス一致／不一致信号Ｃ。

〜Ｃ３を取込み、一致したものがあれば（例えば、Ｃｏ
〜Ｃ３の内１つが“ｌ“のとき）アドレス一致／不−欽
信号Ｃｏ＝Ｃ５より書込み用キャシュ・メモリ３００の
ロ一番号ＲＮＯ４を決定し、信号線１７１、選択器１５
４ｅ介してデマルチプレクサ１５５の制御線１７３に入
力する。一致したものがない場合け（例えば、Ｃｏ　”
”Ｃ３が全て“０＃のとき）信号線１７６を介してウェ
イト信号を発生しイメージ・プロセッサ２を待ち状態に
するとともに１ハウス・キーピング回路１６０’ｉ起動
する。ハウス・キーピング回路１６０は書込み用キャシ
ュ・メモリ３００の中から空きブロックを決定し、所定
のブロックを選択して画像メモＩＪ　４へのブロック内
容の転送制御を行う回路であるが、その構成については
後述する。

空きブロックが決定されるとそのロ一番号Ｒ，Ｎｏ　５
　’ｅ発生するとともに、ロード信号ＬＤ。

〜ＬＤｓを信号線１８４を発生して書込み画素ア〔２４
１トレスをロ一番号ＲＮＯ５に対応するアドレス・アレイ
１５１のアドレスブロックに格納する。ロ一番号ＲＮＯ
５は信号線１７Ｂ９選択器１５４を介してデマルチプレ
クサ１５５０制御線１７３に入力され、イメージ・プロ
セッサ２が発生した画像データとライト信号ＷＲを（Ｉ
　Ｄｏ　、　ＷＲｏ　　）〜（Ｉ　ｎｓ　、　ＷＲｓ　
）として書込み用キャシュ・メモリ３００の各ローに分
配する。また、画像メモリ４へ転送するブロックが選択
されると、そのロ一番号ＲＮＯ６をデコーダ１５９とア
ドレス・アレイ１５１に供給し、メモリ・インターフェ
ース９に書込み要求を発生する。デコーダ２で指定され
た書込み用キャシュ！メモリ３０Ｇよシその内容が一度
バツファ１６１に取込まれる。メモリ・インターフェー
ス９は書込み要求を受けると、０−１４’１ＮＯ６で指
定されるアドレス・アレイ１５１のアドレスブロックか
ら格納されているアドレスをアドレスバス１７９を介し
て取込み、それに基づいてメモリアドレス、ＲＡ８信号
、ＣＡＳ信号、書込み信号（ＷＥを”ＬＯＷ’）を発生
しＣ２５）て、ニブルあるいはページアクセスによりバッファ１６
１の内容を画像メモリ４に書込む。

画像メモリ４への書込みは、表示のため画像メモリ４の
読出し及びイメージ・キャシュ・メモリ・システム３へ
の転送のための画像メモリ４の読出しが行われないとき
に実行されるため、第１２図に示すフローチャートに示
していない。

次に、前記したハウス・キーピング回路１６０の一例を
第１３図に示す。

第１３図は、１つのカラムについての回路で各カラム毎
に同一回路を持ち、書込みフラグレジスタ１６１．デコ
ーダ１６２，１６３、デマルチプレクサ１６７．１６８
、タイマー１６４．４人力オア回路ｔ６６．２人力オア
回路１６５がら構成される。書込みフラグレジスタ１６
１は４ビツト構成で、書込み用キャシュ・メモリ３００
０４つのローに対して１ビツトずつが割尚てられて、イ
メージ・プロセッサ２がロ一番号ＲＮＯで指されるブロ
ックに書込みＣ信号ＷＲ）を行うとデマルチプレクサ１
６８でセット信号が発生され、書込みフラグレジスタ１
６１の内容は論理値＠′１″となる。また、ロ一番号Ｒ
ＮＯ６で指定されたブロックの画像メモリ４への書込み
が終了Ｃ信号ＷＥＮＤ）すると、デマルチプレクサ１６
８でリセット信号が発生され、書込みフラグレジスタ１
６１の内容は論理値ｔｔ　Ｏｎとなる。

本ハウス・キーピング回路１６０の第↓の機能で空きブ
ロックの決定は、ロ一番号発生器１５３から要求を信号
線１７４を介してデコーダ１６２が受けるとバス１６９
１に介して書込みフラグレジスタの内容を取シ込み、論
理値“０”となっているブロックを調べてそれをロ一番
号ＲＮＯ５として出力することによシ行われる。複数の
論理値″′０”があった場合は、例えばロ一番号の小さ
いものを出力する。次に、８ｇ２の機能である画像メモ
リ４への転送ブロックの選択は、書込みフラグレジスタ
１６１の内容をバス１６９を介してデコーダ１６３に取
込み、論理値″１”の個数が所定値Ｃ例えば、２個ある
いは３個）以上になった時Ｆ　Ｉ　Ｆ　Ｏｌ　ｐｉｒｓ
ｔ　工ｎ　ｐｉｒｓｔ　Ｑｕｔ　）　　方式等により２
７）シ行なわれる。但し、上記の所定値は、２以上でなけれ
ばならない。その理由は、所定値を１にすると、イメー
ジ・プロセッサ２の書込み中に、そのブロックが転送の
対象になってしまうためである。そして、デコーダ１６
３は、選択したブロックをロ一番号ＲＮＯ６として出力
するとともに、書込み要求を発生する。しかし、この場
合は論理値“ｌ”の個数が所定値以下になると、ブロッ
クの選択ができなくなる。そこで、これを防止するため
にタイマー１６４を設けた。タイマー１６４は、デマル
チプレクサ１６８が発生するセット信号Ｓでトリガーさ
れ、論理値１１”の個数が所定値以下になってもイメー
ジ・プロセッサ２からの書込みがなければ、タイマー１
６４は所定時間後にはタイムアウトとなるため、このタ
イムアウト信号でデコーダ１６３を起動することによシ
残りのブロックを画像メモリ４に転送できることになる
。書込みフラグレジスタ１６１の内容が全て論理値６０
″になったとき、タイマー１６４をリセットする。

以上、イメージ・キャシュ・メモリ・システムの構成と
その動作を説明したが、画像・、図形処理システムでは
第１図で説明したように表示デ′−タ処理部５、フィー
ドバック処理部７が重要な機能を有している。これらの
機能は、パラレル−シリアル変換器、シリアル−パラレ
ル変換器などで容易に構成できるため、イメージ・キャ
シュ・メモリ・システムと合せて８ｇ１図破線で示す部
分をＬＳＩ化することによシ、画像メモリ４０周辺回路
を小型化できる。

〔発明の効果〕

本発明によれば、イメージ・キャシュ・メモリと、ＤＲ
ＡＭで構成される画像メモリとを組合せることにより、
次のようなイメージ・プロセッサの性能向上を図ること
ができる。

（１）　　イメージ・プロセッサは高速なイメージ・キ
ャシュ・メモリに対して画像データのアクセスができ、
イメージ・キャシュ・メモリがない場合に比べ約５倍の
性能向上、を図ることが可能である。

（２）先読み制御を行うことで、イメージ・プロセツサ
が将来必要とする画像データを前もってイメージ・キャ
シュ・メモリに転送しておくことができるため、先読み
制御を行なわない場合に対して約１．５倍の性能向上を
図ることが可能である。

（３）画像メモリからイメージ・キャシュ・メモリへの
ブロック転送時に、イメージ・プロセッサが必要とする
画像データを優先的に転送することができ、ブロック転
送時間を約１　／　２に短縮することが可能である。

（４）表示データ処理部、フィードバック処理部などと
ともに同−ＬＳＩ化することができ、画像メモリ周辺回
路を小型化することが可能になる。

【図面の簡単な説明】

第１図は本発明・のイメージ・キャシュ・メモリ・シス
テムを備えた画像・図形処理システムの一実施例を示す
ブロック図、第２図はキャシュ・メ毛りの構成及び画像
メモリとの対応づけを示す説明図、第３図（ａ）は画像
メモリの画素アドレスを示ス説明図、第３図（ｂ）は画
素アドレスのＹアドレスを示す説明図、第４図は読出用
キャシュ・メモリＣ３０）と続出用キャシュ・メモリ制御部を示すブロック図、第
５図は第４図に示す読出用キャシュ・メモリ制御部の動
作を示すフローチャート、第６図は第４図に示すアドレ
ス・アレイの一例を示すブロック図、第７図は第４図に
示す先読制御回路の動作の概念を示す説明図、第８図は
第４図に示す先読み制御回路の一例を示すブロック図、
第９図は先読み制御回路の先読み方向を示す説明図、第
１０図（ａ）は優先順序型ブロツク転送を示す説明図、
第１０図（ｂ）は優先順序型ブロツク転送を行なう回路
の一例を示すブロック図、第１１図は書込みキャシュ・
メモリと書込みキャシュ・メモリ制御回路を示すブロッ
ク図、第１２図は第１１図に示す書込みキャシュ・メモ
リ制御回路の動作を示すフローチャート、第１３図は第
１１図に示すハウス・キーピング回路の一例を示すブロ
ック図である。１・・・画像・図形処理システム、２・・・イメージ・
プロセッサ、３・・・イメージ・キャシュ・メモリ・シ
ステム、４・・・画像メモリ、５・・・表示データ処理
部、６・・・画像モニタ、７・・・フィードバック処理
部、８・・・イメージ・キャシュ・メモリ制御部、９・
・・メモリ・インターフェース、１００，１５０・・・
読出し用キャシュ・メモリ制御部、１０１，１５１・・
・アドレス・アレイ、１０２，１５２・・・アドレス比
較器、１０３，１５３・・・ロ一番号発生器、１０４゜
１０５．１０６，１５４・・・選択器、１０７・・・リ
プレース制御回路、１０８，１０９，１５８，１５９・
・・アドレスデコーダ、１１Ｏ・・・先読み制御回路、
１６０・・・ハウス・キーピング回路、２００・・・続
出し用キャシュ・メモリ、３００・・・書込み用キャシ
ュ・メモリ。

Claims

【特許請求の範囲】

１、画像プロセッサや図形プロセッサ等のイメージプロ
セッサと画像メモリの間に介在して、前記画像メモリに
記憶されている画像データの一部及び上記イメージ・プ
ロセッサから発生される画像データを保持し、かつ上記
画像メモリに対する画像データの読出し及び書込みを高
速に行なうことができるイメージ・キャシュ・メモリと
、上記イメージ・プロセッサから出力されるイメージ・
キャシュ・メモリに対する画像データの読出し要求及び
書込み要求に対して、上記イメージ・キャシュ・メモリ
との間の画像データの入出力、並びに上記画像メモリと
上記イメージ・キャシュ・メモリとの間でＮ個の画像デ
ータの転送を制御するイメージ・キャシュ・メモリ制御
部とを備えているイメージ・キャシュ・メモリ・システ
ムにおいて、上記イメージ・キャシュ・メモリ・制御部
は、上記イメージ・プロセッサが上記イメージ・キャシ
ュ・メモリから画像データを読出しているとき、次に読
出す画像メモリ内の画像データのアドレスを予測計算し
、その画像データを含むＮ個の画像データを上記画像メ
モリから上記イメージ・キャシュ・メモリに転送する先
読み制御手段と、上記画像メモリと上記イメージ・キャ
シュ・メモリとの間のＮ個の画像データの転送に際し、
上記イメージ・プロセッサが必要とする画像データを最
初にイメージ・キャシュ・メモリに到着させる優先順序
制御手段とを備えていることを特徴とするイメージ・キ
ャシュ・システム。