JP3518788B2 - デジタル・データ及びビデオ信号の処理デバイス及びシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】通常、デジタル・データ処理
システムは、使用中にそのシステムのユーザに対する表
示を作成するために用いられるビデオ信号を発生する。
このようなシステムの例としては、パーソナル・コンピ
ュータ及び、セット・トップ・ボックス(set top box)
やビデオ・ゲーム機等々と接続されるテレビ受像器等の
汎用機器システムがある。

【０００２】

【従来の技術】このようなシステムに対するデータ処理
要求が増大するにつれて、ビデオ会議、ビデオ信号スト
リームの圧縮／解凍、及び提示された画像の３次元レン
ダリング等が頻繁に行われるようになってきたため、従
来から認識されていたこのようなシステムにおけるデジ
タル・データ処理の限界に近づいてきたり又は限界を超
えたりするようになった。この結果、上記のようなアプ
リケーションにおいて成功させようとする試みは性能的
な低下を生じることとなった。すなわち、(わずか一つ
の例をとってみても)高品質の３次元レンダリングを実
行しようとすれば、その表示を発生するシステムの応答
性が遅くなってしまうことになる。

【０００３】

【発明が解決しようとする課題】以上により、本発明の
第１の目的は、汎用的システムの性能を改善することで
ある。本発明の第２の目的は、単一のＶＬＳＩ素子上
に、ビデオ信号ストリームを発生するべく協同的に動作
する複数のプロセッサを設けることである。

【０００４】

【課題を解決するための手段】上記の第１の目的を実現
するにあたって、表示信号ストリームを処理するデータ
処理システムにおいて、ベクトル処理及び特殊なアドレ
ス指定モードによる高機能を有するビデオ・プロセッサ
を設けるために超大規模集積回路(ＶＬＳＩ)の設計及び
その製品が利用される。上記の第２の目的を実現するに
あたって、上記素子が複数のプロセッサを具備し、各プ
ロセッサが関連する命令及びデータ・キャッシュを有し
かつこれらのプロセッサが同じ基板上に形成されたワイ
ド・データ・バス(wide data bus)により互いに結合さ
れる。

【０００５】

【発明の実施の形態】以下、本発明を添付の図面と共に
説明する。本発明の説明は好適例について示されるが、
当業者であれば以下の説明の要旨に基づき本発明の好適
な結果を尚得られるような適宜の修整が可能であろう。
従って、以下の説明は、当業者に対して開示を与えるも
のとして広く理解されるべきであり、本発明を限定する
ものではない。

【０００６】以下の開示の大部分は、特定のプロセッサ
・アーキテクチャ及びその単一チップ素子における具体
例に関するものである。しかしながら、先ずそのプロセ
ッサ素子の有用性を見出せる特定のシステムについて触
れることが適切であろう。図１は、所与のパーソナル・
コンピュータ・システムに近いシステムの概略図であ
る。このシステムは、ビデオ・プロセッサ・メモリ１１
へ接続されるパラレル・ビデオ・プロセッサ１０（ＰＶ
Ｐ、後に詳述する）を有し、ビデオ出力信号（ＲＧＢ出
力として示す）を与える。このシステムはまた主プロセ
ッサ複合体１２を有し、これはｘ８６アーキテクチャベ
ースの複合体、又はPowerPCプロセッサ・チップ及びサ
ポート・チップ等のＲＩＳＣ(Reduced Instruction Set
Computing)プロセッサであってもよい。システム・メ
モリ１４は、主プロセッサ複合体１２と関連して動作す
る。ＰＶＰ１０及び主プロセッサ複合体１２並びに他の
周辺装置１５は、ＰＣＩバス１６（パーソナル・コンピ
ュータ業界で普及しつつあるバス仕様）を介して接続さ
れる。

【０００７】ＰＶＰ１０を使用する別の状況としては、
表示装置としてのテレビ受像器と共に用いられるセット
・トップ・ボックス等、特殊な需用者が使用するべくさ
らに専用化されたシステムがある。図２はこのようなシ
ステムを示しており、図１と同様に本発明によるビデオ
・プロセッサ１０及び関連するメモリ１１が示されてい
る。図２のシステムにおいては、ＰＶＰ１０が、８０４
８６型プロセッサ１８、ハードディスク・ドライブ２０
及び／又はフロッピー・ディスク・ドライブ２１をサポ
ート可能な入出力ハンドラ１９、並びにシステム読取専
用メモリ（ＲＯＭ）２２、遠隔制御装置２５に応答する
入出力／ＣＤ(Compact Diskette)制御装置２４、並びに
ＣＤドライブ２６と接続されている。Ｘバス２８等の適
宜のバスによりこのシステムの各要素を結合することが
できる。

【０００８】パラレル・ビデオ・プロセッサ(ＰＶＰ)１
０については後述するが、これは、ビデオ及び画像のリ
アルタイム処理に対して高まりつつある要望に対処する
べく設計されたビデオ処理アーキテクチャである。科学
や娯楽の分野におけるビデオ会議、ＭＰＥＧ解凍、及び
３次元(３Ｄ)レンダリングは、リアルタイムで実行する
ために多大な演算能力を必要とするビデオ処理の例であ
る。幸いなことにグラフィカル・アルゴリズムは、通
常、パラレル処理システムに対して分割することができ
る。ＰＶＰは、そのビデオ処理に対する手法の点で特徴
的である。ＭＰＥＧや３Ｄの支援等に対して専用の論理
を開発するのではなく、ＰＶＰは、異なるアルゴリズム
に対してプログラム可能でありかつ再使用可能であっ
て、単一の超大規模集積回路（ＶＬＳＩ）素子上にパラ
レル・ビデオ処理システムを統合させている。複数のプ
ロセッサの各々（図３の３０ａ、３０ｂ、３０ｃ及び３
０ｄ）は、Harvardアーキテクチャ素子の形態によるマ
イクロコード・エンジンであって命令キャッシュ(３１
ａ、３１ｂ、３１ｃ及び３１ｄ)及びデータ・キャッシ
ュ(３２ａ、３２ｂ、３２ｃ及び３２ｄ)を備えている。
ここでは同一構造の要素を参照する際には共通の数字部
分が用いられ、その後ろの添字は複数の要素の特定の１
つを参照するために用いられている。説明の中で数字部
分のみを用いて参照する場合、その説明は、複数の同様
の要素のいずれにも当てはまるものとする。各プロセッ
サは、基本的に関連するキャッシュにより実行し続ける
ことができ、ミスの場合にのみ停止する。ここでは４個
のマイクロコード・エンジンが示されこれらについて説
明されるが、設けられる数としては任意の数が可能であ
り、ＰＶＰ１０に対して望まれる性能により決定され
る。ここで用いられた４個は、エンジンの好適な数であ
り、通常、エンジンの数は４個以上であると考える。

【０００９】全てのプロセッサが共通の単一の基板上に
あるという事実により、プロセッサとメモリとの間の広
帯域幅の通信が可能となった。単一バス３４は、本明細
書では「ライン・バス」と称するが、相互接続機構とし
て選択されたものである。このバスは非常に広く、すな
わち、各バス・サイクル中にキャッシュ３１と３２との
間又はキャッシュ３１、３２とメモリ・インタフェース
３９との間のキャッシュ・ライン全体を転送することが
できる。全てのプロセッサ３０は統合されたメモリ・ア
ドレス空間を有する。任意のプロセッサ３０が、任意の
プロセッサ３０が、画面メモリ上又はそれ以外の任意の
部分へアクセスしまたキャッシュすることができる。

【００１０】この単一バスによるマルチプロセッサ方式
は、シリコン製造の際に多くの変形が可能である。例え
ば低性能チップでは、２つのプロセッサ、ホスト・イン
タフェース、及び３２ビットＤＲＡＭのインタフェース
のみを設ける。このようなチップは、ＭＰＥＧ−１解凍
並びに２Ｄ及び３Ｄレンダリングの機能をもつ。高性能
チップでは、６個のプロセッサ、ホスト・インタフェー
ス、２重ＲＡＭＢＵＳのインタフェース、及びＹＵＶ入
力ポートを設ける。このチップは、ＭＰＥＧ−２解凍、
電子会議、及び例外的３Ｄレンダリング機能をもつ。処
理エンジン、命令セット、及び内部バスの標準化によっ
て、特定の製品用にカスタム化可能なチップのファミリ
を製造することができる。

【００１１】本発明のアーキテクチャを用いる製品のフ
ァミリも可能であるが、各アプリケーションのためのカ
スタム・チップを製造することが目的ではない。本発明
のアーキテクチャの利点は、集約的演算を要する広範な
タスクの実働化を実現するプログラム可能なプロセッサ
を提供することである。すなわち、動画を解凍する際に
離散逆余弦変換を実行するべく専用化されたプロセッサ
を、３Ｄオブジェクトを変換しかつレンダリングする一
方でビデオ・ゲームを実行するように再プログラミング
することができる。

【００１２】ＰＶＰは、設計要求を満たす大きさとする
ことが可能なスケーラブル・マルチプロセッサ複合体を
設けることによりこれらの目的を達成する。このアーキ
テクチャは、高度のキャッシュ管理を備えた広いライン
・バスを特徴とし、同じシリコン型すなわち基板上に１
〜１０個のプロセッサ・エンジンを設けることが可能で
ある。４個のプロセッサをもつ設計態様は、生のＭＰＥ
Ｇ−１及びＭＰＥＧ−２ビデオ信号ストリーム並びに生
のビデオ・ストリームをデコードするために必要な処理
能力を有する。さらに、ＰＶＰは、非常に傑出した２Ｄ
及び３Ｄグラフィックを実現するべく再プログラミング
することが可能である。

【００１３】ＰＶＰプロセッサは、汎用プロセッサ又は
ＤＳＰとして設計されてはいない。その代わりにＰＶＰ
プロセッサは、ビデオ及びグラフィック形式のアルゴリ
ズムを処理するように設計されてきた。このためＰＶＰ
は、ビデオ／グラフィック・アプリケーション用に適応
された限定されたＡＬＵ(演算論理ユニット)命令セット
により４個の基本ベクトルを処理するようにセットアッ
プされる。

【００１４】ＰＶＰ１０は、グラフィクス複合体及びＭ
ＰＥＧ複合体に同じメモリを共有させることによりメモ
リ１１を効率的に使用する。これにより、同じ２メガバ
イトのメモリを、ＭＰＥＧデコード又は高性能グラフィ
クスのために使用することができる。もちろん、同じメ
モリが同時に双方の機能を実行するように使用すること
はできない。

【００１５】ＰＶＰは、本質的に汎用的なプロセッサを
必要としないことでシリコンの大きさを最小限とする。
ＡＬＵは、短縮命令セットであることを特徴とする１６
ビット幅であって乗算ユニットもまた１６ビットである
（専用のＭＡＣレジスタへは３２ビット）。これによ
り、必要なシリコンの大きさを低減する。さらに、命令
キャッシュ３１及びデータ・キャッシュ３２の大きさは
最小限に維持されている。

【００１６】制御バス 制御バスの目的は、高速のライン・バス３４を損なうこ
となくチップ上の各サブシステムに対して制御／状態イ
ンタフェースを提供することである。制御バスは１６ビ
ット幅であり、基本的に装置のコンフィギュレーション
及び状態の検査のために用いられる。ホスト・プロセッ
サ１２、１８が１つのＰＶＰプロセッサ３０の状態をポ
ーリングしなければならない状況において、このポーリ
ングは制御バスを通して行うことができる。さらにホス
ト・プロセッサは、そのプロセッサの制御ポートへ書込
むことにより個々にプロセッサをリセットしたり再スタ
ートさせたりできる。

【００１７】一般的に、ホスト・インタフェースのＩ／
Ｏ空間は、制御バスへマッピングされるべきである。各
サブシステムは、制御バスからアクセス可能な独自のレ
ジスタ・セットを有している。例えば、各プロセッサ
は、リセットのための制御ポート及びベクトル・アドレ
ス・レジスタを有する。ビデオ出力サブシステムは、垂
直用及び水平用のタイミング・レジスタを有する。１６
ビット・バス上のプロトコルは、ＶＧＡ互換チップを容
易に作製するために（そして任意のインタフェースを作
成する代わりに）ＰＣＡＴ ＩＯ空間のプロトコルに適
合している。

【００１８】制御バスはさらに、デバッグ(debug)・モ
ードにおいて有用である。制御ポートは、プロセッサの
実行を停止させ、レジスタ内容を検査し、そして任意に
コードによる単一ステップを実行するために用いられ
る。制御バスを介してこれらの種類のオペレーションを
実行することは、ライン・バスを他のプロセッサのため
に空けることになり、これらの他のプロセッサは時間的
に重要なコードを実行し続けることができる。

【００１９】制御バスのマスタは、ホスト・インタフェ
ース３８である。これは、ホスト・バスからのＩＯを処
理するべく設計されている。別の例では、特別なＩＯア
ドレス空間がライン・バスへ追加される。この場合ホス
トは、ライン・バスからの帯域幅を取得せずに制御バス
を用いることができ、又はライン・バス上のマスタは、
ホスト・バスに対する調停をせずにかつホスト・バスか
らの帯域幅を使用せずに制御バスへアクセスすることが
できる。

【００２０】制御バスについては、性能は重要ではない
ので、各制御バス・スレーブに必要なハードウェアを最
小限とするために非常に単純なプロトコル（ＩＳＡ(Ind
ustry Standard Architecture)バス又はＡＴバスとして
知られるものと完全には同一でないが同様のプロトコ
ル）が用いられる。固定パルス幅の読取りストローブ及
び書込みストローブが、データ転送のために用いられ
る。 ・Ａ１−１５：転送先／転送元のＩＯ（ワード）アドレ
ス ・Ｄ０−１５：データ・バス ・ＢＬＥ：下位のデータ・バイトの選択 ・ＢＨＥ：上位のデータ・バイトの選択 ・ＲＤ＃：読取りストローブ ・ＷＲ＃：書込みストローブ

【００２１】ライン・バス ライン・バス３４は、ＰＶＰ１０の全てのサブシステム
がインタフェースする共通のポイントである。これは、
非常に広いデータ・パス（１２８ビット）を有し、１つ
のトランザクションでキャッシュ・ライン全体を転送す
ることができる。この広いデータ・パスによって、非常
に高速のキャッシュ間転送が可能となり、キャッシュの
ライン・バス・ポート上の調整論理が不要となる。アド
レス相及びデータ相が、ライン・バス上でパイプライン
化される。すなわち、現在のトランザクションのアドレ
ス相は、前のトランザクションのデータ相と同時に発生
する。アドレス相又はデータ相のいずれについても待ち
状態がない。待ち状態なしでデータが得られない場合、
スレーブは、サイクルを再試行しなければならないこと
をマスタへ示すために非確認（ＮＡＣＫ）信号を出さな
ければならない。このことは、再試行の合間に他のトラ
ンザクションのためにバスを空けることになる。

【００２２】ライン・バス３４は、時にはトランザクシ
ョンの待ち時間を費やしても全帯域幅を最大限とするよ
うに設計されている。例えば、分割トランザクション読
取りは、スレーブが読取りアドレスをラッチしてキュー
確認（ＱＡＣＫ）信号を戻すことができるようにサポー
トされる。バスは、他のマスタのトランザクションのた
めに働くように空いている。スレーブがデータを得たな
らば、ライン・バスに対する調停をし、マスタとなり、
そして保留中のマスタへデータを戻すことによりトラン
ザクションを完了しなければならない。これらの分割ト
ランザクション・サイクルは、待ち状態が挿入された場
合よりも長く（待ち時間が長くなるため）マスタを保留
状態とすることになるが、ライン・バスの必要とされる
帯域幅を最小限とする。

【００２３】付加された待ち時間の影響を最小限とする
ために、幾つかのパイプライン態様が組込まれた。例え
ば、ソフトウェア・パイプラインでは、コードによって
データ項目をそのキャッシュへロードすることを要求す
る。この「タッチ(touch)」命令は、命令パイプを停止
させない。その代わりに、（キャッシュ・ミスが生じた
場合）読取りがバス上で開始されると共にプロセッサ３
０は自由に命令を実行し続ける。プロセッサ３０は、デ
ータがキャッシュされる前にそのデータをレジスタへロ
ードしようとする場合にのみ停止することになる。ハー
ドウェア前方読取りは、インデクス制御レジスタにより
次の順のラインが必要になることを示すために実行され
る。（前方読取り修飾子が出されたとき）キャッシュへ
のアクセスの際、次の順のキャッシュ・ラインが使用可
能か否かについて検査される。使用可能でなければ、プ
ロセッサがアクセスを試みることによりミスを発生して
しまう前にそのキャッシュ・ラインが要求されることに
なる。命令キャッシュからの命令フェッチは、常に、極
めてシーケンシャルな特性をもつコード実行により有効
とされる「前方読取り」として扱われるべきである。

【００２４】大規模なキャッシュ・コヒーレンシィ(デ
ータ整合性)のプロトコルについては、本明細書中で別
途概要を説明する。データ・キャッシュ３２は、各々、
バイトあたりの汚染ビットを備える書戻し機能及びキャ
ッシュ間の汚染ラインを転送するためのプロトコルをサ
ポートしている。これによってプロセッサ３０は、ＤＲ
ＡＭへのキャッシュ・ラインの書戻しを必要とすること
なく、同じキャッシュ・ライン内の異なるバイト(すな
わち画素)を修正することができる。汚染ラインは、後
続のキャッシュ・ミスにより押出されるまでキャッシュ
されたままとなる。ストリーム・アドレス指定又は同報
通信アドレス指定を用いることにより、キャッシュＲＡ
Ｍを仮想的ＦＩＦＯ(先入れ先出し)を実行したり同報通
信データを捕捉したりするために利用することができ
る。これらの双方の技術は、ライン・バスのトラフィッ
クを実質的に低減することができる。

【００２５】ライン・バスを構成する信号については、
次の論理群において説明する。 ＜制御＞制御信号は次の通りである。 ・ＢＵＳＣＬＫ：バスクロックは、全てのバス・トラン
ザクションのタイミング基準となる主クロックである。
他の全てのサブシステムは、その内部論理を実行するた
めに（適宜）このクロックからの分配クロックを使用す
る。例えば、ホスト・インタフェースは、ホスト・バス
からのトランザクションをバス・クロックに同期させな
ければならない。全ての信号の変化は、このクロックの
立上がりエッジにより行われる。 ・ＲＥＳＥＴ＃：リセット信号は、ソフトウェアにより
出されるか又はホスト・インタフェースからのハードウ
ェア・リセットから駆動される。この信号に応答して、
全てのサブシステムはデフォールト状態へリセットされ
る。

【００２６】＜調停＞調停信号は、要求しているマスタ
のいずれがバスの使用を獲得するかを決定するために用
いられる。バスの使用が許可されると、マスタは次のク
ロック期間中にアドレス相信号を駆動する。そのマスタ
に対するデータ相信号は、即座にそのアドレス相信号に
追随する。

【００２７】・ＲＥＱｎ＃：マスタがバスに対するアク
セスを要求するとき、そのマスタによりバス要求信号が
出される。マスタ機能を有する各サブシステムについて
固有のバス要求信号がある。この要求信号は、その後の
クロック期間におけるマスタを決定し導出する調停論理
のための立ち上がりクロック・エッジよりも十分以前に
出されなければならない。この要求信号は、マスタのト
ランザクションのアドレス相の間に解放されなければな
らない。

【００２８】・ＧＮＴｎ＃：バス許可信号は、いずれの
マスタが次のトランザクションのためにバスを制御する
かを選択する調停論理により同期的に出される。マスタ
機能を有する各サブシステムについて固有のバス要求信
号がある。この許可信号は、各トランザクションのアド
レス相の間に次のマスタを反映するために変化する。調
停論理は、バスにとってマスタがない状態を避けるため
に、何らかの公平性アルゴリズムを実行しなければなら
ない。

【００２９】・ＬＯＣＫ＃：マスタは、多重トランザク
ションにおいてバスに対する排他的アクセスを獲得する
ためにロック信号を用いることができる。多重トランザ
クションとは、例えば、アトミック(atmic)な読取り−
修正−書込みサイクル等である。ロック信号は、そのト
ランザクションのアドレス相の間にマスタにより出され
なければならない。ロック信号は、最後のトランザクシ
ョンのアドレス相まで、そのＲＥＱｎ＃信号及びＬＯＣ
Ｋ＃信号の双方を保持し続けなければならない。マスタ
がスレーブから持続的にＮＡＣＫを受信している場合、
そのマスタは、スレーブに対する排他的アクセスを獲得
しそのサイクルを完了させるためにＬＯＣＫ＃信号を使
用しなければならない。

【００３０】＜アドレス相（フェーズ）＞アドレス相信
号は全て、マスタにより駆動される。全てのデータ・キ
ャッシュは、ラインが与えられるべきか又は無効とされ
るべきかを判断するためにアドレス相信号をデコードし
なければならない。ＤＲＡＭ及びホスト・インタフェー
スにまた、アドレスがこれらの特定の領域内にあるか否
かを判断するためにこのアドレス相信号をデコードす
る。

【００３１】・ＡＤＳ＃：アドレス・ストローブ信号
は、有効なアドレス相信号の間にマスタにより駆動され
る。この信号は、後続する信号を有効状態に駆動されて
いるものとして修飾するために用いられる。 ・ＷＲ：書込み信号は、読取りサイクルと書込みサイク
ルとを区別する。具体的には、マスタ又はスレーブのい
ずれがデータ相の間にデータ・バスを駆動することにな
るかを決定する。 ・ＡＤＲ４〜２３：これらのアドレス・ラインは、トラ
ンザクションにおける送信先アドレスを指定する。ここ
で、ＡＤＲ０〜３がないことを注記する。なぜなら、バ
スはライン全体（１６バイト）を同時に転送するからで
ある。また、１６メガバイトの物理的なアドレス指定限
界があることを注記する。

【００３２】次の信号は、アドレス修飾子の一部と見な
される。 ・ＭＩＤ０〜３：マスタＩＤビット（１５個までの可能
なマスタ・サブシステム、「０」は未使用）は、ストリ
ーム・トランザクション中に送信先マスタを指定するた
めにマスタにより駆動される。マスタは、他の全てのト
ランザクション中には自身のＩＤを駆動する。読取りト
ランザクションが分割される場合、スレーブはこのＩＤ
をラッチし、読取り回答(reply)の間にラッチされたＩ
Ｄを用いて保留中のマスタへ送らなければならない。 ・ＬＡＨ：ルックアヘッド・アドレス修飾子は、このア
ドレスからシーケンシャル・アドレス指定が予想される
ことをキャッシュ・サブシステムに対して示すために用
いられる。従って、キャッシュ・サブシステムは、必要
であれば次のラインを獲得しなければならない。

【００３３】・ＳＴＲ：ストリーム信号は、特定のマス
タがＭＩＤ０〜３ビットにより指定されたようにアドレ
ス指定されるべきであることを示すために用いられる。
ストリーム・トランザクションは、トランザクションの
データ（及びアドレス）が特定のマスタを目的とする場
合、仮想ＦＩＦＯ及び読取り回答のために用いられる。
読取り回答の間、保留中のマスタは常にデータを受け取
ることができ、ＮＡＣＫは受信されない。仮想ＦＩＦＯ
サポートについては、ＦＩＦＯが満杯（書込み）又は空
（読取り）である場合にＮＡＣＫが受信されることがあ
る。

【００３４】・ＢＣ：同報通信信号は、全てのマスタが
このサイクルに参加するべきであることを示すために用
いられる。書込み同報通信の間、全てのマスタがバスか
らのデータをラッチしようとする。これは、そのデータ
が多くのプロセッサにより使用される可能性のある場合
には有用である。これにより、各プロセッサが個々にデ
ータを取り出す必要がないため、ライン・バス帯域幅を
節約することができる。読取り同報通信（同報呼出）
は、開始マスタに加えて全てのキャッシュがデータをラ
ッチしようとすること以外は、メモリ読取りと同じであ
る。

【００３５】・ＡＣＱ／ＲＰＬ：獲得／回答信号は、通
常のメモリ読取りと獲得読取りとを区別するために用い
られる。獲得信号は、書込みミスの結果であり、ライン
に対する排他的アクセスを獲得するために働く。さらに
獲得／回答信号は、読取り回答をストリーム書込みから
区別する。 ・ＩＯ：ＩＯ信号は、通常のメモリ読取り及び書込みと
入出力命令とを区別するために用いられる。ホスト・イ
ンタフェースは、ライン・バスからＩＯアドレス空間へ
応答する唯一のサブシステムである。 ・ＨＯＳＴ：ホスト信号は、そのメモリ・サイクルがホ
スト・バスを目的とすることを示すために用いられる。
ＰＶＰがマスタとならなければならず、ホスト・バス上
のメモリ・サイクルを実行する。現在、メモリ空間のみ
がサポートされる（ＩＯ空間はサポートされてない）。

【００３６】＜データ相（フェーズ）＞ ・ＤＡＴ０〜１２７：データ信号は、転送されているラ
イン（又は部分的ライン）のデータ・ビットを含む。Ｄ
ＡＴ０〜７はそのラインのバイト０に対応し、データ１
２０〜１２７はそのラインのバイト１５に対応する。デ
ータは、リトルエンディアン順（逆バイト順）に配列さ
れている。 ・ＢＥ０〜１５＃：バイト・イネーブル信号は、いずれ
のバイト（ＤＡＴ信号）が有効データを含むかを示すた
めにアクティブに駆動される。実際には、無効バイトに
ついては、対応するＤＡＴ信号を３値論理としなければ
ならない。

【００３７】・ＤＩＲＴＹ：この信号は、ＢＥ０〜１５
＃ビットがライン内のいずれかのバイトが有効であるこ
とを表すのか又はライン内のいずれかのバイトが汚染さ
れていることを表すのかを示す。 ・ＤＡＣＫ＃：データ確認信号は、後続のデータ相の間
に（書込みにおける）データ転送を受け入れることがで
きるか又は（読取りにおける）データを供給できるいず
れかの（そして全ての）スレーブにより出される。

【００３８】・ＱＡＣＫ＃：キュー確認信号は送信先ス
レーブにより出され、書込みデータが書込みのためのキ
ュー状態となったか又は読取り要求がキュー状態となっ
たかを示す。読取りについては、この信号は、バス・サ
イクルが分割されたことを示す。すなわち、要求された
データを戻すためにスレーブは、バスについて調停しな
ければならない。ＱＡＣＫ＃は、ＤＡＣＫ＃よりも優先
度が低い。つまり、同じ読取りデータ相の間にＤＡＣＫ
＃がデータ・キャッシュにより戻されかつＱＡＣＫ＃が
ＤＲＡＭインタフェースにより戻される場合、ＤＲＡＭ
インタフェースはそのＤＲＡＭ読取りを中断しなければ
ならない。

【００３９】ＮＡＣＫ＃：確認否定信号は、送信先スレ
ーブがビジー状態であって要求されたデータを戻せない
（若しくはラッチできない）又はその要求さえラッチで
きないときにその送信先スレーブにより戻される。ＮＡ
ＣＫ＃信号に応答して、マスタは、バスについて再調整
しかつ速やかにバス・トランザクションを再試行しなけ
ればならない。

【００４０】調停とは、ただ１つの装置のみをライン・
バスのマスタすなわちアドレス相信号を駆動する装置と
して選択する機構である。事実上、ライン・バスへ接続
された各装置は、たとえＤＲＡＭインタフェースであっ
てもマスタ機能を有することになる。ＤＲＡＭインタフ
ェースは、分割トランザクション・サイクルにおいてデ
ータを戻すためにマスタとなる必要がある。ライン・パ
スのアドレス相及びデータ相はパイプライン化されるの
で、マスタは実際には単一クロック・サイクルについて
バスを所有するのみである。新たなマスタは、各クロッ
ク・サイクルにおいてライン・バスを駆動することがで
きる。従って、調停は単一クロック・サイクルで発生す
る必要があると同時に、ライン・バスを常時ビジー状態
に維持できなければならない。

【００４１】ライン・バス３４の所有権に関する調停
は、バス・サイクルと同時に発生する。言い替えるなら
ば、１つのマスタがバス上で転送を実行する一方で、そ
のバスに関して競合する全てのマスタが要求を出してお
りかつ調停論理が働いている。従って、次の使用可能な
バス・サイクルに関して次のマスタを選択することがで
きる。図４は、多数のマスタが同時にバスを要求する例
を示す。調停論理は、クロック・サイクル毎に新たなマ
スタを選択することができるので、バスがアイドル状態
となることがない。

【００４２】調停論理は、非同期的である。すなわち、
許可を出すためにクロックを用いない。要求は、１つの
クロック・エッジの後極めて速やかに出されなければな
らない。それによって許可論理が次のクロック・エッジ
より前に決定する。ｎ番目のクロックｎにおいて許可を
受信した後、受信した装置はｎ＋１番目のサイクルをそ
のトランザクションのアドレス相として所有し、ｎ＋２
番目のサイクルをそのデータ相として所有する。この１
つのクロック待ちは、データが戻される前にアドレス情
報が負荷の大きいバスを通りキャッシュ・ヒット論理を
介することによる伝搬遅延を許容するために必要とみら
れている。調停論理は、バスにとってマスタがない状態
を避けるために公平性アルゴリズム（例えば、順番優
先）を実行する。ＬＯＣＫ＃信号は、バスに対するアク
セスを延長するためにバス・サイクルのアドレス相の間
に出すことができる。これは、アトミック・バス・サイ
クルを実行するために、又は送信先装置からのＮＡＣＫ
が繰り返されることによる空白状態を避けるために用い
ることができる。

【００４３】次の表は、ライン・バス上で発生可能なト
ランザクションの概要を示したものである。

【００４４】

【表１】 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− WR,STR, トランザクション・コード・ビット：書込み、ストリーム、同報 BC,ACQ 通信、確認 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− メモリ 0000 ラインをローカル・キャッシュへ読込む。要求している装置の 読取り ＩＤが与えられることにより、読取り回答サイクルを介して分割 トランザクションサイクルを完了することができる。ローカル ・ キャッシュはラインの全て又は一部を与えることができ、この 場 合ＤＲＡＭがそのサイクルを終了しなければならない。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 獲得 0000 獲得サイクルは、ＤＲＡＭインタフェースがサイクルに参加しな いことを除いて読取りと同様である。他のキャッシュのみが要 求 しているマスタに対してデータを与えることができる。データ を 与えるいずれのキャッシュもそのキャッシュ・ラインを無効に し なければならない。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− メモリ 1000 ラインの全て又は一部をＤＲＡＭへ書戻す。 書込み −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 読取り回答 1101 このサイクルは、分割された読取りサイクルに応答するため にＤＲＡＭ又はホスト・インタフェースにより開始される 。 読取りの間に同報通信された装置ＩＤが、要求している 装置 へ宛てるために用いられる。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 同報通信 1010 同報通信サイクルは、多数のキャッシュ内のラインを同時に 更新することができる。同報通信データは、ローカル・プ ロ セッサにより何回でもアクセスされかつキャッシュ内に空 間 が必要なときはＤＲＡＭへフラッシュアウトされることが 可 能な点で汎用的である。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 同報呼出 0010 同報呼出は、全てのキャッシュが、データがＤＲＡＭから読 み 出されたときラッチしようとする点で同報通信と似ている 。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ストリーム 0100 ストリーム読取りは、キャッシュに設定された仮想「ＦＩＦ 読取り Ｏ」からデータを除去する。有効でないアドレスを読取ると ＮＡＣＫを発生する。有効ラインからの読取りオペレーショ ン は、そのラインから読まれたデータを無効化する。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ストローム 1100 ストリーム書込みは、キャッシュに設定された仮想「ＦＩＦ 書込み Ｏ」へデータを追加する。既に有効なエントリへの書込みに 対してはＮＡＣＫを返す。ラインの無効部分への書込みオ ペ レーションは、データを有効状態にセットする。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００４５】メモリ読取りは、サブシステムがキャッシ
ュ・ラインを獲得する必要がある場合には必ず発生する
（通常、これはキャッシュ・ミスの結果である）。読取
りサイクルのタイミングの例が、図５に示されている。

【００４６】図５では、マスタ（Ｍ１）がラインを要求
するときサイクルＡが発生する。読取り要求はＤＲＡＭ
インタフェースによりラッチされるが、データはまだＤ
ＲＡＭから読取られていない。従って、トランザクショ
ンは、キュー確認信号により終了する。ＤＲＡＭインタ
フェースは、要求されたラインをＤＲＡＭから読取って
いるビジー状態である。サイクルＢにおいては、第２の
マスタ（Ｍ２）がラインを要求する。この場合、ＤＲＡ
Ｍインタフェースは、マスタがそのサイクルを繰返さな
ければならないことを示す確認否定（ＮＡＣＫ）信号を
返す。しかしながら、同時にスヌープ・キャッシュは、
要求されたラインの有効な複写をもつことを検知してそ
れをデータ確認（ＤＡＣＫ）信号と共に与えている。そ
の後、マスタＭ２はそのデータの複写を受信することが
でき、再試行する必要はない。サイクルＣでは、第３の
マスタ（Ｍ３）もまた、ラインの読取りに対する確認否
定信号を受信する。このマスタは、バスに関する再調停
をしそのサイクルを再試行しなければならない。サイク
ルＤではＤＲＡＭインタフェースが、マスタＭ１が要求
したデータを獲得している。ＤＲＡＭインタフェースは
バスに関する調停をし、読取り回答トランザクションを
用いてそのデータを送る。サイクルＥでは、マスタＭ３
がサイクルを再試行し、ＤＲＡＭインタフェースがその
要求をキューしている。

【００４７】サイクルＢでは、スヌープ・キャッシュの
みがそのラインの一部（例えば、１個の汚染バイト）を
もつことが可能である。この場合、第２のミスが発生す
ることがあり、マスタＭ２は再びそのラインを要求しな
ければならなくなる。ＤＲＡＭからラインを受信する
と、そのラインは既にキャッシュされている汚染データ
と併合される。

【００４８】メモリ獲得は、マスタが内容を変更するた
めにキャッシュ・ラインへの排他的アクセスを必要とす
るときに発生する（これは、キャッシュ書込みミスの結
果である）。獲得サイクルは、ＤＲＡＭインタフェース
が参加しないことを除いて読取りサイクルと非常に似て
いる。これは、開始キャッシュが、ＤＡＣＫ信号を下げ
ることによりＤＲＡＭサイクルを終了させるからであ
る。従って、獲得サイクルが有効データのない結果とな
る可能性がある（可能性が極めて高い）。獲得サイクル
の間、開始キャッシュは、いずれの有効データも汚染デ
ータとしてラッチする。従って、ラインの全て又は一部
を後で書戻す必要がある。

【００４９】キャッシュ間で汚染ラインを渡すためのこ
のプロトコルは、グラフィック・アプリケーションにお
いては非常に有用である。例えば、２つのプロセッサが
複数のポリゴン及びこれらのポリゴンの間の境界をレン
ダリングしていると仮定すると、１つのキャッシュ・ラ
イン内にある可能性が極めて高い。画素は各プロセッサ
により書かれるので、ライン（及びその部分的汚染内
容）が必要に応じてキャッシュ間を行き来して渡され
る。キャッシュの１つがラインをそのキャッシュから出
さなければならないときにのみ、データがＤＲＡＭへ書
き込まれる。従って、ＤＲＡＭインタフェースは、プロ
セッサが実行した多くの個々の画素書込みの結果として
１つのライン書込みを調べるのみである。

【００５０】メモリ書込みは、サブシステムがラインを
書込むことを必要とするときには必ず発生する（通常こ
れは、キャッシュの汚染ライン書戻しの結果である）。
書込みサイクルのタイミングの例は、図６に示されてい
る。

【００５１】図６では、マスタ（Ｍ１）がラインを書込
むときサイクルＡが発生する。書込みはＤＲＡＭインタ
フェースへ通知される。トランザクションは、キュー確
認信号により終了する。ＤＲＡＭインタフェースは、要
求されたラインをＤＲＡＭへ書込んでいるビジー状態で
ある。サイクルＢでは、第２のマスタ（Ｍ２）がライン
を書込む。ＤＲＡＭインタフェースはまたこの書込みを
通知されるので再びキュー確認信号を返す。しかしなが
ら、同時にスヌープ・キャッシュは汚染データを受入れ
る空きラインをもつことを検知しており、データを受信
してデータ確認信号を返す。ＤＲＡＭインタフェースは
データ確認信号を検知して、ＤＲＡＭに対する保留中の
書込みサイクルを終了することができる。サイクルＣで
は、第３のマスタ（Ｍ３）がＤＲＡＭインタフェースに
対して書込みをキューすることができる。サイクルＤで
は、第４のマスタ（Ｍ４）がＤＲＡＭインタフェースに
対してラインを書込もうとするが、確認否定信号を受信
する。サイクルＥでは、マスタＭ４がサイクルを再試行
し、ＤＲＡＭインタフェースがその要求をキューしてい
る。

【００５２】ここで、ＤＲＡＭインタフェースが交互配
置(interleave)可能であることは重要である。待ち状態
を挿入する代わりにＮＡＣＫ信号を用いることは、別の
バンクへアクセスしようとする他のマスタに対してバス
を空けることになる。

【００５３】同報通信サイクルは、マスタがデータをＤ
ＲＡＭへ書込もうとする点でメモリ書込みサイクルと類
似している。他の全てのキャッシュは、データ転送を監
視し、ＮＡＣＫ信号ではなくＱＡＣＫ信号が発生すると
同時にデータをラッチする。同報呼出サイクルは、マス
タがＤＲＡＭからデータを読取ろうとする点でメモり読
取りサイクルと類似している。読取りサイクルと全く同
様に、キャッシュによりデータが与えられてＤＲＡＭサ
イクルを終了することができる。相違点は、全てのキャ
ッシュが同時にそのデータをラッチすることである。要
求された同報呼出データがキャッシュ内で汚染されてい
るならば、汚染ラインのホルダが同報呼出のＮＡＣＫ信
号を出し、書戻しを開始する。同報通信データはキャッ
シュ内の無効ラインを満たし、有効ラインを上書きする
ことになる。キャッシュ・セット全体が汚染されている
場合にのみそのキャッシュは同報通信データを受け入れ
ない。

【００５４】同報通信／同報呼出のサイクルは、一般的
に全てのプロセッサにより参照される必要のあるデータ
構造に対するライン・バス全体のトラフィックを低減す
る傾向がある。それでも尚ＤＲＡＭの帯域幅は、共有デ
ータ構造が変更されるときＤＲＡＭが常に更新される場
合と同様に広帯域とすることができる。プログラマは、
極めて慎重にデータ構造を同報通信空間へ配置しなけれ
ばならない。同報通信空間が大きすぎるとキャッシュを
占有しすぎることが多々あり、そのために標準的メモリ
参照におけるキャッシュ・ミスが頻繁となる。

【００５５】ストリームＩ／Ｏは、仮想ＦＩＦＯを実現
するための機構である。仮想ＦＩＦＯは、ＦＩＦＯとし
て使用可能なキャッシュの一区画であり、これにより２
つの非同期プロセスの間におけるデータの自動的バッフ
ァ操作が可能となる。

【００５６】図７では、２つのＦＩＦＯが、２つのキャ
ッシュの各々において最大幅Ｘでセットアップされてい
る。ＦＩＦＯは、キャッシュ３２内に存在する循環バッ
ファと考えることができる。ＦＩＦＯにおける入出のた
めに正確なシーケンシャル・アドレスを発生すること
は、入力装置及び出力装置が担う。例えば、ＦＩＦＯが
アドレス100Hで始まり１６バイトの幅がある場合、入力
及び出力のためのアドレス順序は、100H、101H、102
H、...、10FH、100H、101H、...となる。例として、ホ
スト・インタフェースがプロセッサ２のキャッシュにあ
るＦＩＦＯへデータを送信しているとする。ＦＩＦＯが
満杯である（循環バッファの全ての位置が占められてい
る）ならば、そのキャッシュはホスト・インタフェース
へＮＡＣＫ信号を返す。その後ホスト・インタフェース
は、データが受け入れられるまで継続的に再試行する。
同様に、プロセッサはＦＩＦＯから読取る。もしＦＩＦ
Ｏが空であれば、プロセッサはデータが書込まれるまで
停止することになる。２つのプロセッサがほぼ同じ速度
で実行していると仮定すると、データは、これらの間を
非常に僅かなポーリング遅延で移行することができる。

【００５７】図７は、ＦＩＦＯのライン・バスに関する
もう一方の側も示している。プロセッサ２は、プロセッ
サ１のキャッシュにあるＦＩＦＯから読取ることができ
る。このＦＩＦＯにデータがないときに読取りが発生し
たならば、ＮＡＣＫ信号が返され、プロセッサ２は再試
行が完了するまで停止することになる。同様に、プロセ
ッサ１が満杯のＦＩＦＯへ書込みしようしたならば、プ
ロセッサ１は停止することになる。

【００５８】ＰＶＰアーキテクチャは、統合された単一
のメモリ・アドレス空間からなる。ＰＶＰ内の各プロセ
ッサは、いずれのメモリ場所へもアクセスする。ＰＶＰ
内の高度のキャッシュ・アーキテクチャは、システム内
の種々のプロセッサに対するデータ・コヒーレンシィを
維持する。

【００５９】ＰＶＰ命令セットは、メモリ及びレジスタ
へのアクセスに関して構築されている。上位８ビットで
与えられる特殊なアドレス指定モードを除いてＰＶＰモ
デル内にＩ／Ｏ空間は作られない。しかしながらホスト
・インタフェースは、ホスト入出力サイクルを利用して
ＰＶＰの制御バスへアクセスすることにより、制御機能
を実行する。ＰＶＰ内の各プロセッサは、１６メガバイ
トのアドレス空間内の任意の場所又はホスト・メモリ空
間の物理メモリの３１ビットまでの任意のアドレスへア
クセスすることができる。ＰＶＰは、ホスト・マスタと
なることができ、メモリ・サイクル又は入出力サイクル
を開始することができる。

【００６０】ラスタ・バッファは、プログラム可能なメ
モリ場所に対して再配置(relocate)可能である。ＰＶＰ
に関するメモリ・マップは、ユーザ・コンフィギュレー
ションに依存する。各プロセッサ・コード及びデータ領
域は、１６メガバイトのアドレス領域のいずれへも配置
可能である。ほとんどの一般モデルは、アドレス０から
始まる各プロセッサ用の４個のアドレス空間からなるラ
スタ・バッファを有する。各プロセッサはアドレス再配
置レジスタ(ＡＲＲ)を有し、任意の所与の場所における
コードを再配置するために用いることができる。ここ
で、マルチプル・プロセッサは、固有のローカル・デー
タ領域をもつ共通コード領域を利用することができるこ
とを注記する。

【００６１】ＰＶＰ内の各プロセッサは、３２ビット値
を含むアドレス空間レジスタを有し、これは全てのコー
ド・フェッチのためのオフセットとして用いられる。こ
のアドレスが、システムにおける全てのコード・フェッ
チ及び全ての実効アドレス発生において加算される。こ
れにより、各プロセッサに対するコード・ウィンドウを
極めて容易に移動することができる。全てのデータ・フ
ェッチは、絶対的であって再配置レジスタをもたない。
必要なデータ・アドレスを計算することはプログラマが
担う。

【００６２】プログラマは、再配置レジスタへアクセス
しかつデータ・オペレーションに必要な実効アドレスを
形成するためにそれを用いることができる。

【００６３】ＰＶＰ内のプロセッサは、プロセッサ・ユ
ニット内の幾つかの場所から、命令フェッチのための実
効アドレスを発生することができる。次のような場所で
ある。 １．そのプロセッサの命令ポインタ(ＩＰ)。イネーブル
とされたルックアヘッド・オプションにより常にセット
されている。 ２．そのプロセッサの分岐／リンク・レジスタ(ＢＡ
Ｌ)。これは、ジャンプ命令が実行されたときのリター
ン・アドレスを含む。リターン命令（ＢＡＬからＩＰへ
移動）により用いられる。 ３．割込みベクトル・アドレス。種々の例外ルーチンに
より用いられるアドレス・ポインタ。 ４．命令自体に配置された即時アドレス。（即時アドレ
スへジャンプ） ５．ＩＰレジスタへ加算される命令内の符号付きオフセ
ットにより発生されたオフセット・アドレス ６．インデクス・レジスタに配置されたアドレス。（Ｉ
ＤＸからＩＰへ移動）

【００６４】任意のメモリ・アドレスの上位８ビットは
制御ビットを含み、これは物理アドレス空間の下位２４
ビットと連結して用いられる。プロセッサのキャッシ
ュ、ＤＲＡＭインタフェース、及びホスト・インタフェ
ースは全て、種々の特別な機能のためにこれらのビット
を解釈する。通常のメモリ・アドレス空間は、全て
「０」の修飾子をもつ。これらのビットは、即時ロード
命令（２４ビット）によりインデクス・レジスタにロー
ドされたときデフォールトで「０」になる。便宜上、各
インデクス・レジスタの制御レジスタは上位８ビットを
含み、これは全てのインデクス・レジスタ・メモリ・オ
ペレーションにより用いられる。これにより、ユーザは
インデクス・レジスタを特別な挙動のためにセットアッ
プすることができる。

【００６５】修飾子ビットは、次のように定義される。

【００６６】 ホスト・アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ｜ ホスト・アドレス空間（２ギガバイト指定可能）の ｜ 上位アドレス・ビット −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 最上位ビットがセットされているとき、これがホスト・
メモリ空間のオペレーションであることを示す。ホスト
・インタフェースは、ホスト・プロセッサ側のマスタ・
サイクルを発生することによりこのアドレスへ応答す
る。残りの上位７ビットは、必要なホスト・メモリ空間
の実際のアドレス・ビットとして用いられる。

【００６７】 ストリーム・アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ｜ １ ｜ ストリーム送信先のマスタＩＤ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− このモードは、このメモリ・オペレーションがストリー
ム型であることを示すために用いられる。マスタＩＤ
は、メモリ・トランザクションを受け入れるプロセッサ
又はキャッシュである送信先を指定するために用いられ
る。

【００６８】 同報通信アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ｜ ０ ｜ １ ｜ ０ ｜ ０ ｜ ０ ｜ ０ ｜ ０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− このモードは、メモリ・オペレーションが同報通信であ
ることを示すために用いられる。各プロセッサのローカ
ル・データ・キャッシュは、メモリ／データ・オペレー
ションをキャッシュしようとする。同報通信は、多数の
キャッシュ・ユニットが同じデータを捕捉すると共に後
のアクセスのためにそれをキャッシュすることを可能と
する。

【００６９】 ルックアヘッド・アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ｜ ０ ｜ ０ ｜ １ ｜ ０ ｜ ０ ｜ ０ ｜ ０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− このモードは、キャッシュ・ユニットに対し現在のメモ
リ・アドレスに関してルックアヘッドを実行するべきで
あることを示すために用いられる。キャッシュ・ユニッ
トはＤＲＡＭから次のメモリ・ラインをフェッチしよう
とする。ＤＲＡＭインタフェースもまた、ＤＲＡＭから
そのローカル・キャッシュへ次のラインをフェッチする
ことによりＮ＋１／Ｎ＋２パイプラインをセットアップ
する。

【００７０】 入出力(ＩＯ)アドレス空間 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ｜ ０ ｜ ０ ｜ ０ ｜ １ ｜ローカル ｜ ０ ｜ ０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− このモードは、現在のオペレーションが入出力アドレス
であることを示すために用いられる。このアドレスは、
上記のローカル・ビットに従うローカルＩ／Ｏアドレス
であっても外部ホストＩ／Ｏサイクルであってもよい。
ホスト・インタフェース・ユニットは、外部Ｉ／Ｏ要求
を捕捉し、Ｉ／Ｏ空間を指定する下位２４ビット用いて
ホストＩ／Ｏ空間に対するマスタＩ／Ｏサイクルを発生
する。

【００７１】ローカルＩ／Ｏサイクルはデコードされ、
ＰＶＰの各プロセッサへ接続されたデータ・ポートによ
り応答される。プロセッサは、そのデータ・ポートへ接
続されたＩ／Ｏ装置を有していてもいなくてもよい。ビ
デオ入力ＦＩＦＯは、ＰＶＰのデータ・ポートの１つへ
接続されたＩ／Ｏ装置の例である。プロセッサは、ロー
カルＩ／Ｏを介してＦＩＦＯから生のビデオ・データを
読取り、そのデータを処理する。

【００７２】 自動フラッシュ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ａ３１｜Ａ３０｜Ａ２９｜Ａ２８｜Ａ２７｜Ａ２６｜Ａ２５｜Ａ２４ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ０ ｜ ０ ｜ ０ ｜ ０ ｜ ０ ｜ １ ｜ ０ ｜ ０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− このビットは、バイトがキャッシュ・ユニットから読取
られたとき、キャッシュ制御装置に対して自動的に有効
ビットをクリアさせる。これによりラインが使い尽くさ
れたときそのラインを無効化する。ラインが満杯（全て
のバイトが汚染状態）であるとき、そのラインは自動的
にＤＲＡＭユニットへ書込まれてそのラインは無効化さ
れる。

【００７３】ＰＶＰプロセッサ複合体はスーパスカラ(s
uper scalar)・アーキテクチャにより構成され、ＡＬＵ
オペレーション及びロード／ストアオペレーションの双
方が１つのクロック内で同時に実行可能である。全ての
オペレーションは実行するために１つのクロックを要す
る。しかしながら、ビデオ処理のための独自の設計によ
り、ＰＶＰプロセッサは、幾つかのオペレーションを１
つのサイクルで実行することができ、ＭＰＥＧやライブ
・ビデオ等のデータのデジタル・ストリームを処理する
ために設計されている。命令は、短い形式と長い形式の
２つの形式を有する（ロード／記憶オペレーションと称
する）。短いオペレーション形式は、ＡＬＵオペレーシ
ョンを同時に発生させることができる。長いオペレーシ
ョン形式は全命令ワードを採り、ＡＬＵオペレーション
は実行されない。短い形式は最も一般的であり、ＡＬＵ
とロード／記憶ユニットとが同時に動作することができ
る。長い形式はロード／記憶ユニットにより排他的に使
用され、次の命令ワード（１クロック）までＡＬＵを停
止させる。

【００７４】命令ストリームは、命令ポインタ(ＩＰ)を
用いて命令キャッシュからフェッチされる。命令ポイン
タは常に倍ワード(３２ビット)エントリ(下位２ビット
＝０)を指示する。各キャッシュ・ラインは４個の命令
からなり、（分岐や割込みが発生しない場合）プロセッ
サにより４クロックで使い尽くされる。プロセッサ複合
体を停止（命令に関して待つこと）させないために、命
令キャッシュ制御装置は巧妙なプリフェッチ及び分岐目
標アルゴリズムを組込んでいる。

【００７５】命令デコーダ（図８中、符号４２ａ）は、
単純なデコーダ及びデマルチプレクサを利用してＡＬＵ
オペレーション及びロード／記憶ユニット・オペレーシ
ョンを制御する。各クロック・エッジにおいて、ＡＬＵ
及びロード／記憶ユニットの結果が適宜のレジスタへラ
ッチされ、新たな命令がデコード・バッファへラッチさ
れると共に命令ポインタが自動的に増分される。デコー
ド・バッファが、常に現在の命令を保持している一方、
命令ポインタは既に（クロック・エッジにおいて）増分
されて次の命令を指示している。これにより、現在の命
令がジャンプ命令であって命令ポインタを変更するとし
ても次の命令がデコード・バッファへラッチされる。す
なわち、ジャンプ命令後の次の命令は常に実行される。
しかしながら、命令キャッシュは早めに次の命令アドレ
スを取得するので要求されたデータを与える時間があ
る。命令キャッシュで用いられるプリフェッチ・アルゴ
リズムにより、大きな命令ルックアヘッドは必要ない。

【００７６】ロード／ストア・ユニット４１ａ及びＡＬ
Ｕ４０ａは、常にロック・ステップ形態で実行する。こ
のことは、命令再配列の負担をプログラマへ負わせる
が、チップの複雑さを格段に低減させる。

【００７７】命令キャッシュ３１は。マイクロコード・
エンジンの実行可能なコードを記憶するために用いられ
る。プログラム記憶が、固定アドレスのデータＲＡＭで
はなくキャッシュとして構成されることにより、コード
に人工的制限が全くなくなる。もちろんキャッシュの大
きさは一定（１キロバイト）であるが、キャッシュは、
最新実行(the most recently ececuted)コードを保持す
るべく動的に適応する。命令キャッシュは単一ポートを
要するのみであり、従って、キャッシュ・ラインを無効
化するためにバスを監視(snoop)する必要がない（けれ
ども、要求しているマスタへラインを与えることはでき
る）。従って、ホスト・プロセッサは、実行可能なコー
ドを変更するときには必ずキャッシュを無効化すること
を担う。その後キャッシュは、ＤＲＡＭからそのキャッ
シュ・ラインを再ロードしなければならない。

【００７８】キャッシュは、自動ルックアヘッドを備え
た２ウェイ・セット・アソシアティブ・キャッシュとし
て構成される。各命令キャッシュ・ラインは１６個のデ
ータ・バイトを保持し、これらのバイトはアドレス・タ
グと共にそのラインを構成する。１６メガバイトの物理
的キャッシュ性能を備えたこの１キロバイトの２ウェイ
・セット・アソシアティブの構成においては、タグが１
５アドレス・ビットであることが必要である。有効ビッ
トは、ラインが有効であるか否かを示すために用いられ
る。ホストは、制御バスを用いて制御ビットに書込むこ
とにより個々の命令キャッシュをフラッシュすることが
できる。これには、全ての有効ビットを同時にクリアす
る効果がある。別の例として、メモリの所与の領域、例
えば物理メモリの上位１キロバイトを実行不能空間とし
て保有しておくこともできる。従って有効ビットを用い
る替わりに、全てのラインが常に有効と見なされること
になる。キャッシュをフラッシュすることは、全てのタ
グ・ビットを「１」にセットする（保有されたアドレス
空間を指定する）ことである。

【００７９】最新使用(the least recently used:ＬＲ
Ｕ)ビットは、各セットについてミスが発生したときい
ずれのラインを捨てるかを示すフラグとして用いられ
る。ＬＲＵビットの最も単純なアルゴリズムは、次の通
りである。 ・現在アクセスされたラインが「Ａ」ラインであれば、
ＬＲＵ＝０にセット ・現在アクセスされたラインが「Ｂ」ラインであれば、
ＬＲＵ＝１にセット ・ミスが発生しかつＬＲＵ＝１のとき、ライン「Ａ」を
置換 ・ミスが発生しかつＬＲＵ＝０のとき、ライン「Ｂ」を
置換

【００８０】別のアルゴリズムとして、ＬＲＵビットを
僅かに異なるように解釈するものがある。このアルゴリ
ズムの場合、キャッシュが分岐目標を長く保持してしま
うという影響がある。このアルゴリズムは次の通りであ
る。 ・ミスが発生しかつＬＲＵ＝１のとき、ライン「Ａ」を
置換及びＬＲＵ＝１にセット ・ミスが発生しかつＬＲＵ＝０のとき、ライン「Ｂ」を
置換及びＬＲＵ＝０にセット

【００８１】命令キャッシュは、コード実行が極めてシ
ーケンシャルな特性をもつために常にルックアヘッド・
モードにある。言い替えるならば、命令ラインがキャッ
シュからフェッチされるときは、必ず次の順のアドレス
が使用可能（そのタグが要求されたタグと一致する）か
否かを調べるために比較される。使用可能でなければ、
ルックアヘッド・ミスが発生し、コード・フェッチが開
始される。先取りキャッシュを行うために、キャッシュ
のアドレス・デコーダは、常に現在のセットと共に次の
セットを選択する。これは、アドレス・デコーダの各出
力に対する単純なＯＲ(論理和)ゲートにより実現するこ
とができる。現在のアドレス・ヒット及び先読みヒット
の検査のために双方のセットが同時にフェッチされる。

【００８２】変換ユニット(Xlate)４４ａ（図９）は、
対応するインデクス制御レジスタ(ＩＣＲ)に含まれる変
換フィールドにより制御される。ＩＣＲは、Ｎ個の変換
方法のうち１つを指定する。異なる変換方法は、異なる
データ・サイズを有しかつそれぞれのアクセスするレジ
スタにおける所与の制限を示唆する。全ての変換は双方
向性であり、ロード・オペレーション又は記憶オペレー
ションにおいて用いることができる。次に示す変換がサ
ポートされている。

【００８３】１．変換なし（デフォールト）：このモー
ドは、データを変更することなくそのユニットを介して
渡す。オペレーションの幅は、ロード／記憶ユニットの
オペレーションコードにより示唆される。

【００８４】２．ＲＧＢ１６：このモードは１６ビット
値をとり、そしてこれを５ビットのＲＧＢ値に切り離し
て各５ビット値をベクトル・レジスタのエレメントに記
憶する。ＲＧＢ１６のＭＳＢは、ベクトル・レジスタの
最上位エレメントに記憶される。

【００８５】３．ＹＵＶ4:2:2 ：このモードは、長さ３
２ビットのＹＵＢ4:2:2データをとり、この4:2:2データ
から２個のベクトル対を作成する。各ベクトルは、Ｃｒ
値及びＣｂ値と共に強度値を含む「画素」を表す。最上
位エレメントは、変換に影響されない。この変換は常に
３２にビット・データ及び倍レジスタ対に対して作用す
る。Ｃｒ／Ｃｂ値は、ロード時に複写され、第２のＣｒ
／Ｃｂ値は、記憶オペレーションの際に無視される。

【００８６】４．ＲＧＢ３２(バイトからワード)：この
モードは、ＲＧＢ２４にプラスαを加えた形式の３２ビ
ット値をとり、対応するバイトをベクトル・レジスタの
エレメントへロードする。第４のバイトは、αすなわち
他の情報として用いられる。バイトは符号拡張されな
い。

【００８７】５．バイト・スワップ：このモードは、通
常ベクトル・ロードにおいてバイトを交換する。この変
換は６４ビットのロード値に対して実行され、さらにロ
ード／記憶のオペレーションコードが必要に応じてデー
タを単エレメント又は倍エレメントに縮小することがで
きる。

【００８８】６．ワード・スワップ：このモードは、バ
イトの代わりに１６ビット・ワードが交換されるだけで
あり、バイト・スワップと同じである。この変換は６４
ビットのロード値に対して実行され、さらにロード／記
憶のオペレーションコードが必要に応じてデータを倍エ
レメントに縮小することができる。エレメント０がエレ
メント３になる等である。

【００８９】７．ビット・スワップ：このモードは、ロ
ードされた１６ビット値のＭＳＢとＬＳＢとを交換す
る。この変換は６４ビットのロード値に対して実行さ
れ、さらにロード／記憶のオペレーションコードが必要
に応じてデータを単エレメント又は倍エレメントに縮小
することができる。

【００９０】８．ワードから倍ワード：このモードは、
ワード（１６ビット）を倍ワード（３２ビット）でベク
トル・レジスタ又はレジスタ対へロードする。ワードは
符号拡張されない。

【００９１】９．バイト・パック：各ワードは、交互に
なる形態でパックされたバイトからなる。ベクトル・レ
ジスタのエレメントに対して１つ置きの符号拡張された
バイトでロードされ、他のベクトル・レジスタに対して
他のバイトが同じ形態でロードされる。このモードは、
色度データ等のパックされたデータ値に関して有用であ
る。

【００９２】ＰＶＰの複製ユニットは、ベクトルＡＬＵ
ユニットの重要な特徴である。主要な汎用的ベクトル・
レジスタ(ＶＲ０〜ＶＲ７)のいずれも、オペレーション
の送信元及び送信先の双方の単一エレメントとしてアク
セスされ得る。送信先についてのオペレーションは、単
純なエレメント・イネーブル制御にすぎず、そのベクト
ルの選択されたエレメントを変更させるのみである。他
の全てのエレメントは変更されないままである。送信元
についてのオペレーションは、ベクトルの指定されたサ
ブエレメントが、そのベクトルの残りのエレメントに対
して複製される。このことは、ベクトルＡＬＵユニット
へ入力されるベクトルが全て同じ値となる効果を生じ
る。

【００９３】レジスタは、アクセス・サイズ及びレジス
タ属性に基づいて３個のレジスタ・バンクの論理グルー
プへ分割される。レジスタの３個のグループは、汎用的
ベクトル・レジスタ、積累算(Multiply-Accumulate:Ｍ
ＡＣ)ベクトル・レジスタ、及びインデクス／システム
・レジスタである。全てのレジスタは、６ビットの絶対
レジスタ番号によりアクセス可能である。レジスタ番号
０〜７はベクトル・レジスタのために、レジスタ番号８
〜１５はＭＡＣレジスタのために、レジスタ番号１６〜
３１はインデクス／システム・レジスタのために、そし
てレジスタ番号３２〜６３はシステム／制御レジスタの
ために確保される。

【００９４】ベクトル・レジスタ・ファイル（図９中、
符号４５）は、８個の個別にアドレス指定可能なベクト
ル・レジスタから構成され、各々が４個のエレメントを
含む。各エレメントは、個々にアドレス指定可能な１６
ビット・レジスタからなる。ベクトル・レジスタにアク
セスするとき、ベクトル・レジスタを単一の１６ビット
・エレメントとして、又は４個のエレメント・ベクトル
（１６ビット・エレメントをもつ）として、又は２個の
エレメント・ベクトル（３２ビット・エレメントをも
つ）として見ることが可能である。更に、所与のロード
／記憶オペレーションにおいては一対のベクトル・レジ
スタにアクセス可能である。

【００９５】ベクトル・レジスタ(ＶＲ)は、３ビットの
レジスタ番号により表され、アドレス０〜７（０００〜
１１１）により構成される。ベクトルのサブエレメント
へアクセスするためには、２ビットのサブエレメント番
号（００〜１１）が用いられる。３２ビットのオペレー
ションについては、サブエレメント番号が０又は２（０
０又は１０）に限定される。レジスタ番号を次に示す。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ６ビット・レジスタ番号 レジスタ名 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００００００ ＶＲ０（レジスタ対オペレーションにも使用） ０００００１ ＶＲ１ ００００１０ ＶＲ２（レジスタ対オペレーションにも使用） ００００１１ ＶＲ３ ０００１００ ＶＲ４（レジスタ対オペレーションにも使用） ０００１０１ ＶＲ５ ０００１１０ ＶＲ６（レジスタ対オペレーションにも使用） ０００１１１ ＶＲ７ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−

【００９６】ベクトル・レジスタ・ファイルは、複製ユ
ニット及びサブエレメント・ユニットの２つの特徴を有
する。複製ユニットは、ベクトル・レジスタの特定の単
一エレメントをそのベクトルの残りのエレメントに対し
て複製することを担う。これは、データ・バスに対して
全てのエレメントが同じ値を含むベクトルを与える。複
製ユニットは、任意のベクトルの任意のエレメントを複
製することができ、１６ビット・エレメントも３２ビッ
ト・エレメントもサポートする。

【００９７】サブエレメント・ユニットは、ユーザに対
してベクトルの特定のエレメントにデータを記憶するこ
とのみを許可する。他のエレメントは影響を受けない。
選択されたサブエレメントは、ＡＬＵ又はロード／記憶
オペレーションにより変更された内容を有する。サブエ
レメント・ユニットは、１６ビット・エレメントも３２
ビット・エレメントもサポートする。

【００９８】ＰＶＰ ＡＬＵ４０は、４エレメントをも
つ条件コード・レジスタ（ＣＣＲ）を有する。４エレメ
ントの条件コード・レジスタは、演算命令、論理命令、
及び条件命令に関してＡＬＵにより用いられる。ＣＣＲ
の各エレメントは、そのエレメントに対応するＡＬＵに
よりセットされたり用いられたりする。３２ビット・オ
ペレーションにおいては、ＣＣＲ（０）及びＣＣＲ
（２）が用いられる。ＣＣＲは、通常の桁上げ、０、
負、及び桁あふれの４個のフラグを含む。さらに、ＣＣ
Ｒは、ＭＡＣの対応するエレメントからの桁上げフラグ
及びユーザによりセット又はクリア可能な３個のユーザ
・フラグを含む。

【００９９】ＰＶＰ固有の態様の１つは、ベクトルに基
づくＡＬＵ及びこれに対応する「条件」命令である。ほ
とんど全てのＡＬＵオペレーションは条件モードを有
し、このモードでは、ＡＬＵオペレーションの結果が各
エレメントに対応する条件コードに基づいて送信先ベク
トルへ書戻されるのみである。ＰＶＰの条件オペレーシ
ョンによって、ＰＶＰは非常に効率的にベクトルを処理
することができる。

【０１００】ＰＶＰプロセッサ内の分岐／リンク・レジ
スタ（ＢＡＬ及びＢＡＬＩ）は、全てのジャンプ命令及
び外部割込みからのリターン・アドレスを保持するため
に用いられる。全てのジャンプ（条件及び非条件）は、
ＩＰをＢＡＬレジスタへ保存させる。このレジスタが、
ＩＰアドレスをメモリに保存する際の目標場所となるこ
とにより、多重のサブルーチン・レベルを設けることが
できる。ＰＶＰのこの特徴により、必要に応じていずれ
のジャンプ命令もサブルーチン・コールとなることがで
きる。割込みは現在のＩＰをＢＡＬＩレジスタへ保存さ
せ、そしてその割込みハンドラがＢＡＬＩからのリター
ン・アドレスを保存しかつＰＣＲの割込みをイネーブル
とするまで、自動的に割込みをディスエーブルとする。

【０１０１】ＰＶＰのインデクス・レジスタは、極めて
高性能である。各インデクス・レジスタは対応するイン
デクス制御レジスタ（ＩＣＲ０〜ＩＣＲ７）を有し、こ
れは、インデクス・レジスタが実行可能な種々の機能を
制御するために用いられる。図１０は、ＩＣＲレジスタ
の制御ビットを示す図である。

【０１０２】インデクス・レジスタは、ロード／記憶ユ
ニットを介したメモリに対するアクセス毎のワード・サ
イズにより自動的に増分又は減分される。ＩＣＲ内のイ
ネーブル／ディスエーブル・ビットは、この機能を制御
するために用いられる。この増分／減分ビットは、イン
デクス・ポインタの方向を制御するために用いられる。
後置／前置ビットは、自動増分／減分が発生する時点
（オペレーションの前か後か）を制御するために用いら
れる。スタック制御ビットは、インデクス・レジスタが
スタックのように動作するべくセットアップする。読取
りオペレーションのときは、インデクス・レジスタが予
め増分された後、メモリから値が読取られる。書込みオ
ペレーションのときは、データがメモリに書込まれたか
ら、インデクス・レジスタが後で減分される。インデク
ス・カウント・イネーブル／ディスエーブル・ビット
は、関連するカウント・レジスタが同様に減分されるか
否かを制御するために用いられる。カウント・レジスタ
は、常に１だけ減分されることを注記する。

【０１０３】３ビットの循環バッファ制御ビットは、イ
ンデクス・レジスタを循環バッファとしてセットアップ
するために用いられる。値「０」は、この機能をディス
エーブルさせる。他の７個の状態は、循環バッファのサ
イズ（ｎ）を２の(ｎ＋２)乗として表す。サイズは、４
バイトから５２０バイトまでの範囲となる。これらのビ
ットは、インデクス・レジスタが増分又は減分されると
き、マスクとして用いられる。バッファは、その大きさ
により整列されなければならない。

【０１０４】４ビットのXlate制御ビットは、このイン
デクス・レジスタの変換機能を指定するために用いられ
る。値「０」は、この機能をディスエーブルさせる。他
の状態は、ロード／記憶ユニットにより用いられる変換
方法を指定する。

【０１０５】８ビットの上位アドレスは、ＰＶＰにより
サポートされる特別なアドレス・モードを制御するため
に用いられる。

【０１０６】ＰＶＰ上のロード／記憶ユニット４１は、
メモリから様々なデータ幅をロードできるスカラ／ベク
トル・ロード／記憶ユニットで構成される。メモリに対
して入出する最小の幅は、１６ビットすなわち２バイト
である。データ幅は、１６ビット、３２ビット、６４ビ
ット、又は１２８ビットの幅である。これにより、ロー
ド／記憶ユニットは、個々のエレメントと同様に完全な
ベクトル及び倍ベクトルもメモリへ記憶することができ
る。データは、任意のバイト境界で区切ることができ
る。バイト整列ユニットは、整列発生を処理する。

【０１０７】さらに、ロード／記憶ユニットは関連する
変換ユニットを有し、これにより全てのメモリ・アクセ
スが実行される。変換ユニットは、インデクス制御レジ
スタにより制御される。デフォールド・モードにおいて
は、変換ユニットはデータを通過させるだけである。他
のモードにおいて変換ユニットは、ＲＧＢ１６又はＹＵ
Ｖ4:2:2等の異なるデータ形式から又は異なるデータ形
式へ変換することができる。バイト整列ユニットも含ま
れており、全ての幅についてのロード／記憶オペレーシ
ョンを任意のバイト境界において発生することができ
る。従って、６４ビット及び１２８ビットのロード／記
憶オペレーションが、通常のアドレス境界上で発生する
必要はない。

【０１０８】ロード／記憶オペレーションは、短形式及
び長形式と称される２つの形式へ分割される。短形式の
ロード／記憶オペレーションはＡＬＵオペレーションと
同時に発生し、そして長形式のロード／記憶オペレーシ
ョンはそれ自身で実行されＡＬＵオペレーションを１ク
ロックだけ停止させる。

【０１０９】全ての短形式ロード／記憶オペレーション
は、８個のインデクス・レジスタの１つを介して間接的
にメモリを参照する。メモリからの全ての短形式ロード
／記憶オペレーションの送信元／送信先は、主ベクトル
・レジスタ・ファイル又はＭＡＣレジスタ・ファイルで
ある。インデクス値は、長形式でのみメモリから直接的
にロードすることができる。インデクスは、即値を介し
て又はベクトル・レジスタの１つからの移動を介してロ
ードされなければならない。

【０１１０】ビデオ・ラスタライザ３６（及び図１１）
は、出力ビデオ装置上の画像を「描く」ことを担う。こ
の装置は多くの場合ＣＲＴである。このことは、出力ス
トリームの形式が、ＲＧＢ又はＹＵＶエンコード・デー
タのデータ・ストリームを伴う垂直同期信号及び水平同
期信号であることを意味する。

【０１１１】ラスタライザは、ライン・バス３４上のマ
スタでありさえすればよい。ラスタライザは、出力スト
リームを生成するためにＤＲＡＭの適宜の部分を読取る
ことになる。このことからラスタライザは、マイクロコ
ード・エンジンの１つと類似のデータ・キャッシュ４６
を備える。このキャッシュのサイズは非常に小さくても
よい。なぜならこのキャッシュの目的は、キャッシュ・
コヒーレンシィ・プロトコルを維持しかつ効率的なライ
ン転送モードを用いてデータを読取ることだけだからで
ある。転送を管理する「エンジン」４８はハードコード
・エンジンであって、ＹＵＶやＲＧＢの出力バッファの
ための様々なリフレッシュ周波数用のデータを読取り変
換することができる。このエンジンは、ストリーム・デ
ータがデジタル・アナログ変換器(ＤＡＣ)へ渡されチッ
プから出力される前に、ストリーム・データをＦＩＦＯ
に書込む。ＦＩＦＯは、特別な出力処理が必要な場合に
は、汎用エンジン（図３の３０ｄ）によっても充填され
る。ビデオ・データは、出力・ドット・クロックに同期
してＦＩＦＯから引き出される。ＦＩＦＯは、ライン・
バスの競合のために出力エンジンによりかなり散発的に
充填される。ラスタライザは、ＦＩＦＯが空になりそう
な場合には、バスをロックしてそのＦＩＦＯを充填する
ことができる。通常、ＦＩＦＯはほとんど満杯状態で動
作するべきであり、それによって通常のバス要求をラス
タ出力に用いることができる。

【０１１２】図１２は、ＭＰＥＧ２アルゴリズムがＰＶ
Ｐ上にマッピングする方法を示す図である。４個のエン
ジンの各々が、解凍部分に割振られる。エンジン１は、
シリアル入力のＦＩＦＯに物理的に接続される。従って
論理的に、エンジン１は、可変長でコーディングを実行
し、他の３個のマスタ制御装置として働く。エンジン１
は６４個のエレメント・アレイを組込み、データはこれ
らを通って逆走査プロセスへと渡される。このデータの
通過は、共有メモリ・バッファを介して実行される。し
かしながらキャッシュ・アーキテクチャがあるために、
データは実際にはＤＲＡＭへ書込まれない場合があるこ
とを注記する。データは、汚染状態で留まり必要に応じ
てキャッシュからキャッシュへ移動する。２つのエンジ
ン（符号２及び３）は、８×８行列の逆走査、逆量子
化、及び逆離散余弦変換のために専用化されている。こ
れらの２つのエンジンは、毎秒１０万個以上の非ゼロ８
×８行列を処理することができなければならない。最後
のエンジンは、動き(motion)補償を実行する。最後のエ
ンジンは逆離散余弦変換の出力を受信し、それを参照ブ
ロックへ追加して現在ブロックを形成する。ビデオ出力
サブシステムは、前のフレームのＹＣｒＣｂバッファを
表示する一方で現在のフレームが形成されるように構成
されなければならない。

【０１１３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１４】（１）集積回路デバイスであって、基板
と、前記基板上に形成され、かつ各々が命令キャッシ
ュ、データ・キャッシュ、バス・インタフェース・ユニ
ット、及び演算論理ユニットとを含む複数の同一のプロ
セッサと、前記基板上に形成され、かつ前記複数のプロ
セッサ間でデータ・ビット・ストリームを転送するべく
該複数のプロセッサを相互接続するライン・バスと、前
記基板上に形成され、かつ入力信号ストリームを受信す
るべく前記ライン・バスへ接続されるビデオ入力インタ
フェース・ユニットと、前記基板上に形成され、かつ前
記複数のプロセッサによる処理で決定された出力ビデオ
信号ストリームを前記集積回路デバイスから配信するべ
く前記ライン・バスへ接続されるビデオ出力インタフェ
ース・ユニットと、前記基板上に形成され、かつ前記複
数のプロセッサの機能を制御するために有効な制御信号
をホスト・プロセッサと交換するべく前記ライン・バス
へ接続されるホスト・インタフェース・ユニットと、前
記基板上に形成され、かつ前記ライン・バス上を転送さ
れるデータ・ビット・ストリームとは別に前記ホスト・
インタフェース・ユニットと前記複数のプロセッサとが
制御信号を交換するべく該ホスト・インタフェース・ユ
ニットと該複数のプロセッサとを相互接続する制御バス
と、前記基板上に形成され、かつ前記複数のプロセッサ
により処理された及び処理されるべきデータ・ビット・
ストリームをメモリ素子と交換するべく前記ライン・バ
スへ接続されるメモリ・インタフェース・ユニットとを
有する集積回路デバイス。 （２）前記データ・キャッシュが所定の長さのビット・
ライン容量を具備し、前記ライン・バスが該データ・キ
ャッシュの該所定の長さのビット・ライン容量に等しい
所定のビット幅を具備する上記（１）に記載の集積回路
デバイス。 （３）前記データ・キャッシュの各々に関連するインデ
クス・レジスタと、該インデクス・レジスタの各々に関
連する属性レジスタとを有しており、前記インデクス・
レジスタが、前記データ・キャッシュにおけるデータ・
フローの入出を制御するべく関連する該プロセッサの１
つによりアクセス可能な命令データを受信しかつ保持
し、そして前記属性レジスタが、前記インデクス・レジ
スタに保持されるべき命令データを設定するべく該イン
デクス・レジスタに関連する１つのプロセッサによりア
クセス可能な属性データを受信しかつ保持する上記
（１）に記載の集積回路デバイス。 （４）前記属性レジスタが、次に続くシーケンシャル・
ラインのデータを前記データ・キャッシュへロードされ
るデータ・ラインとして含めるべく該データ・キャッシ
ュへデータ・フローを入れるルック・アヘッド機能を制
御するために属性データを受信しかつ保持する上記
（３）に記載の集積回路デバイス。 （５）前記属性レジスタが、データ・ラインの全てのビ
ットが前記キャッシュからアクセスされたことに応答し
て、該データ・ラインをクリアするべく前記データ・キ
ャッシュからデータ・フローを取出す自動フラッシュ機
能を制御するために属性データを受信しかつ保持する上
記（３）に記載の集積回路デバイス。 （６）前記属性レジスタが、前記複数のプロセッサの各
々の間で直接的にデータ・ストリームを渡すストリーム
入出力機能を制御するために属性データを受信しかつ保
持する上記（３）に記載の集積回路デバイス。 （７）前記属性データが、２つの非同期プロセス間のデ
ータ・フローのバッファ処理を可能とするべく、前記デ
ータ・キャッシュの少なくとも１つにおいて先入れ先出
しレジスタとして機能するキャッシュ・アドレスの範囲
を規定するストリーム入出力機能を制御する上記（６）
に記載の集積回路デバイス。 （８）前記属性データが、前記データ・キャッシュの少
なくとも１つにおいて自動読取り／変更／書込みアドレ
ス空間として機能する単一エレメントのキャッシュ・ア
ドレスを規定するストリーム入出力機能を制御する上記
（７）に記載の集積回路デバイス。 （９）前記データ・キャッシュの各々が複数のデータ・
ラインを維持しかつ各該データ・ラインが所定のバイト
数のデータの長さを具備し、そして各該データ・キャッ
シュが各データ・ラインについて該所定のバイト数のデ
ータの状態を有効状態及び汚染状態の１つとして規定す
る各該データ・ラインの増分部分を維持し、さらに各前
記データ・ラインの前記増分部分を読取る各前記プロセ
ッサが、該読取られるライン全体が前記メモリ・インタ
フェース・ユニットへ押出されるまでは汚染状態のデー
タをキャッシュされたままにしておく上記（１）に記載
の集積回路デバイス。 （１０）デジタル・データを処理しかつビデオ表示信号
を発生するシステムであって、中央演算処理ユニット
と、デジタル・データを受信し記憶しかつ配信するシス
テム・ランダム・アクセス・メモリと、デジタル・デー
タ信号を転送するべく前記中央演算処理ユニットと前記
システム・ランダム・アクセス・メモリとを相互接続す
るバスと、前記バスへ操作により接続されることにより
前記中央演算処理ユニット及び前記システム・ランダム
・アクセス・メモリへ接続され、該中央演算処理ユニッ
トの制御の下に前記ビデオ表示信号を処理するビデオ・
プロセッサ集積回路デバイスとを有し、該ビデオ・プロ
セッサ集積回路デバイスが、基板と、前記基板上に形成
され、かつ各々が命令キャッシュ、データ・キャッシ
ュ、バス・インタフェース・ユニット、及び演算論理ユ
ニットとを含む複数の同一のプロセッサと、前記基板上
に形成され、かつ前記複数のプロセッサ間でデータ・ビ
ット・ストリームを転送するべく該複数のプロセッサを
相互接続するライン・バスと、前記基板上に形成され、
かつ入力信号ストリームを受信するべく前記ライン・バ
スへ接続されるビデオ入力インタフェース・ユニット
と、前記基板上に形成され、かつ前記複数のプロセッサ
による処理で決定された出力ビデオ信号ストリームを前
記集積回路デバイスから配信するべく前記ライン・バス
へ接続されるビデオ出力インタフェース・ユニットと、
前記基板上に形成され、かつ前記複数のプロセッサの機
能を制御するために有効な制御信号をホスト・プロセッ
サと交換するべく前記ライン・バスへ接続されるホスト
・インタフェース・ユニットと、前記基板上に形成さ
れ、かつ前記ライン・バス上を転送されるデータ・ビッ
ト・ストリームとは別に前記ホスト・インタフェース・
ユニットと前記複数のプロセッサとが制御信号を交換す
るべく該ホスト・インタフェース・ユニットと該複数の
プロセッサとを相互接続する制御バスと、前記基板上に
形成され、かつ前記複数のプロセッサにより処理された
及び処理されるべきデータ・ビット・ストリームをメモ
リ素子と交換するべく前記ライン・バスへ接続されるメ
モリ・インタフェース・ユニットとを有するシステム。 （１１）前記データ・キャッシュが所定の長さのビット
・ライン容量を具備し、前記ライン・バスが該データ・
キャッシュの該所定の長さのビット・ライン容量に等し
い所定のビット幅を具備する上記（１０）に記載のシス
テム。 （１２）前記データ・キャッシュの各々に関連するイン
デクス・レジスタと、該インデクス・レジスタの各々に
関連する属性レジスタとを有しており、前記インデクス
・レジスタが、該データ・キャッシュにおけるデータ・
フローの入出を制御するべく関連する該プロセッサの１
つによりアクセス可能な命令データを受信しかつ保持
し、そして前記属性レジスタが、前記インデクス・レジ
スタに保持されるべき命令データを設定するべく該イン
デクス・レジスタに関連する１つのプロセッサによりア
クセス可能な属性データを受信しかつ保持する上記（１
０）に記載のシステム。 （１３）前記属性レジスタが、次に続くシーケンシャル
・ラインのデータを前記データ・キャッシュへロードさ
れるデータ・ラインとして含めるべく該データ・キャッ
シュへデータ・フローを入れるルック・アヘッド機能を
制御するために属性データを受信しかつ保持する上記
（１２）に記載のシステム。 （１４）前記属性レジスタが、データ・ラインの全ての
ビットが前記キャッシュからアクセスされたことに応答
して、該データ・ラインをクリアするべく前記データ・
キャッシュからデータ・フローを取出す自動フラッシュ
機能を制御するために属性データを受信しかつ保持する
上記（１２）に記載のシステム。 （１５）前記属性レジスタが、前記複数のプロセッサの
各々の間で直接的にデータ・ストリームを渡すストリー
ム入出力機能を制御するために属性データを受信しかつ
保持する上記（１２）に記載のシステム。 （１６）前記属性データが、２つの非同期プロセス間の
データ・フローのバッファ処理を可能とするべく、前記
データ・キャッシュの少なくとも１つにおいて先入れ先
出しレジスタとして機能するキャッシュ・アドレスの範
囲を規定するストリーム入出力機能を制御する上記（１
５）に記載のシステム。 （１７）前記属性データが、前記データ・キャッシュの
少なくとも１つにおいて自動読取り／変更／書込みアド
レス空間として機能する単一エレメントのキャッシュ・
アドレスを規定するストリーム入出力機能を制御する上
記（１６）に記載のシステム。 （１８）前記データ・キャッシュの各々が複数のデータ
・ラインを維持しかつ各該データ・ラインが所定のバイ
ト数のデータの長さを具備し、そして各該データ・キャ
ッシュが各データ・ラインについて該所定のバイト数の
データの状態を有効状態及び汚染状態の１つとして規定
する各該データ・ラインの増分部分を維持し、さらに各
前記データ・ラインの前記増分部分を読取る各前記プロ
セッサが、該読取られるライン全体が前記メモリ・イン
タフェース・ユニットへ押出されるまでは汚染状態のデ
ータをキャッシュされたままにしておく上記（１０）に
記載のシステム。 （１９）プロセッサ複合体であって、各々が命令キャッ
シュ、データ・キャッシュ、バス・インタフェース・ユ
ニット、及び演算論理ユニットとを含む複数の同一のプ
ロセッサと、前記データ・キャッシュの各々に関連し、
該データ・キャッシュにおけるデータ・フローの入出を
制御するべく関連する前記プロセッサの１つによりアク
セス可能な命令データを受信しかつ保持するインデクス
・レジスタと、前記インデクス・レジスタの各々に関連
し、前記インデクス・レジスタに保持されるべき命令デ
ータを設定するべく該インデクス・レジスタに関連する
前記プロセッサの１つによりアクセス可能な属性データ
を受信しかつ保持し、該属性データが前記複数のプロセ
ッサの各々の間で直接的にデータ・ストリームを渡すと
共に２つの非同期プロセス間のデータ・フローのバッフ
ァ処理を可能とするべく該データ・キャッシュの少なく
とも１つにおいて先入れ先出しレジスタとして機能する
キャッシュ・アドレスの範囲を規定するストリーム入出
力機能を制御する属性レジスタと、前記複数のプロセッ
サ間でデータ・ビット・ストリームを転送するべく該複
数のプロセッサを相互接続するライン・バスと、入力信
号ストリームを受信するべく前記ライン・バスへ接続さ
れるビデオ入力インタフェース・ユニットと、前記複数
のプロセッサによる処理で決定された出力ビデオ信号ス
トリームを前記集積回路デバイスから配信するべく前記
ライン・バスへ接続されるビデオ出力インタフェース・
ユニットと、前記複数のプロセッサの機能を制御するた
めに有効な制御信号をホスト・プロセッサと交換するべ
く前記ライン・バスへ接続されるホスト・インタフェー
ス・ユニットと、前記ライン・バス上を転送されるデー
タ・ビト・ストリームとは別に前記ホスト・インタフェ
ース・ユニットと前記複数のプロセッサとが制御信号を
交換するべく該ホスト・インタフェース・ユニットと該
複数のプロセッサとを相互接続する制御バスと、前記複
数のプロセッサにより処理された及び処理されるべきデ
ータ・ビット・ストリームをメモリ素子と交換するべく
前記ライン・バスへ接続されるメモリ・インタフェース
・ユニットとを有するプロセッサ複合体。

【図面の簡単な説明】

【図１】本発明のビデオ・プロセッサを用いた第１のシ
ステムを示す図である。

【図２】本発明のビデオ・プロセッサを用いた第２のシ
ステムを示す図である。

【図３】本発明のビデオ・プロセッサの概略図である。

【図４】図３のビデオ・プロセッサにより実行される所
与のオペレーションの信号タイミング図である。

【図５】図３のビデオ・プロセッサにより実行される所
与のオペレーションの信号タイミング図である。

【図６】図３のビデオ・プロセッサにより実行される所
与のオペレーションの信号タイミング図である。

【図７】ＦＩＦＯキャッシュ方式で用いられる図３のビ
デオ・プロセッサの所与の構成要素の概略図である。

【図８】図３のビデオ・プロセッサの所与のオペレーシ
ョンにおける命令フローの概略図である。

【図９】図３のビデオ・プロセッサの所与のオペレーシ
ョンにおける命令フローの概略図である。

【図１０】図３のビデオ・プロセッサ内の所与のデータ
・フローのビット割当てを示す概略図である。

【図１１】表示するビデオ信号の出力に関連する図３の
ビデオ・プロセッサ内のデータ・フローの概略図であ
る。

【図１２】ビデオ信号処理のための具体的アプリケーシ
ョンの１つに対する図３のビデオ・プロセッサの適応を
示す概略図である。

【符号の説明】

１０ パラレル・ビデオ・プロセッサ（ＰＶＰ） １１ ＰＶＰビデオＲＡＭ １２ 主プロセッサ複合体 １４ システムＤＲＡＭ １５ 他のＰＣＩ装置 １６ ＰＣＩシステム・バス ３０ マイクロコード・エンジン ３１ 命令キャッシュ ３２ データ・キャッシュ ３４ ライン・バス ３５ ビデオ入力インタフェース・ユニット ３６ ビデオ出力インタフェース・ユニット ３８ ホスト・インタフェース・ユニット ３９ ＤＲＡＭインタフェース・ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・テイラー・パンコースト アメリカ合衆国27615、ノースカロライ ナ州、ラレイ、ベルチェイス・ドライブ 1616 (56)参考文献 特開 平１−232481（ＪＰ，Ａ) 特開 平２−112039（ＪＰ，Ａ) 特開 平３−263144（ＪＰ，Ａ) 特開 昭60−31664（ＪＰ，Ａ) 特開 平３−37744（ＪＰ，Ａ) 国際公開94／10624（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/00 - 17/18 G06F 12/08 - 12/12 G06F 15/16 - 15/177 G06T 1/00 - 1/40 G06T 3/00 - 5/50 G06T 9/00 - 9/40 G09G 5/00 - 5/40 H04N 7/12 H04N 7/30 - 7/32

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】集積回路デバイスであって、 （Ａ）基板と、 （Ｂ）前記基板上に形成され、かつ各々が命令キャッシ
   ュ、データ・キャッシュ、バス・インタフェース・ユニ
   ット、及び演算論理ユニットとを含む複数の同一のプロ
   セッサと、 （Ｃ）前記データ・キャッシュの各々に関連するインデ
   クス・レジスタと、該インデクス・レジスタの各々に関
   連する属性レジスタであって、 前記インデクス・レジスタが、前記関連するデータ・キ
   ャッシュにおけるデータ・フローの入出を制御するべく
   前記インデクス・レジスタに関連する前記プロセッサの
   １つによりアクセス可能な命令データを受信しかつ保持
   し、そして前記属性レジスタが、前記インデクス・レジ
   スタに保持されるべき前記命令データを設定するべく前
   記インデクス・レジスタに関連する１つのプロセッサに
   よりアクセス可能な属性データを受信しかつ保持する、
   前記インデクス・レジスタおよび前記属性レジスタと、 （Ｄ）前記基板上に形成され、かつ前記複数のプロセッ
   サ間でデータ・ビット・ストリームを転送するべく該複
   数のプロセッサを相互接続するライン・バスと、 （Ｅ）前記基板上に形成され、かつ入力信号ストリーム
   を受信するべく前記ライン・バスへ接続されるビデオ入
   力インタフェース・ユニットと、 （Ｆ）前記基板上に形成され、かつ前記複数のプロセッ
   サによる処理で決定された出力ビデオ信号ストリームを
   前記集積回路デバイスから配信するべく前記ライン・バ
   スへ接続されるビデオ出力インタフェース・ユニット
   と、 （Ｇ）前記基板上に形成され、かつ前記複数のプロセッ
   サの機能を制御するために有効な制御信号をホスト・プ
   ロセッサと交換するべく前記ライン・バスへ接続される
   ホスト・インタフェース・ユニットと、 （Ｈ）前記基板上に形成され、かつ前記ライン・バス上
   を転送されるデータ・ビット・ストリームとは別に前記
   ホスト・インタフェース・ユニットと前記複数のプロセ
   ッサとが制御信号を交換するべく該ホスト・インタフェ
   ース・ユニットと該複数のプロセッサとを相互接続する
   制御バスと、 （Ｉ）前記基板上に形成され、かつ前記複数のプロセッ
   サにより処理された及び処理されるべきデータ・ビット
   ・ストリームをメモリ素子と交換するべく前記ライン・
   バスへ接続されるメモリ・インタフェース・ユニット
   と、 を有し、 前記複数のプロセッサの各々の間で直接的にデータ・ス
   トリームを渡すストリーム入出力機能を制御するための
   属性データが、前記データ・キャッシュの少なくとも１
   つにおいてアトミックな読取り／変更／書込み用として
   機能するキャッシュ・アドレスを規定する、 集積回路デバイス。
2. 【請求項２】前記データ・キャッシュが所定の長さのビ
   ット・ライン容量を具備し、前記ライン・バスが該デー
   タ・キャッシュの該所定の長さのビット・ライン容量に
   等しい所定のビット幅を具備する請求項１に記載の集積
   回路デバイス。
3. 【請求項３】前記属性レジスタが、次に続くシーケンシ
   ャル・ラインのデータを前記データ・キャッシュへロー
   ドされるデータ・ラインとして含めるべく該データ・キ
   ャッシュへデータ・フローを入れるルック・アヘッド機
   能を制御するために属性データを受信しかつ保持する請
   求項１に記載の集積回路デバイス。
4. 【請求項４】前記属性レジスタが、データ・ラインの全
   てのビットが前記キャッシュからアクセスされたことに
   応答して、該データ・ラインをクリアするべく前記デー
   タ・キャッシュからデータ・フローを取出す自動フラッ
   シュ機能を制御するために属性データを受信しかつ保持
   する請求項１に記載の集積回路デバイス。
5. 【請求項５】前記属性レジスタが、前記属性データを受
   信しかつ保持する請求項１に記載の集積回路デバイス。
6. 【請求項６】２つのプロセッサ間においてデータの通信
   を可能にするために、ストリーム入出力機能を制御する
   前記属性データが、前記データ・キャッシュの少なくと
   も１つにおいて先入れ先出しレジスタとして機能するキ
   ャッシュ・アドレスの範囲を規定する、請求項５に記載
   の集積回路デバイス。
7. 【請求項７】前記データ・キャッシュの各々が複数のデ
   ータ・ラインを維持しかつ各該データ・ラインが所定の
   バイト数のデータの長さを具備し、そして各該データ・
   キャッシュが各データ・ラインについて該所定のバイト
   数のデータの状態を有効状態及び汚染状態の１つとして
   規定する各該データ・ラインの増分部分を維持し、さら
   に各前記データ・ラインの前記増分部分を読取る各前記
   プロセッサが、該読取られるライン全体が前記メモリ・
   インタフェース・ユニットへ押出されるまでは汚染状態
   のデータをキャッシュされたままにしておく請求項１に
   記載の集積回路デバイス。
8. 【請求項８】デジタル・データを処理しかつビデオ表示
   信号を発生するシステムであって、 （Ａ）中央演算処理ユニットと、 （Ｂ）デジタル・データを受信し記憶しかつ配信するシ
   ステム・ランダム・アクセス・メモリと、 （Ｃ）デジタル・データ信号を転送するべく前記中央演
   算処理ユニットと前記システム・ランダム・アクセス・
   メモリとを相互接続するバスと、 （Ｄ）前記バスへ操作により接続されることにより前記
   中央演算処理ユニット及び前記システム・ランダム・ア
   クセス・メモリへ接続され、該中央演算処理ユニットの
   制御の下に前記ビデオ表示信号を処理するビデオ・プロ
   セッサ集積回路デバイスとを有し、該ビデオ・プロセッ
   サ集積回路デバイスが、 （ａ）基板と、 （ｂ）前記基板上に形成され、かつ各々が命令キャッシ
   ュ、データ・キャッシュ、バス・インタフェース・ユニ
   ット、及び演算論理ユニットとを含む複数の同一のプロ
   セッサと、 （ｃ）前記データ・キャッシュの各々に関連するインデ
   クス・レジスタと、該インデクス・レジスタの各々に関
   連する属性レジスタであって、 前記インデクス・レジスタが、前記関連するデータ・キ
   ャッシュにおけるデータ・フローの入出を制御するべく
   前記インデクス・レジスタに関連する前記プロセッサの
   １つによりアクセス可能な命令データを受信しかつ保持
   し、そして前記属性レジスタが、前記インデクス・レジ
   スタに保持されるべき前記命令データを設定するべく該
   インデクス・レジスタに関連する１つのプロセッサによ
   りアクセス可能な属性データを受信しかつ保持する、前
   記インデクス・レジスタおよび前記属性レジスタと、 （ｄ）前記基板上に形成され、かつ前記複数のプロセッ
   サ間でデータ・ビット・ストリームを転送するべく該複
   数のプロセッサを相互接続するライン・バスと、 （ｅ）前記基板上に形成され、かつ入力信号ストリーム
   を受信するべく前記ライン・バスへ接続されるビデオ入
   力インタフェース・ユニットと、 （ｆ）前記基板上に形成され、かつ前記複数のプロセッ
   サによる処理で決定された出力ビデオ信号ストリームを
   前記集積回路デバイスから配信するべく前記ライン・バ
   スへ接続されるビデオ出力インタフェース・ユニット
   と、 （ｇ）前記基板上に形成され、かつ前記複数のプロセッ
   サの機能を制御するために有効な制御信号をホスト・プ
   ロセッサと交換するべく前記ライン・バスへ接続される
   ホスト・インタフェース・ユニットと、 （ｈ）前記基板上に形成され、かつ前記ライン・バス上
   を転送されるデータ・ビット・ストリームとは別に前記
   ホスト・インタフェース・ユニットと前記複数のプロセ
   ッサとが制御信号を交換するべく該ホスト・インタフェ
   ース・ユニットと該複数のプロセッサとを相互接続する
   制御バスと、 （ｉ）前記基板上に形成され、かつ前記複数のプロセッ
   サにより処理された及び処理されるべきデータ・ビット
   ・ストリームをメモリ素子と交換するべく前記ライン・
   バスへ接続されるメモリ・インタフェース・ユニットと
   を有し、（ｊ）前記複数のプロセッサの各々の間で直接的にデー
   タ・ストリームを渡すストリーム入出力機能を制御する
   ための属性データが、前記データ・キャッシュの少なく
   とも１つにおいてアトミックな読取り／変更／書込み用
   として機能するキャッシュ・アドレスを規定する、 システム。
9. 【請求項９】前記データ・キャッシュが所定の長さのビ
   ット・ライン容量を具備し、前記ライン・バスが該デー
   タ・キャッシュの該所定の長さのビット・ライン容量に
   等しい所定のビット幅を具備する請求項８に記載のシス
   テム。
10. 【請求項１０】前記属性レジスタが、次に続くシーケン
    シャル・ラインのデータを前記データ・キャッシュへロ
    ードされるデータ・ラインとして含めるべく該データ・
    キャッシュへデータ・フローを入れるルック・アヘッド
    機能を制御するために属性データを受信しかつ保持する
    請求項８に記載のシステム。
11. 【請求項１１】前記属性レジスタが、データ・ラインの
    全てのビットが前記キャッシュからアクセスされたこと
    に応答して、該データ・ラインをクリアするべく前記デ
    ータ・キャッシュからデータ・フローを取出す自動フラ
    ッシュ機能を制御するために属性データを受信しかつ保
    持する請求項８に記載のシステム。
12. 【請求項１２】前記属性レジスタが、前記属性データを
    受信しかつ保持する請求項８に記載のシステム。
13. 【請求項１３】２つのプロセッサ間においてデータの通
    信を可能にするために、ストリーム入出力機能を制御す
    る前記属性データが、前記データ・キャッシュの少なく
    とも１つにおいて先入れ先出しレジスタとして機能する
    キャッシュ・アドレスの範囲を規定する、請求項１２に
    記載のシステム。
14. 【請求項１４】前記データ・キャッシュの各々が複数の
    データ・ラインを維持しかつ各該データ・ラインが所定
    のバイト数のデータの長さを具備し、そして各該データ
    ・キャッシュが各データ・ラインについて該所定のバイ
    ト数のデータの状態を有効状態及び汚染状態の１つとし
    て規定する各該データ・ラインの増分部分を維持し、さ
    らに各前記データ・ラインの前記増分部分を読取る各前
    記プロセッサが、該読取られるライン全体が前記メモリ
    ・インタフェース・ユニットへ押出されるまでは汚染状
    態のデータをキャッシュされたままにしておく請求項８
    に記載のシステム。
15. 【請求項１５】プロセッサ複合体であって、 （Ａ）各々が命令キャッシュ、データ・キャッシュ、バ
    ス・インタフェース・ユニット、及び演算論理ユニット
    とを含む複数の同一のプロセッサと、 （Ｂ）前記データ・キャッシュの各々に関連し、該デー
    タ・キャッシュにおけるデータ・フローの入出を制御す
    るべく関連する前記プロセッサの１つによりアクセス可
    能な命令データを受信しかつ保持するインデクス・レジ
    スタと、 （Ｃ）前記インデクス・レジスタの各々に関連し、前記
    インデクス・レジスタに保持されるべき命令データを設
    定するべく該インデクス・レジスタに関連する前記プロ
    セッサの１つによりアクセス可能な属性データを受信し
    かつ保持する属性レジスタであって、 前記複数のプロセッサの各々の間で直接的にデータ・ス
    トリームを渡すと共に２つの非同期プロセス間のデータ
    ・フローのバッファ処理を可能とするためにストリーム
    入出力機能を制御するための前記属性データが、前記デ
    ータ・キャッシュの少なくとも１つにおいて先入れ先出
    しレジスタとして機能するキャッシュ・アドレスの範囲
    を規定する、前記属性レジスタと、 （Ｄ）前記複数のプロセッサ間でデータ・ビット・スト
    リームを転送するべく該複数のプロセッサを相互接続す
    るライン・バスと、 （Ｅ）入力信号ストリームを受信するべく前記ライン・
    バスへ接続されるビデオ入力インタフェース・ユニット
    と、 （Ｆ）前記複数のプロセッサによる処理で決定された出
    力ビデオ信号ストリームを前記集積回路デバイスから配
    信するべく前記ライン・バスへ接続されるビデオ出力イ
    ンタフェース・ユニットと、 （Ｇ）前記複数のプロセッサの機能を制御するために有
    効な制御信号をホスト・プロセッサと交換するべく前記
    ライン・バスへ接続されるホスト・インタフェース・ユ
    ニットと、 （Ｈ）前記ライン・バス上を転送されるデータ・ビト・
    ストリームとは別に前記ホスト・インタフェース・ユニ
    ットと前記複数のプロセッサとが制御信号を交換するべ
    く該ホスト・インタフェース・ユニットと該複数のプロ
    セッサとを相互接続する制御バスと、 （Ｉ）前記複数のプロセッサにより処理された及び処理
    されるべきデータ・ビット・ストリームをメモリ素子と
    交換するべく前記ライン・バスへ接続されるメモリ・イ
    ンタフェース・ユニットと、 を有し、（Ｊ）前記属性データが、前記データ・キャッシュの少
    なくとも１つにおいてアトミックな読取り／変更／書込
    み用として機能するキャッシュ・アドレスを規定する、 プロセッサ複合体。