KR920001287B1

KR920001287B1 - 디지탈 영상신호 처리장치

Info

Publication number: KR920001287B1
Application number: KR1019890001283A
Authority: KR
Inventors: 가즈마사 에나미; 노부유키 야기; 료오이찌 야지마; 기요마사 가나이; 시게미 미카미; 노부유키 사사키; 고우지 호시노; 가즈히로 하루카와; 유우지 곤노
Original assignee: 니혼 호오소오 고오카이; 이케다 호오조오; 가부시기가이샤 도오시바; 아오이 죠이찌
Priority date: 1988-02-12
Filing date: 1989-02-03
Publication date: 1992-02-10
Also published as: KR890013932A; US4991019A

Abstract

내용 없음.

Description

디지탈 영상신호 처리장치

제1a도는 본 발명의 일실시예를 나타낸 구성설명도.

제1b도는 본 발명의 장치에서 이용되는 신호포맷트를 나타낸 설명도.

제1c도는 본 발명 장치의 외관을 개략적으로 나타낸 도면.

제2도는 제1a도의 프로그래머블 연산처리부의 내부구성을 나타낸 구성설명도.

제3a도는 본 발명 장치에서 형성된 영상신호처리 회로의 예를 나타낸 도면.

제3b도는 제3a도의 회로를 실현하기 위한 네트워크로부터 결선설명도.

제4a도는 본 발명의 장치에서 형성된 영상신호 처리회로의 예를 나타낸 도면.

제4b도는 제4a도의 회로에서 처리되는 신호의 타이밍을 나타낸 설명도.

제5도는 제4a도의 회로를 실현하기 위한 네트워크부의 결선설명도.

제6도는 본 발명의 장치에서 실현할 수 있는 영상신호 처리회로의 블록도.

제7a도는 제1a도에 도시한 네트워크부의 전체설명도.

제7b도는 제7a도에 도시한 네트워크부의 내부설명도.

제8도는 제1도에 도시한 장치를 이용하여 실현된 영상신호처리부의 블록설명도.

제9도는 제2도에 도시한 호스트 인터페이스의 구성예를 나타낸 블록도.

제10도는 제2도에 도시한 콘트롤 메모리의 내부를 나타낸 설명도.

제11도는 제2도에 도시한 어드레스 발생부의 내부구성을 나타낸 블록도.

제12a도와 제12b도, 제12c도는 제11도에 도시한 어드레스 발생부의 동작을 설명하기 위하여 나타낸 화상영역의 설명도.

제13도는 제11도에 도시한 어드레스 발생부의 동작을 설명하기 위하여 화소(畵素)위치와 보간(補間)어드레스의 관계를 나타낸 설명도.

제14도는 제2도에 도시한 시퀀서의 내부를 나타낸 블럭도.

제15도, 제16도 및 제17도는 각각 제14도에 도시한 시퀀서의 동작예를 설명하기 위하여 나타낸 타이밍챠트.

제18도는 제14도의 시퀀서에 의하여 어드레스발생부가 제어된 때의 어드레스 발생예를 나타낸 타임챠트.

제19도는 제18도의 어드레스를 얻기 위하여 제14도의 시퀀서가 필요로 하는 플로어챠트의 예시도.

본 발명은, 예를들면, 방송국등의 방송신호처리 설비에 사용되는 디지탈 영상신호 처리장치에 관한 것이다.

일반적으로, 방송국에 설치되어 있는 디지탈 영상신호 처리장치는 영상신호의 처리목적에 부응한 개개의 처리유니트가 준비되어 있다. 영상신호의 처리항목으로서는 이하의 A∼C등이 있다. A : 화질보정 ; γ보정, 색보정, 노이즈리듀스, 윤곽보정, B : 영상효과 ; 디절브(dissolve), 슈퍼, 와이프(wipe), 화상축소, 화상확대, 화상회전, 크로마키(chroma-key), C : 영상처리 ; 휘도색분리, 휘도색합성, 동기분리.

종래의 방송설비 시스템에서는, 상기의 신호처리 항목에 부응하여 각각 전용의 유니트를 제조하고 있다. 따라서 처리항목이 많은만큼 유니트수도 많게 되어 장치전체로서는 대규모적인 것이 된다. 이와 함께, 장치의 설계, 보수, 유니트를 조합하여 처리기능을 실현하기 위한 구축작업등에서는 많은 노력을 필요로 하고 있다.

그래서 본 발명은 영상신호의 처리항목에 부응하여 복수의 연산처리부에 대하여 외부 프로그램 메모리에서의 프로그램을 부여하는 것에 의하여 각종의 기능을 실현시킬 수가 있고, 또 전체적인 영상신호처리 목적을 달성하기 위하여 각 연산처리부에서 얻을 수 있는 기능을 결합시키기 위한 네트워크부의 접속 회선을 외부의 프로그램메모리에 프로그램을 부여하는 것에 의하여 용이하게 실현시킬 수 있으며, 물리적인 접속작업을 요하지 않는 디지탈 영상신호처리장치를 제공하는 것을 목적으로 한다.

본 발명은 상기 목적을 달성하기 위하여, 복수의 영상신호가 공급되고, 이 영상신호를 각각의 프로그램에 따라서 연산처리하여, 그 결과의 출력을 각각 얻은 복수의 프로그래머의 연산처리부와; 이 프로그래머블 연산처리부의 상기 출력과, 외부에서의 복수의 영상신호가 공급되고, 프로그램에 따라 입력신호 범위내의 어느것인가를 선택도출함과 동시에 상기 입력신호를 상기 복수의 프로그레머블 연산수단에 공급하는 네트워크부와 ; 상기 복수의 프로그래머를 연산처리부의 각 연산내용 및 상기 네트워크부의 입력과 출력의 접속형태를 자유로이 변경할 수 있는 제어부 ;를 구비하는 것이다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

본 발명의 장치에서는 복수의 프로그레머블 연산처리부(21(01)∼21(16))가, 각각 두개의 입력영상신호를 받아서 프로그램에 따라 연산처리되며, 그 결과를 각각 도출한다. 네트워크부(20)는, 이 복수의 프로그래머블 연산처리부(21(01)∼21(16))의 출력과, 외부에서의 복수 영상신호(A1, A2)를 받아 입력신호를 프로그래머블로 상기 복수의 프로그래머블 연산처리부(21(01)∼21(16))에 공급한다.

그리고 연산처리의 결과에서 얻어진 신호 또는, 입력신호의 어느것인가를 출력신호로 도출한다. 네트워크(20)는 복수의 프로그래머블 연산처리부(21(01)∼21(16))의 접속형태를 프로그래머블 연산처리부(21(01)∼21(16))의 접속형태를 프로그래머블로 전환할 수 있고, 프로그래머블 연산처리부(21(01)∼21(16))는 각각 부여되는 프로그램에 부응한 신호처리 기능을 가질수가 있다.

제1a도는 본 발명의 일실시예를 도시한 전체적인 블록도이다.

네트워크부(20)는 ① IN∼

IN의 32개의 입력부를 가진다. 각 입력부는 각각 17비트이다. 예를들면 입력부 ① IN과, ② IN에는 외부에서 디지탈 영상신호(A1과 B1)가 각각 공급된다. 또 네트워트부(20)는 ① OUT∼

OUT의 48개의 출력부를 가진다. 각 출력부는 각각 17비트이다.

그리고 제17번째의 출력부

OUT에서부터 제48번째의 출력부

OUT들은 두개씩 모아지고, 모아진 각각의 페어는 각각 부응하는 프로그래머블 연산처리부(21(01)∼21(16))에 접속된다. 그리고 각 프로그래머블 연산처리부(21(01)∼21(16))의 각 출력부는 네트워트부(20)의 제17번째의 입력부

IN∼제32번째의 입력부

IN에 각각 접속되어 있다.

네트워트부(20)의 출력부 ① OUT∼

OUT는 최종적인 출력 영상신호를 취출하기 위해서, 혹은 다음 단계의 같은 네트워크부에 이 출력 영상신호를 공급하기 위하여 이용된다. 호스트 제어부(22)는 시스템 전체의 동작을 결정하기 위한 제어부로서 호스트 컴퓨터등이 내장되어 있다.

제1b도는 상기 시스템에서 다루어지는 입력 디지탈 영상신호 형식을 도시하고 있다. 입력디지탈 영상신호는, 1워드가 17비트이고, 그 가운데 1비트가 동기식별 플래그로서 이용되며, 나머지 16비트는 영상데이터 혹은 동기신호(수평동기신호, 수직동기신호)의 데이터이다.

동기식별 플래그가 “1”일때는 나머지 16비트가 동기데이터이고, “0”일때는 나머지 16비트가 영상데이터이다. 네트워트부(20)는, 예를들면 9개의 LSI가 한 개의 보오드에 설치되는 구성으로 되어 있으며 전체적으로는 매트릭스회로를 구성하고 있다. 17비트의 각 입력부 및 출력부는 각각 SLI에 2비트씩 할당되어 한 개의 LSI에의 배선접속을 용이하게 하고 있다. 또, 이 네트워트부(20)에는 매트릭스회로를 제어하기 위하여 네트워크제어부도 내장되어 있다. 이 네트워크제어부는 호스트제어부(22)에서의 지령신호에 의하여 매트릭스회로의 접속형태를 프로그래머블로 절환할 수 있다(이 부분은 제7도에서 상세하게 설명한다).

제2도는 연산처리부중의 하나, 즉 연산처리부(21(01))를 축출하여 나타낸 것으로서, 이 연산처리부(21(01))는 LSI 구성이다. 네트워트부(20)는 그 제어상태에 따라 연산처리부(21(01))에 대해서 상기 외부에서의 디지탈 영상신호(A1∼B1)또는 다른 연산처리부에서 귀환된 영상신호를 페어로 이 연산처리부(21(01))에 공급할 수 있다. 또, 네트워트부(20)는, 그 제어상태에 따라 연산처리부(21(01))에 대하여 하나의 영상신호만을 공급할 수도 있다.

이하, 연산처리부(21(01))에 입력되는 디지탈 영상신호를 A2, B2로서 설명한다.

여기에서 말하는 영상신호라는 것은 제1b도에 도시한 포맷트로 영상신호 부분 및 영상동기 부분(수평 및 수직동기신호)이 디지탈화된 것이다. 연산처리부(21(01))는, 영상신호(A2, B2)가 공급되는 두개의 입력부를 가진다. 2개의 입력부는 각각 동기분리부(31A)와 (31B)에 접속되어 있다.

동기분리부(31A, 31B)에서 분리된 영상동기신호 및 제1b도에서 도시한 1비트의 동기식별 플래그는, 시퀀서(37)에 입력된다. 시퀀서(37)는 어느 한쪽의 동기식별 플래그 및 영상동기신호를 기준으로하여 연산처리부(21(01))의 동작시퀀서를 결정한다.

이 동작시퀀서는 도시하지는 않으나, 별도로 설치된 시스템 클록 발생부에서의 시스템 동기신호에 의하여 결정되어도 좋다. 또 시퀀서(37)는, 영상신호(A2, B3)의 동기식별 플래그 및 영상동기신호를 참조하여 영상신호(A2, B2)의 처리시간 조정을 수행한다.

영상신호(A2)와 (B2)가 연산처리부(21(01))에서 입력되는 타이밍을 조정할 필요가 있을 경우에는, 시퀀서(37)에서 딜레이회로(61) 또는 (62)에 지연량 제어신호가 공급된다. 이것에 의하여 딜레이회로(61) 혹은 (62)는, 영상신호(A2)를 지연시켜 출력하여 연산처리부(21(01))에 공급한다. 영상신호(A2)와 (B2)와의 입력시간차는 미리 신호처리 계통이 구축된 후의 조정단계에서 미리 계측되어 있다.

딜레이회로(62)는 미소한 시간차를 조정하기 위하여 이용되고, LSI 내부에 설치되어 있다. 딜레이회로(61)는, 딜레이회로(62)에서 지연량이 부족하는 것과 같은 큰 시간차가 있을때 이용된다. 또 시퀀서(37)의 제어신호 출력단자는 연산처리부(21(01))내부의 각 회로블록에 접속되어 있다.

동기분리부(31A, 32B)에서 분리된 16비트의 영상데이터출력부는 서로 승산부(勝算部)(32) 및 연산부(33)에 접속되어 있다. 승산부(32)는 두개의 입력영상 데이터등을 승산하기도 하고 혹은 다른편의 영상데이터에 정수나 가변치를 승산할 수 있다. 또 연산부(33)는 두개의 입력영상 데이터를 가산 및 감산처리하기도 하고, 한쪽의 영상데이터에 대하여 어떤 수치를 가산 및 감산하기도 하며, 또 어떤 수치와 비교하여 그 결과를 얻기도 한다.

승산부(32)와 연산부(33)의 출력은 서로 한쪽의 입력부에 공급될 수가 있다. 또 승산부(32)와 연산부(33)의 출력부는 절환부(34)에 접속되어 있다. 절환부(34)는 어느 일방의 입력을 선택하여 출력하고, 이 출력은 동기부가부(35)에 공급된다. 동기부가부(35)는 출력영상 데이터에 등기식별 플래그를 부가하기도 하고, 또는 출력을 정지하기도 할 수가 있다. 1 비트의 동기식별 플래그가 “1”일때는, 나머지 16비트는 미리 인지하고 있는 동기데이터(수평 또는 수직동기신호)이기 때문에, 이 동기부가부(35)에서 자동적으로 발생할 수가 있다.

절환부(34) 및 동기부가부(35)의 동작도 시퀀서(37)에서의 콘트롤 펄스에 의하여 제어된다. 동기신호처리부(36)는 시퀀서(37)에서의 타이밍 펄스에 의하여 이 연산처리부(21(01))의 최종적인 출력이 제1도의 (b)에 도시한 바와 같은 17 비트의 데이터로 되도록 동기식별 플래그를 작성하고, 동기부가부(35)에 공급한다.

동기신호처리부(36)는, 승산부(32) 또는 연산부(33)에서 처리된 영상데이터가 절환부(34)를 통하여 출력되는 타이밍에 맞추어 1비트의 동기식별 플래그를 적절하게 작성하여 출력하는 회로이다.

어드레스발생부(38)는, 예를들면 연산처리부(21(01))에 처리되는 영상신호에 동기하여 외부데이터 메모리(화상메모리)를 억세스하는 경우에 어드레스를 발생하는 회로이다. 따라서 어드레스발생부(38)는, 시퀀서(37)에서의 타이밍 펄스에 동기하여 동작한다.

어드레스발생부(38)는, 예를들면 외부데이터 메모리에서의 영상신호를 이 연산처리부(21(01))에 입력시킬 경우, 또는 이 연산처리부(21(01))에서의 출력영상신호를 외부 데이터 메모리에 입력할 경우에, 이 외부데이터 메모리를 억세스한다. 어드레스발생부(38)는, 예를들면 연산처리부(21(01))에서의 영상신호가 외부데이터 메모리에 입력되는 경우, 특수효과(화상축소, 화상확대등)를 얻기 위하여 어드레스를 생성시켜 준다.

또 상기의 설명에서는, 연산처리부에 입력되는 영상신호를 (A2)이나 (B2)인 경우로서 설명하였지만, 연산처리부(21(01))의 어드레스발생부(38)에는 외부의 데이터메모리에서 특수효과를 얻기 위한 화상어드레스데이터의 초기치가 입력되어 있는 경우도 있다.

이때 상기에서의 32∼38은 데이터 처리부를 구성하게 된다.

또 다른 예로서는, 다른 연산처리부에서 연산처리된 화상어드레스데이터가, 연산처리부(21(01))의 입력부를 통하여, 또 승산부(32) 또는 연산부(33)를 통한 절환부(34)를 통하여 어드레스발생부(38)에 입력되어도 좋다.

어드레스 데이터가 입력하는가 아니하였는가의 판정은, 예를들면 시퀀서(37)에 영상동기 신호가 입력한 시점 이후의 소정시간에 어드레스 데이터가 존재하는 것으로서, 결정하고 있으면, 어드레스 데이터가 도래했을때에 그 데이터를 어드레스발생부(38)에 모아들일 수가 있다.

또 어드레스발생부(38)에는 외부 프로그램 메모리에서 시퀀서(37)를 통하여 초기치를 부여하기도 하고, 승산부(32), 또는 연산부(33)에서도 화상어드레스 데이터를 부여하는 것도 가능하다. 또 시퀀서(37)의 프로그램에 의하여 연산처리부(21(01)) 전체를 어드레스 발생전용으로서 이용하는 것도 가능하다.

이것은 도면에는 도시하고 있지 않으나, 각 회로 블록의 사이에는 모두 게이트회로가 설치되어 있고 시퀀서(37)에서의 제어신호에 의하여 이 게이트회로가 ‘온’ 또는 ‘오프’제어되도록 구성되어 있기 때문이다(어드레스발생부(38)는 제11도에서 더 상세히 설명된다).

또 이 연산처리부(21(01))의 내부에는 콘트롤메모리(41)도 내장되어 있다. 콘트롤메모리(41)는 시퀀서(37)에서의 제어신호에 의하여 제어되어 외부 프로그램 메모리에서의 콘트롤데이터(제어신호)를 집어 넣어둘(일명 격납(格納)이라함)수가 있다.

콘트롤메모리(41)는 승산부(32), 연산부(33), 절환부(34), 동기신호처리부(36) 및 어드레스발생부(38)를 제어하기 위한 각 기본명령을 사전에 집어 넣어두기 위한 것이다. 영상신호의 처리를 수행하는 경우, 처리 내용에 의해서는, 프로그램을 변경하지 않는 것이 좋은 경우가 있다. 미리 결정되어 있는 고정연산을 되풀이하여 수행하는 경우, 시스템 콜록주기의 단위로 외부 프로그램메모리에서 승산 프로그램을 읽어내도록 설계하면, 외부 프로그램메모리의 기억영역이 많이 필요하게 된다.

그래서 각회로 블록에 대한 미리 결정되어 있는 명령이 콘트롤메모리(41)에 집어 넣어져 있으므로 프로그램 독출시간의 삭감을 꾀할 수 있다. 콘트롤메모리(41)에 집어 넣어져 있는 명령을 실행시키는 경우에는, 시퀀서(37)의 제어신호에 의하여 각 승산부(32) 또는 연산부(33)에 대한 명령이 콘트롤메모리(41)에 집어 넣어짐이 끝난 시점에서 일제히 로드(Rood)된다.

미리 결정되어 있는 처리로서는, 기타, 예를들면 어드레스발생부(38)에 있어서의 어드레스 발생처리가 있다. 그 처리는, 예를들면 동기신호가 도래한때에 발생되어 있는 어드레스를 초기치로 되돌리고 다음의 동기신호가 도래할때까지 증가하는 처리이다(메모리콘트롤 회로(41)는 제10도에서 더 상세히 설명한다).

연산처리부(21(01))의 내부에는 또 호스트 인터페이스(호스트 I/O)(42)가 내장되어 있다. 이 호스트 I/O(42)는 연산처리부(21(01))와 외부 호스트제어부(22)와의 사이의 데이터 경로를 구성하고 있다. 호스트제어부(22)는, 예를들면 시스템 전체의 기능을 결정하는 경우, 그 기능을 실현하기 위한 프로그램을, 호스트 I/O(42), 시퀀서(37)를 통하여 외부메모리(프로그램메모리)에 집어 넣을 수가 있다.

또 영상신호 처리에 필요한 패러메터를 변경할 필요가 생긴 경우도 호스트제어부(22)에서 호스트 I/O(42), 시퀀서(37)를 통하여 외부메모리에 집어넣을 수가 있다. 또 이 호스트 I/O(42)내부의 레지스터 자체에 데이터나, 패러 또는 이 호스트 I/O(42)내부의 레지스터 자체에 데이터나, 패러그라크 및 명령을 집어 넣을 수도 있다(호스트 I/O(42)는, 제9도에서 더 상세하게 설명된다).

연산처리부(21(01))의 내부에는, 예를 들면 미리 결정되어 있는 복수의 승수를 집어 넣기 위한 레지스터부(44)가 설치되어 있다. 레지스터부(44)에는, 외부메모리에서 승수를 집어 넣을 수가 있다. 이 레지스터부(44)의 출력은 연산부(33)에서 절환부(34)에 플레그가 공급될때에, 이 절환부(34)를 통하여 출력된다(이 레지스터부(44)의 이용방법에 대하여는 후술하는 제8도에서 더 상세히 설명된다).

이상, 연산처리부(21(01))의 구성 및 기능에 대하여 설명하였으나, 다른 연산처리부(21(01)∼21(16))도 모두 같은 구성이고, 실행되는 프로그램에 부응하여 각종의 기능을 발휘할 수가 있다.

본 발명은 기본적으로 상기한 바와 같이 구성되어 있다.

제3도는 상기한 장치를 이용하여 영상신호의 합성을 수행하는 경우의 예를 나타내고 있다. 이 경우, 네트워트부(20)는 연산처리부(21(01))에서 연산처리부(21(03))까지의 접속형태를 제3도에 도시한 바와 같이 설정한다. 외부영상신호(A1)는, 영성처리부(21(01))에 입력되어 α배가 되고, 영상신호(B1)는 연산처리부(21(02))에 공급되어 (1-α)배가 된다.

각 연산처리부(21(01), 21(02))이 출력은 연산처리부(21(03))에서 가산된다. 각 연산처리부(21(01), 21(02), 21(03))의 내부에는 제2도에서 설명한 회로블록이 각각 내정되어 있으나, 상기 합성처리가 수행되어지는 경우에는, 연산처리부(21(01), 21(02))내에서는 승산부가 이용되고, 연산처리부(21(03))내에서 연산부가 이용된다.

제3a도는 상기 합성처리를 수행하기 위한 기본블록이고, 제3b도는 합성회로를 형성한 경우의 네트워트부(20)의 접속패턴을 도시하고 있다. 네트워트부(20) 및 연산처리부(21(01)∼21(16))은 영상신호 처리목적에 부응하여 각종의 접속형태로 교체할 수가 있다.

제4도는 제1도에 도시한 장치를 이용하여 실현한 색(色)보정계통을 도시하고 있다.

입력휘도신호(Y′)와 색신호(C′)와는, 네트워트부(20)를 통하여 연산처리부(21(01), 21(02), 21(03))에 입력된다. 연산처리부(21(01), 21(02), 21(03))에서는 매트릭스 연산이 수행되어지고, 결국 연산처리부(21(01)과 21(02))에서는 휘도신호(Y′)와 색신호(C′)를 승산하는 것에 의하여 (R′)신호를 얻을 수 있다.

또, 연산처리부(21(03))에서는 휘도신호(Y′)와 색신호(C′)를 승산하는 것에 의하여 (B′)신호를 얻을 수 있다. 연산처리부(21(03))에서의 (R′)신호는 연산처리부(21(04))에서 다시 색신호(C′)와 승산된다. 이것에 의하여 연산처리부(21(04))에서는 (G′)신호가 얻어진다. (G′, R′, B′)신호는 각각 연산처리부(21(05), 21(06), 21(07))에서 계수(係數)승산등이 실시되고, 칼라보정이 행해진다.

연산처리부(21(08), 21(09))는 연산처리부(21(05), 21(06), 21(07))에서의 3원색 신호를 합성하여 휘도신호(Y)를 얻는 부분이다. 연산처리부(21(11)에서는 휘도신호(Y)와 (R′)신호가 합성되어 색차신호(R-Y)신호가 만들어지고, 연산처리부(21(12)에서는 휘도신호(Y)와 (B′)신호가 합성되어 색차신호(B-Y)신호가 만들어진다. 휘도신호(Y)는 연산처리부(21(01))에서 이득제어되어 도출된다.

연산처리부(21(13)∼21(16))에서는 (R-Y)신호와 (B-Y)신호의 배열이 조정되고, 또 채도, 색상의 조정이 이루어지어 필터(21(17))에서 합성되어 색신호(C)로서 도출된다. 필터(21(17))은 제2도에 도시한 연산처리부와 같은 구조이고, 예를들면, 다음 단계와 같은 장치의 것이 이용된다.

휘도신호(Y′)와 색신호(C′)와는 제4b도에 도시한 데이터 배열관계이고, 색차신호(R′-Y′)와 (B′-Y′)와는 시간적으로 어긋나 교호로 입력한다. 따라서 처음 단계의 연산처리부(21(02))와 21(03)와는 1클록의 1주기 늦게 입력색신호(C)를 모아 들이는 것으로 된다. 이것에 의하여 연산처리부(21(02))에서는 (R′)신호가 도출되고 연산처리부(21(03))에서는 (B′)신호가 도출되는 것으로 된다.

제5도는 상기 색보정 계통을 얻기 위하여 네트워트부(20)가 절환된 상태를 도시하고 있다. 제1도, 제5도와 동일부분에는 같은 부호를 붙이고 있다. 연산처리부의 수가 하나의 유니트에서 부족하는 경우에는 같은 다른 유니트(20(01))가 이용된다.

상기한 바와 같이 복수의 데이터를 각 연산처리부에서 프로그램에 의하여 처리하는 경우, 연산처리부에 입력시키는 두개의 데이터 사이에 시간조정을 수행할 필요가 생길 경우, 시퀀서(37)는 딜레이회로(60)에 대하여 지연량을 조정하기 위한 제어신호를 부여할 수가 있다.

제6도는 본 발명의 장치를 이용하는 것에 의하여 실현할 수 있는 영상신호 처리기능을 블록으로 나타내고 있다. 이 예는, 하나의 복합영상신호를 처리부(401)에서 휘도신호와 색신호로 분리하고, 그 출력색신호와 휘도색신호를 다음의 처리부(402)에서 매트릭스 처리하여 (R, G, B)신호를 도출하고 있다.

휘도신호와 색신호의 분리는 빗살형 필터와 같은 데이터 처리를 수행하는 것에 의하여 실현할 수 있다. (R, G, B)신호는, 다음의 처리부(403)에서 γ보정된다. γ보정은 연산부에서 영상데이터의 레벨을 검출하여 그 레벨에 부응하여 영상데이터가 공급되어 있는 승산부의 계수를 가변하는 것으로 실현할 수 있다.

이 결과, 얻어진 R, G, B 신호는 처리부(404)에서 역 매트릭스되어 휘도신호와 색신호로 변환된다. 이와 같이 얻어진 휘도신호와 색신호는, 처리부(405)에서 엔코딩되어 복합영상신호로서 출력된다.

제7도는 네트워트부(20)를 나타내고 있다.

제7a도는 네트워트부(20)가 9개의 LSI(20(11)∼20(19))로 구성되어 있는 것을 도시하고 있다. 또 각 LSI(20(11)∼20(19))에는 17비트의 입력라인이 2라인씩 할당되어 있는 것을 도시하고 있다. 도면에서는 입력부 ① IN(17비트)를 대표하여 도시하고 있다. LSI(20(19))에는 1라인이 접속된다.

이와 같이 각 입력부 및 출력부의 라인을 하나의 LSI에 대하여 2라인씩 할당된 것은, LSI의 배선이 복잡화하는 것을 막기 위함이다. 제7a도에 도시한 바와 같이 입력출력라인을 접속하면, 한 개의 LSI에 접속되는 라인 수는 2×(432+48)=160이 되므로 하나의 LSI에는 160개의 단자를 가지는 것으로 된다.

그러나, 하나의 LSI에 17개의 입력라인을 32개의 각 입력부에 접속하고, 17개의 출력라인을 각 출력부에 접속하도록 구성하면, 하나의 LSI는 17×(32+48)=1360개의 단자를 필요로 하는 많은 단자를 설치하는 것이 곤란하다. 제7b도는 네트워트부(20)의 내부설명도로서 하나의 LSI를 취출하여 그 내부를 도시하고 있다.

제1도에 도시한 장치가 각종 신호처리기능을 형성하도록 하기 위해서는, 네트워트부(20)는 여러가지 접속형태로 자유로히 절환할 수 있는 기능을 가지는 것이 바람직하다. 그래서 네트워트부(20)는 각종의 접속형태로 고속절환할 수 있도록 융통성이 있는 구성으로 하였다.

네트워트부(20)의 입력부 ① IN과

IN과, 출력부 ① OUT∼

OUT와는 매트릭스 접속되어 있다. 그리고 입력부 라인과 출력부 라인과의 크로스부는 스위치소자가 설치되어, ‘온’이 되었을때에 양라인을 접속하도록 구성되어 있다. 또 이 네트워트부(20)의 내부에는, 일체로 집적화된 네트워크제어부(201)가 설치되어 있으며, 이 제어부(201)의 출력에 의하여 각 크로스부의 스위치 소자가 ‘온’제어되도록 구성되어 있다.

제어부(201)는 호스트제어부(22)에서의 제어데이터를 격납하기 위한 메모리 또는 레지스터를 가지며, 미리 네트워크의 복수종의 접속패턴을 형성하기 위한 제어데이터를 기억할 수가 있다. 그리고 제어데이터는, 예를들면 외부에서의 동기펄스를 트리로서 제어데이터를 출력하고 네트워트부(20) 내부의 접속패턴을 형성하기도 하고 또는 절환하기도 할 수가 있다.

이와 같이 네트워트부(20)의 내부에 네트워크제어부(201)가 설치되어 있는 것에 의하여 네트워트부(20)의 접속패턴을 형성하기 위한 제어데이터는 미리 이 제어부에 집어넣어두는 것이 가능하다. 따라서, 영상신호의 처리항복이 변경될때에 접속형태를 절환하는 경우에는 제어부(201)에 대하여, 예를들면 외부동기신호나 시퀀서에서의 타이밍펄스를 공급하는 것에 의하여 고속으로 용이하게 접속패턴을 절환하는 것이 가능하다.

이와 같이 네트워트(20)의 접속패턴을 프로그래머블로 절환되도록 구성하므로서 사람의 손에 의한 물리적인 접속작업이 불필요하게 된다. 제8도는 제1도에 도시한 장치를 이용하여 슈퍼표시용 영상신호를 작성하는 경우에 연산처리부(21(01)∼21(04))가 접속된 예를 나타내고 있다.

연산처리부(21(01))의 한쪽 입력(A2)으로서는 영상데이터가 입력되고 다른쪽 입력(B2)으로서는 문자데이터가 입력된다. 이들의 데이터는 제2b도에서 설명한 바와 같은 포맷트이다. 여기에서 연산처리부(21(01))에 있어서는 연산부(33)가 비교기로서 동작하도록 그 기능이 설정되고, 또 절환부(34)는 연산부(33)에서의 플래그에 부응하여 레지스터부(44)의 제1레지스터(1), 또는 제2레지스터(2)의 출력을 선택하도록 설정된다.

연산처리부(33)는 문자데이터의 레벨이 큰 경우(문자신호를 영상신호로 삽입하는 기간)는, 플래그 “1”을 출력하고, 반대로 문자데이터 레벨이 영상데이터보다 작을때(영상신호 기간)는 플래그 “0”을 출력한다. 절환부(34)는, 플래그가 “1”일때 레지스터(1)의 출력을 도출하고, 플래그 “0”일때 레지스터(2)의 출력을 도출한다. 레지스터(1)에는 문자신호가 표시되는 구간의 필요한 이득제어데이터가 집어 넣어져 있고, 레지스터(2)에는 문자신호가 표시되어 있지 않은 구간의 이득제어 데이터가 집어 넣어져 있다.

절환부(34)에서 도출된 이득제어데이터는, 연산처리부(21(02))와 (21(03))의 각 한쪽의 입력부에 공급된다. 연산처리부(21(02))에서는 승산부(32(02))가 승산기로서 기능하도록 설정되어 있다. 이 승산부(32(02))의 다른쪽 입력부에는 영상데이터가 공급되어 있다.

따라서, 승산부(32(02))에서 절환부(34(02))를 통하여 도출되는 영상데이터, 문자신호의 표시구간에서는 이득이 저감되고 문자신호를 표시하지 않은 구간에서는 소정의 레벨로 제어되어 도출된다. 연산처리부(21(03))에서는 승산부(32(03))가 동작하도록 설정되어 있다.

승산부(32(03))의 한쪽의 입력부에는, 연산처리부(21(01))에서의 이득제어 제이터가 인터버(45(03))를 통하여 도입된다. 도시하지 않았으나 다른 연산처리부의 내부에 설치되어 있는 승산부 및 연산부의 각 입력에는 입력데이터를 반전시켜 모아들이기 위한 인버터가 부가되어 있다. 따라서, 승산부 및 연산부는 반전신호와 비반전신호를 선택적으로 모아들일 수 있다.

승산부(32(03))의 다른쪽 입력부에는 문자패턴이 공급된다. 따라서 승산부(32(03))에서는, 문자신호의 표시구간에서 문자데이터의 이득이 강조되고, 문자신호의 비표시구간에서는 문자데이터의 이득이 억압(영)된다.

상기와 같이, 연산처리부(21(02))에서는 이득제어된 영상데이터가 얻어지고, 또 연산처리부(21(03))에서는 이득제어된 문자패턴이 얻어진다. 이 영상데이터와 문자데이터는 연산처리부(21(04))의 한쪽과 다른쪽의 입력부에 각각 공급된다. 연산처리부(21(04))에는 연산부(33(04))가 가산기능을 가지도록 설정되어 있다.

따라서, 연산부(33(04))에서 절환부(21(04))를 통하여 도출된 출력 영상신호는 문자신호를 포함하는 영상신호로서 도출된다.

제8도에 도시한 바와 같은 복수의 연산처리부가 결합되는 경우, 연산처리부(21(01))에 도시한 바와 같이 연산부(33)에서 얻어지는 플래그를 절환부(34)에 공급하여 레지스터부(44)의 출력을 선택시키는 구성은 극히 유효하다. 즉, 연산처리부(21(01))의 플래그를 다음의 연산처리부(21(02))에 공급할 필요 없이 연산처리부(21(01))의 내부에 레지스터부(44)를 설치하여 제1레지스터 출력 또는 제2레지스터 출력을 선택하여 다음의 연산처리부에 보내도록 하고 있다.

이 결과, 연산처리부(21(01)∼21(04))는 모두 2입력, 1출력의 구조이어서 좋고, 전체적인 연산처리부를 획일화 할 수가 있다. 만약에 연산처리부(21(01))에서의 플래그를 다음의 연산처리부(21(02))와 (21(03))에 공급하도록 하면 플래그용이 라인이 필요하기 때문에 시스템의 배선이 복잡하게 된다. 또 연산처리부(21(02))과 (21(03))에서는 플래그가 “0”인가 “1”인가의 판정처리가 필요하게 되며, 처리항목이 증대하여 버린다.

상기의 설명에서는 슈퍼표시용의 영상신호 작성에 대하여 설명 하였다. 그러나 화살믹싱이나 화상절환(디절브)장치로서 동작시킬 수도 있다. 화상표시로서 스크린의 좌측반쪽분에 화상데이터(A2)의 영상, 우측반쪽분에 호상데이터(B2)의 영상을 표시하기 위한 출력영상신호를 얻을 경우는, 이하와 같이 데이터 처리가 수행되어 진다.

연산처리부(21(01))에서 연산부(33)가 오프되면 절환부(34)는 시퀀서(37)에 의해 제어되어 레지스터(1)가 (2)의 출력을 수평기간의 중간지점에서 선택적으로 절환된다.

또 디절브나 화상절환이 행해지는 경우에, 필드단위로 레지스터(1)의 출력 선택기간은 차례로 짧아지며, 레지스터(2)의 출력 선택기간은 차례로 길어지게 되도록, 절환부(34)가 시퀀서에 의하여 제어된다.

제9도는 제2도에 도시한 호스트 I/O(42)의 내부구성예를 도시하고 있다.

상기한 바와 같이 본 발명의 장치는 화상신호의 처리목적에 부응하여 그 기능을 자유로이 절환할 수가 있다. 또 와이프, 화상축소, 화상회전등의 특수효과를 얻을 수도 있다.

이와 같은 기능을 실현하기 위해서는 영상신호 처리 모드를 절환하기도 하고, 또 연산처리부의 프로그램이나 영상처리에 필요한 패러메터를 교체하기도 할 필요가 있다. 그러나 영상신호처리 모드가 절호나되어진 경우에는 특히 패러메터의 교체에 장시간이 걸리며, 장치가 리얼타임으로 신호처리를 행하고 있는 경우에는, 화상혼란을 일으킨다.

그리고 제9도의 실시예에서는, 트랜스터 레지스터가 적어도 두개가 준비되고 다음의 처리모드에 있어서 필요한 프로그램 어드레스나 패러메터가 미리 호스트제어부에 의하여 트랜스터 레지스터의 한쪽에 집어 넣어두도록 하고 있다. 이것에 의하여 프로그래머블 제어부(연산처리부)의 처리모드가 교체한 때에는 부드러운 동작절환을 얻을 수가 있다.

제9도에서 101은 입력절환부이며, 102는 출력절환부이다. 입력절환부(101)에는, 호스트제어부(22)내의 호스트 컴퓨터에서 데이터를 공급할 수가 있다. 입력절환부(101)는 호스트콤퓨터에서의 데이터를 트랜스퍼 레지스터(103) 또는 (104)에 선택적으로 공급할 수가 있다. 트랜스퍼 레지스터(103)과 (104)의 출력데이터는 출력절환부(102)에 공급된다.

출력절환부(102)는, 어느 한쪽의 트랜스퍼 레지스터에서 데이터를 선택하여 시퀀서(37)의 제어에 기초하여 연산처리부의 연산부, 승산부, 절환부등(이하 이것을 프로그래머블부라고 함)에 접속된다. 또 절환부(102)의 출력은 시퀀서(37)의 어드레스제어부(400)에도 입력할 수 있다. 어드레스제어부(400)는 외부메모리의 어드레스를 제어하는 것으로 어드레스 갱신을 행할 수가 있다.

트랜스퍼 레지스터(103)과 (104)의 복수레지스터중, 특정 레지스터의 각 최상위 비트는 절환제어부(105)에 공급된다. 절환제어부(105)는, 예를들면 플립플롭(flip-flop)의 셋트입력과 리셋트 입력을 가지며, 이것에 각각 상기 트랜스퍼 레지스터(103)과 (104)의 먼저의 최상위 비트가 공급된다.

절환제어부(105)는 입력절환부(101)와 출력절환부(102)의 선택상태를 제어한다. 이것에 의하여 예를들면 한쪽의 트랜스퍼 레지스터(103)가 호스트콤퓨터에 접속되어 있을때는 다른쪽의 트랜스퍼 레지스터(104)가 프로그래머블부 또는 어드레스제어부(400)에 접속된다.

이제, 한쪽의 트랜스퍼 레지스터(103)가 호스트콤퓨터에 접속되어 다른쪽의 레지스터(104)가 각 연산부, 승산부 동기신호처리부, 어드레스 발생부등의 프로그래머블부에 접속되어 있는 것으로 한다. 그러면, 프로그래머블부에서는 트랜스퍼 레지스터(103)에 집어 넣어져 있는 패러메터를 이용하여 연산처리(화상처리)를 수행한다.

시퀀서(37)의 어드레스제어부(400)는, 외부메모리(프로그램메모리)에 어드레스를 공급하면 프로그램 데이터가 시퀀서(37)의 디코더부(500)에 독출된다. 이것에 의하여 디코더(500)에서는 트랜스퍼 레지스터(103)의 패러메터의 독출타이밍 펄스나 연산부등의 동작 타이밍 펄스가 출력되는 것으로 된다.

이와 같이 트랜스퍼 레지스터(103)가 프로그래머블부에 접속되어 있는 때는 다른쪽의 트랜스퍼 레지스터(104)에 대하여는 호스트콤퓨터에 의하여 데이터의 글자바뀜이 행해진다. 호스트콤퓨터는, 데이터 글자바뀜이 완료되면 완료플래그로서 트랜스퍼 레지스터(104)의 특성레지스터의 최상위 비트에 “1”을 써 넣는다. 그러면 절환제어부(105)의 플립플롭의 상태가 교체된다.

이와 같이 플립플롭의 상태가 교체되어 있을때에 시퀀서(37)에서 레지스터 절환을 허가하는 명령이 실행(디코더)되어 있으면 절환제어부(105)는 절환부(101)과 (102)를 제어하여 트랜스퍼 레지스터(104)와 프로그래머블부에 접속되어 트랜스퍼 레지스터(103)가 호스트콤퓨터에 접속되도록 제어한다. 이때 트랜스퍼 레지스터(104)는 시퀀서(37)에 제어에 의하여 어드레스제어부(400)에 대하여 프로그램 메모리의 초기어드레스를 설정하기 위한 명령을 부여한다.

이 명령은 처리모드가 지금까지와 다른 모드를 절환된 것이므로, 새로운 처리모드의 프로그램을 개시시키기 위한 명령이다. 어드레스제어부(400)는 상기 명령에 의거하여 프로그램 메모리의 어드레스를 지정한다. 그러면 프로그램 메모리에서 독출된 프로그램 데이터는 시퀀서(37)의 디코더부(500)에 입력된다. 디코더부(500)는 프로그램 데이터를 디코딩하여 프로그래머블부에 동작타이밍 펄스나 패러메터 취입펄스를 부여하고, 프로그램 내용에 부응한 동작을 실행시킨다. 도 디코더부(500)는 어드레스 제어부(400)에 대하여 타이밍 펄스를 부여한 어드레스 갱신을 실행시킨다.

상기와 같이 트랜스퍼 레지스터(104)가 프로그래머블부에 접속되어 트랜스퍼 레지스터(103)가 호스트콤퓨터에 접속된 상태에서 다시 한 번 처리모드를 절환한 필요가 있는 경우에는 호스트콤퓨터는 트랜스퍼 레지스터(103)에 다음의 데이터 처리에 필요한 패러메터를 서입하고, 최후에 특정레지스터의 최상위 비트에 완료 플래그를 써 넣는다. 이것에 의하여 먼저의 경우와 같이 트랜스터 레지스터의 접속절환이 얻어진다.

상기와 같이 호스트 I/O(42)가 설치되는 것에 의하여 화상처리모드의 절환이 행해진 경우, 모드절환의 시점에서 선행하여 다음의 처리에 필요한 래퍼메터나 어드레스 초기치등이 레지스터에 집어 넣어져 있기 때문에 처리모드의 절환이 고속으로 가능하다. 따라서, 리얼타임으로 화상처리를 행하여도 화상혼란을 일으킬 수가 없다. 트랜스터 레지스터는 도면에서 두개를 도시하고 있으나 더 증설하여도 좋다.

제10도는 제1도에 도시한 콘트롤메모리(41)의 구성예를 도시하고 있다. 영상신호를 처리하는 시스템에서는 일정의 처리루틴을 반복하여 사용할 경우가 있다. 반복하여 일정의 연산을 수행할 경우, 즉 이 명령데이터를 시스템클록 주기단위로 외부의 프로그램 메모리에서 독출한 경우에는, 프로그램 독출에 늦어짐이 있어 데이터의 혼란을 발생시킨다. 그래서 제10도의 콘트롤메모리(41)는 미리 결정되어 있는 처리, 예를들면 곱셈, 가산, 비교등의 명령을 사전에 집어 넣어두기 위하여 이용된다.

제10도에 있어서는, 100은 외부프로그램 메모리로서, LSI 내부의 명령 디코더부(500)에 접속되어 있다. 명령 디코더부(500)는 프로그램 메모리(100)에서의 프로그램데이터를 디코딩하고, 디코딩한 명령코드를 메모리부(202)에 공급한다. 메모리부(202)는 복수의 영역(M(1)∼M(n))를 가지며, 영역(M(1)∼M(5))은 승산부(32), 연산부(33), 절환부(34), 동기신호처리부(36) 및 어드레스발생부(38)에 각각 대응한다. 메모리부(202)의 각 영역(M(1)∼M(5))에는, 대응하는 데이터처리부, 결국 승산부(32), 연산부(33), 절환부(34), 동기신호처리부(36) 및 어드레스발생부(38)에 따르는 고유의 명령코드가 집어 넣어진다.

최초에, 각 영역(M(1)∼M(n))에 명령코드가 서입되는 경우는, 어드레스제어부(400 ; 제14도에 도시함)에 대하여 프로그램 독취용 어드레스가 부여되어진다. 그러면 프로그램 메모리(100)에서 순차적으로 각 영역(M(1)∼M(n))에 대응하는 프로그램 데이터가 독출되어 명령디코더부(500)를 통하여 집어 넣어진다. 이것에 의하여 연산처리부(21(01)) 내부의 각 회로블록의 데이터처리기능이 결정된다.

상기와 같이 콘트롤메모리(41)에 미리 기본명령 코드를 집어 넣어둠으로서 각 회로블록의 동작모드를 신속하게 설정할 수가 있다. 예를들면, 시퀀서(37)가 동기신호 그 자체를 트리거로하여, 명령디코더부(500)에 제어데이터를 부여하면 지정한 영역의 명령코드가 각 대응하는 데이터처리부에 일제히 부여되어진다.

이와 같이 콘트롤메모리(41)에 집어 넣어두는 명령코드를 실제로 로드하는 경우, 단시간에 수행하는 것이 가능하고, 그때의 제어데이터의 비트길이를 길게 할 필요는 없다.

제11도는 제1도의 어드레스발생부(38)의 구체적 구성예를 도시하고 있다. 이 어드레스발생부(38)는, 여러가지 어드레스를 얻을 경우에 융통성이 있으며 각종 기능을 이 어드레스발생부에 일체로 가질 수 있도록 연구되어 있다. 영상신호처리의 항목으로서는 화상확대, 화상축소, 회전등 이른바 기하학적 변환처리가 있다.

이와 같은 처리에 의하여 특수효과를 얻을 수가 있다. 특수효과를 얻기 위해서는 화상메모리를 억세스하기 위한 어드레스를 조절할 필요가 있다. 원화상신호의 어드레스를, 특수효과를 위하여 변환하는 경우에 중요한 것은, 새롭게 얻어진 어드레스에 의하여 출력화상 신호가 후레임내 또는 희망하는 영역내에 표시되도록 고려하는 것이다. 또 원화상신호와 어드레스를 연산처리하고 특수효과를 위한 새로운 어드레스를 만든 경우, 새로운 어드레스가 소수점 이하의 수치를 포함하는 것이 있다.

그러나 화상메모리에는, 소수점 이하의 수치에 의하여 나타나는 어드레스가 존재하지 않기 때문에 그 어드레스에 가장 가까이 실재하는 어드레스를 찾을 필요가 있다.

그래서 실재하는 어드레스의 화상데이터를 이용하여 소수점 이하의 수치에 의해서 나타나는 어드레스의 화상데이터를 만들 필요가 있다.

제11도에 도시하는 어드레스 발생부(38)는 새롭게 얻어진 어드레스의 영역판정부와, 새롭게 얻어진 어드레스에 소수점 이하의 수치가 포함되어 있는 경우의 보간계수를 얻은 기능을 포함한다.

수평방향 어드레스 발생부(610), 수평방향 어드레스 절환부(630)및 수평방향 어드레스 비교부(620)는, 수평방향 어드레스를 얻기 위한 회로이다.

수평방향 어드레스 발생부(610)는 증분치(增分置)레지스터(611)와 수평 어드레스 발생기(612), 레지스터(613) 및 스위치(614)로 구성된다.

증분치 레지스터(611)의 출력은 수평 어드레스 발생기(612)의 한쪽에 공급되고, 수평 어드레스 발생기(612)의 다른 입력부에는, 영상신호의 초기치의 어드레스가 스위치(614)를 통하여 공급된다.

이 초기치의 어드레스는 어드레스 연산모드때에, 제1도에 도시한 절환부(34) 또는 승산부(32), 혹은 연산부(33)에서 부여될 수 가 있다.

또 외부의 데이터 메모리에서 독출한 어드레스가 초기치로서 도입되어도 좋다.

어드레스 발생기(612)는 2입력데이터를 가산하여 수평갱신 어드레스를 출력하고 수평방향 어드레스 절환부(630)의 절환회로(631)에 공급한다. 또 수평갱신 어드레스는 수평 방향 어드레스 비교부(620)내의 수평어드레스 비교기(621)과 (622)의 각 한쪽 입력부에 공급된다. 수평어드레스 비교기(621)과 (622)의 각 다른쪽 입력부에는 각각 비교치 레지스터(623)과 (624)의 출력이 공급되어 있다. 수평어드레스 비교기(612)과 (622)의 각 비교결과는, 수평갱신 어드레스가 비교치 레지스터(623, 624)의 출력이 공급되어 있다. 수평어드레스 비교기(621)과 (622)의 각 비교결과는, 수평갱신 어드레스가 비교치 레지스터(623, 624)에서 설정한 영역의 범위 내에 있는가, 범위외에 있는가를 나타내는 판정신호이며, 이 판정신호는 오토리플레이스회로(740)에 공급된다.

판정신호가, 수평갱신 어드레스가 설정영역에 있는것임을 나타내는 경우, 오토리플레이스회로(740)는 절환회로(631)를 제어하여 수평어드레스 발생기(612)에서의 수평갱신 어드레스를 선택시켜 새로운 수평 어드레스로서 출력부에 도출시킨다.

그러나 상기 판정신호(플래그)가, 수직갱신 어드레스가 설정영역 외의 것임을 나타내는 경우, 절환회로(731)를 제어하여 예를들면 대체치레지스터(732)의 출력어드레스를 선택시킨다. 대체치레지스터(732)에서 출력되는 어드레스는, 예를들면 단일의 색데이터가 기억되어 있는 어드레스로서 출력된다.

또, 수평방향 어드레스 절환부(630)의 대체치 레지스터(633) 및 수직방향 어드레스 절환부(730)의 대체치 레지스터(733)는, 예를들면 대체치를 변경하는 경우, 미리 대체 데이터를 집어 넣어두기 위하여 이용된다.

대체치 레지스터(632, 633, 732, 733) 및 비교치 레지스터(623, 724, 723, 724)에 집어 넣어져 있는 데이터는 시퀀서(37)의 제어에 기초하여 외부의 데이터 메모리등에 서입되는 것이며, 이 서입처리는, 예를들면 시스템의 초기설정시 혹은 영상동기 신호기간에 행해진다.

제12도는 상기 어드레스 발생부(38)에서의 어드레서에 의하여 화상축소 처리가 행해진 경우의 어드레스 지정영역의 설명도이다.

이제, 화상메모리에 제12a도에 도시한 바와같은 영상신호가 집어 넣어져 있는 것으로 하고, 그 화상데이터를 독출하여 출력영상 신호로서는 화상축소한 신호를 얻는 것으로 한다.

이제, 제12a도에 도시하는 화상메모리(PM)의 영역이 어드레스 A(0.0),A(100.0),A(100.100),A(0.100)에 의하여 나타내어지는 것으로 한다.

그리고 제11도에 도시하는 증분치 레지스터(611)과 (711)에 일정의 증분치(예를들면 2)가 각각 집어 넣어지는 것으로 한다. 또 수평어드레스 발생기(612)와 수직 어드레스 발생기(712)에 초기어드레스 A(-100, -100)가 부여되는 것으로 한다.

수평방향 어드레스 발생부(610)에서 얻어지는 최초의 어드레스 A(-100, -100)가 부여되는 것으로 한다.

수평방향 어드레스 발생부(610)에서 얻어지는 최초의 어드레스 A(-100, -100)는 화상메모리(PM)외의 가공(架空)어드레스 이다.

따라서, 화상메모리(PM)에서의 데이터는 독출되지 않는다. 또 수평어드레스 발생기(612)에서의 출력어드레스가, 클록주기로 갱신되고, 수직어드레스 발생기(712)에서의 출력어드레스가, 수평동기 신호에 동기되여 갱신되는 경우, 화상메모리(PM)의 출력데이터는, 제12b도에 도시하는 바와같이 1/2로 축소된 영상을 얻는 데이터로서 독출된다.

상기의 예는 수평어드레스가 클록주기로 갱신되고 수직어드레스가 수평동기신호에 동기하여 갱신된 경우의 예이다.

그러나 수평어드레스가 갱신됨과 동시에 수직 어드레스가 갱신된 경우에는, 제12c도에 도시하는 바와같이 화상메모리(PM)의 출력데이터가 1/2축소되고, 또, 회전한 영상을 얻는 데이터로서 독출된다.

상기의 예는 축소화상을 얻기 위하여 초기치로서 부(負)의 어드레스 A(-100, -100), 증분치로서 2가 수평어드레스 발생기(612)와 수직어드레스 발생기(712)에 부여되었다. 그러나 증분치로서 1보다 작은 수치가 수평어드레스 발생기(612)와 수직어드레스 발생기(712)에 부여된 경우는, 확대화 상용의 데이터를 얻을 수가 있다.

상기한 바와같이 초기 어드레스와 증분치를 수평방향 어드레스 발생기(610)와 수직방향 어드레스 발생기(710)에 부여하는 것에 의하여 화상축소 또는 회전 또는 확대를 얻을 수가 있다.

제12b도와 (c)의 사선에서 나타나는 영역은, 화상메모리(PM)의 영역이외의 데이터에 의하여 치환되는 영역이다.

제12a도에 도시하는 바와같이 어드레스 발생부(610)과 (710)에서 발생한 수평어드레스와 수직어드레스가 화상메모리(PM)의 어드레스를 나타내고 있는가, 있지 않는가의 판정은, 수평방향 어드레스 비교부(620)와 수직방향 어드레스 비교부(720)에 의하여 판정된다.

수평어드레스 비교기(612)는 수평어드레스(H)가 부인가 아닌가를 판정하고, 수평어드레스 비교기(622)는 수평어드레스(H)가 100보다 큰가 작은가를 판정한다.

또, 수직어드레스 비교기(721)는 수직어드레스(V)가 부인가 아닌가를 판정하고, 수직어드레스 비교기(722)는 수직어드레스(V)가 100보다 큰가 작은가를 판정한다.

결국, 수평방향 어드레스 비교부(620)와 수직방향 어드레스 비교기(720)는 제12a도에 도시하는 조건 H＜O,H＞100, V＜O,V＞100을 판정한다.

이 판정출력은 오토리플레이스 콘트롤 회로(740)에 공급된다.

상기 조건중 어느 것인가의 하나가 성립한때에 발생하고 있는 어드레스는 화상메모리(PM)의 영역 외를 나타내는 어드레스이다.

그런데 오토리플레이스 콘트롤회로(740)에서는 강제적으로 특정 어드레스가 출력된다. 이 어드레스는, 예를들면 화상메모리(PM)의 여분 영역(제12도에 점선으로 도시함)의 특정 어드레스이다.

이 영역의 특정 어드레스에는, 예를들면 미리 결정된 색의 색데이터가 집어 넣어져 있다. 따라서, 제12b,c도에 도시하는 사선의 영역에 대응하는 데이터는 일정 색데이터로 된다.

상기 어드레스 발생부(38)의 절환회로(631)과 (731)에서 출력되는 수평어드레스와 수직어드레스는 그 수치가 정수인 경우는 그대로 외부화상 메모리에 공급된다.

룩엎테이블(741)은 입력데이터에 의하여 어드레스가 지정되고, 소수부의 어드레스를 이용한 2차원 보간계수(補間係數)를 출력한다.

수평 및 수직 어드레스가 소수부의 수치를 실질적으로 포함하면 원화소에 대응하지 않는 거짓 어드레스를 나타내는 것으로 된다.

따라서 소수부의 수치를 이용하여 거짓 어드레스에 가장 가까운 주변의 실질적인 어드레스의 화상데이터를 얻을 필요가 있다.

예를들면 제13도에 도시하는 바와같이 거짓어드레스(n.α,m.β)가 발생된 것으로 한다. 거짓어드레스(n.α,m.β)는, 화상메모리의 어드레스 상에서는 가공의 위치이다.

그래서, 거짓어드레스(n.α,m.β)의 소수부(α)와 (β)의 수치를 이용하여 보간계수를 얻을 필요가 있다.

예를들면 제13도에 도시하는 바와같이 소수부의 수치가 단위어드레스 간격에 대하여 α,β이면, (1-α), (1-β), (1-β)α,β(1-α),αβ의 4종류의 계수가 존재한다. 또 거짓어드레스에 대응하는 화상데이터(P)는

P=(1-β)(1-α) P(n,m)

+(1-β)αP(n+1,m)

+β(1-α)P(n,m+1)+βαP(n+1,m+1)

로 나타난다.

따라서, 상기 4종류의 계수가 미리 룩엎테이블(741)에 집어져 있으며 용이하게 2차원의 보간계수를 얻을 수가 있다. 이 2차원 보간계수와 각 수평 및 수직어드레스를 다음 단계의 연산부(도시없음)에 입력하여 화상데이터를 얻을 수가 있다. 결국 실재하는 화상데이터 P(n,m), P(n+1,m), P(n+1,m), P(n+1,m+1) 및 P(n,m+1)를 이용하여 거짓어드레스를 위한 화상데이터(P)를 얻을 수가 있다.

상기 어드레스 발생부(38)는 레지스터군의 수치를 프로그래머블로 절환하는 것에 의하여 여러가지 형태의 어드레스를 발생하는 것이 가능하고 극히 융통성이 높다.

제14도는 제1도에서 도시한 시퀀서(37)의 내부를 도시하고 있다. 시퀀서(37)는 제1도에 도시한 LSI내부회로의 동작을 제어하는 것으로 외부프로그램메모리 또는 프로그래머블(10(1))에서 프로그램데이터를 독출하고 이프로그램데이터를 디코딩하는 것에 의하여 각 회로를 제어한다.

또 시퀀(37)의 구성은 외부 프로그램메모리의 기억영역이 효율좋게 이용되도록 연구되고 있다.

시퀀(37)는, 프로그램메모리(100)에서의 명령을 래치하는 래치회로(503)의 래치클록을 정지시킬 수 있도록 구성되어 있다. 즉, 동일명령을 연속하여 반복 이용하는 조건의 기본에서는, 디코더(504)에 조건코드(X₁) 또는 (X₂)가 공급된다.

이것에 의하여 디코더(504)는 클록제어회로(505)를 제어하여 명령(프로그램 데이터)이 집어 넣어져 있는 래치회로(503)의 클록을 정지하도록 구성되어 있다.

이때는 프로그램메모리(100)의 어드레스 갱신도 정지된다. 조건코드(X₁), (X₂)가 입력되지 않으면 다시 클록제어회로(505)의 클록의 래치회로(503)에 공급되고, 이것에 다음의 명령이 래치된다. 이와같이, 같은 명령이 연속되어 되풀이 사용되는 경우에는 프로그램메모리(100)의 프로그램데이터의 독출을 일시정지하고, 이 명령을 래치하는 것에 의하여 그로그램 메모리(100)의 이용 효율이 항상된다.

화상처리 시스템에서는, 프로그램메모리(100)에서 그 어드레스의 순서에 독출한 프로그램에 기초하여 데이터의 처리를 수행하고 있는 도중에 조건에 따라서는 점프하여 어드레스를 엑세스할 필요가 있다. 예를들면, 어드레스 발생부의 연산기에서 어드레스를 증가시키고 있는 도중, 미리 설정된 수치에 어드레스의 수치가 도달했을때, 발생하고 있는 어드레스를 감소하는 방향으로 절환하는 경우가 있다. 이와같은 경우는 증가 어드레스 수치가 미리 설정한 수치와 일치할때에 연산기를 감산모드로 절환하기 위한 프로그램이 필요하다.

또 고속으로 프로그램을 절환할 필요가 있을 경우, 상기 시퀀(37)는 디코더(504)가 조건코드(X₁) 또는 (X₂)를 판정하여 프로그램 테이블(10(1)) 및 절환회로(501)를 제어하여 프로그램 테이블(10(1)에 미리 집어 넣어져 있는 프로그램 데이터가 채용되도록 구성되어 있다.

또 어드레스 점프가 필요한 경우, 시퀀(37)는 점프 어드레스테이블(401)과 절환회로(402,403)를 제어하여 다음의 점프 어드레스가 바로 그 자리의 외부 메모리(100)에 부여되어지도록 구성되어 있다. 점프 어드레스는 미리 점프어드레스 테이블(401)에 집어 넣어져 있다. 램데이터가 채용되어 있다.

상기한 바와같이 시퀀서(37)는 연산처리부(21(01))의 내부에서, 동일명령을 되풀이하여 사용하는 경우에는, 명령코드의 래치회로에 증가되는 클록을 정지시키는 기능을 구비하고 있다. 또 고속으로 명령코드를 절환할 필요가 있는 경우에는, 프로그램테이블(10(10)을 자동적으로 엑세스시켜 미리 준비되어 있는 프로그램을 이용하는 기능을 가진다. 또 복수조건코드에 부응하여 점프어드레스를 자동적으로 발생할 수 있는 기능을 구비하고 있다. 프로그램테이블(10(1))은, 외부프로그램메로리(100)의 일부로서 이용되고, 이것에 의하여 시퀀서는 명령코드의 두절이 없도록 동작한다.

제14도는 상기한 시퀀서(37)의 내부를 구체적으로 도시하는 회로이다.

외부 프로그램메모리(100)에의 어드레스는 어드레스제어부(400)에서 발생된다. 어드레스 제어부(400)는 점프 어드레스테이블(401)을 가지며 그 출력부는 절환회로(402)에 접속되어 있다. 절환회로(402)는, 예를들면 조건(X₁)이 성립된 때에 점프어드레스(Ad1)를 선택하여 출력하고, 조건(X₂)가 성립된때에 점프 어드레스(Ad2)를 선책하여 도출할 수가 있다.

절환회로(402)에서 선책된 출력어드레스(Ad3)는 절환회로(403)에 접속되어 있다. 이 절환회로(403)는 외부메모리(100)의 어드레스상의 어드레스(Ad6), 프로그램카운터(405)의 출력어드레스(Ad6) 또는 먼저의 어드레스(Ad3)중 어느 하나를 선택하여 래치회로(404)에 공급할 수가 있다.

절환회로(403)에서 도출된 어드레스(Ad5)는 래치회로(404)에 공급된다. 래치회로(404)의 출력어드레스(Ad6)는 외부의 프로그램메모리(100)에 공급됨과 동시에 프로그램카운터(405)에 공급된다. 이때, 상기 절환회로(402), 래치회로(404) 및 프로그램카운터(405)를 프리페치수단이라 한다. 래치회로(404)는 디코더부(500)에서의 클록에 의하여 구동되고 있다.

디코더부(500)에는 외부메모리(100)에서의 프로그램데이터와 프로그램테이블(10(1))에서의 프로그램데이터가 공급된다. 절환회로(501)는 프로그램데이트(Da1)과 (Da2)중 어느한쪽을 선택하여 도출한다. 절환회로(501)의 프로그램데이터는 절환회로(502)에 공급된다. 절환회로(502)는 먼저의 절환회로(501)에서의 데이터(Da3) 또는 프로그램메모리(100)에서의 데이터(Da4)중 어느것인가 하나를 선택하여 도출한다.

절환회로(502)의 출력데이터(Da5)는 래치회로(503)에 래치된다. 그리고 래치회로(503)의 출력데이터(Da6)는, 디코더(504)에 공급되어 디코딩된다.

디코더(504)는 프로그램데이터를 디코딩하고 프로그램의 내용에 부응한 제어신호를 각 회로에 부여한다. 또 조건코드(X₁,X₂)를 판정하여 어드레스 제어부(400)나 프로그램테이블(10(1)), 절환회로등을 제어한다.

제15도는 시퀀서(37)가 통상 프리패치에 의하여 프로그램메모리의 프로그램데이터를 어드레스 순서로 독출하는 경우의 시퀀서를 나타내고 있다.

예를들면 a번지의 명령이 실행되기까지에는 클록의 3주기가 필요하다. 즉, 클록제1주기에서는 a번지 명령패치, 제2주기에서는 a번지 명령코드, 제3주기에서는 a번지의 명령이 실행되어 진다. a번지 명령이 디코딩되어 있는 때는 b번지 명령의 패치가 행해진다.

이것은 a번지 명령의 어드레스가 프로그램카운터(405)에서 +1되고, a번지 명령의 어드레스로서 래치회로(405)에 래치되기 때문이다.

따라서 제15도에 도시하는 바와같이, a명령이 패치, 디코딩, 실행, b번지 명령의 래치, 디코딩, 실행, c번지의 명령의 패치, 디코딩, 실행이 클록의 동작개시의 1주기씩 어긋나 실현된다. 절환회로(403)의 입출력인 어드레스 데이터(Ad4,Ad5)와 래치회로(404)의 출력어드레스 데이터(Ad6)는 클록의 종료에서 변화한다.

상기의 시퀀서에서 시퀀서(37)가 동작하는 경우는 절환회로(403)는 어드레스 데이터(Ad4)가 선책된다.

또 절환회로(503)에서는 프로그램메모리(100)에서의 프로그램데이터(Da4)가 선택된다.

디코더(504)는 조건코드(X₁, X₂)과, 프로그램메모리(100)에서의 프로그램데이터의 내용에 부응하여 제어코드, ①,②,③,④,⑤,Ad,Aα의 내용을 결정한다.

상기한 시퀀서(37)의 동작모드를 결정하는 명령으로서는 이하와 같은 명령이 있다.

DO : 자기번지루프(같은 명령을 되풀이)

CONT : 다음번지분기(다음번지 명령으로 진행)

JMP : 분기명령(점프먼저의 명령으로 진행)

이들의 명령은 DO/CONT/JMP 또는 DO/JMP/JMP와 같이, 세 개가 조합되어 사용되고 어느명령이 실행되는가는 조건코드(X₁)과 (X₂)의 내용에 의하여 결정된다.

예를들면 디코더(504)로 DO/CONT/JMP의 명령이 설정된때는 이하와 같은 동작모드가 얻어진다.

(1)조건코드(X₁,X₂)가 함께 성립되지 않을때 …DO

(2)조건코드(X₁)가 성립되었을때 …CONT

(3)조건코드(X₂)가 성립되었을때 …JMP

(4)조건코드(X₁, X₂)가 모두 성립되었을때 …CONT

의 명령에 의한 동작모드로 된다.

이하, DO, JMP, CONT의 각 명령에 의한 시퀀서(37)의 동작모드를 설명한다.

[DO명령]

제16도는 프로그램메모리(100)에서 부여된 명령(예를들면 1번지명령)이 DO명령인 경우의 시퀀스를 나타내고 있다.

DO명령이 래치회로(503)에 래치되고, 디코더(504)에 의하여 디코딩 되면 래치회로(404)의 출력어드레스(Ad6)는, 프리페치기능에 따라 2번지 명령을 페치(Fetch)한다. 그러나, DO명령때는, 디코더(504)는 제어코드 ③에 의하여 클록 제어회로(505)의 출력클록을 정지시킨다. 이 때문에 래치회로(503)에는 1번지의 명령이 래치된 채 유지되고, 래치회로(404)에는 2번지의 어드레스가 래치된 채 유지된다.

이 결과, 래치회로(503)에 유지되어 있는 1번지의 명령에 따른 제어상태가 유지된다. 이 상태에서 다른 제어상태로 옮기기 위해서는, 예를들면 조건코드(X₁) 또는 조건코드(X₂)가 입력된 때이다. 조건코드(X₁)가 입력되면 CONT명령으로 되며, X₂가 입력되면, JMP명령으로 된다.

DO명령은, 예를들면 전체 화소데이터(영상 데이터)나 색데이터에 대하여 같은 처리를 계속해서 수행하는 경우에 유효하고, 1명령으로 좋다.

예를들면, 하나의 영상신호 이득을 제어하기 위하여 일정의 승수를 이 영상신호에 거는 처리의 경우에는, DO명령을 이용하면 편리하다.

그리고 수평동기신호가 도래한 때는 승수의 글자바꿈을 위하여 점프어드레스 이하에서 수행하도록 하는 JMP명령이 조합되어진다.

[CONT명령]

이 명령은, 먼저의 제15도에서 설명한 동작과 같은 시퀀서를 형성할 수가 있고, 제15도에 도시한 바와같이 어드레스(a, b, c, d)가 연속해서 엑센스되는 것으로 된다.

[JMP명령]

이 명령은 프로그램테이블(10(1))에 미리 집어 넣어져 있는 명령을 이용하여 점프동작시의 명령두절을 방지하는 경우에 유효하다. 제17도는 점프동작 시의 시퀀서의 예를 도시하고 있다. a,b,c가 연속번지이며, 예를들면 b번지의 명령이 디코딩되어 있는때 조건코드(X₁) 또는 (X₂)가 디코더(504)에 공급되고, 점프명령이 성립된 것으로 된다.

그러면, b번지 명령이 디코딩되어 있는 사이에 제어코드 ④,⑤,Ad에 의하여 절환회로(501,502) 및 프로그램테이블(10(1))에 제어되고, 프로그램테이블(10(1))에서의 명령데이터가 래치회로(503)에 래치된다. 한편, 어드레스 제어부(400)에서는 자동적으로 어드레스(b번지)의 갱신이 행해져 c번지의 어드레스가 발생하고 있다.

그러나 c번지의 명령이 독출되기전에 프리페치 어드레스는 점프어드레스 테이블(401)에서 출력된 명령데이터에 의하여 점프어드레스로 교체된다.

이것은 프로그램테이블(10(1))에서 독출된 점프선(先)명령에 의하여 제오코드(Aα),①,②에 의하여 점프 어드레스 테이블(401) 및 절환회로(402,403)이 제어되고, 점프어드레스가 래치회로(404)에 래치되기 때문이다.

이 결과 제17도에 도시하는 바와같이, b번지 명령이 디코딩되어 있는 기간에 프로그램테이블(10(1))에서의 점프어드레스의 명령데이터가 페치되고, b번지 명령이 실행되어 있을때에 명령데이터가 디코딩된다. 그러고 b번지 명령이 실행된 후에 점프어드레스의 명령이 실행된다.

최초의 프로그램테이블(10(1))에서의 명령이 디코딩되어 있을때는 자동적으로 다음의 점프어데레스가 발생되어 대체로 다음의 어드레스가 페치되어 있다. 프로그램테이블(10(1))은 점프어드레스(예를들면 40번지 명령)와 점프어드레스 테이블(401)의 제어코드를 기억하고 있다. 이때는 점프어드레스 테이블(401)은 다음의 41번지어드레스를 출력한다. 이것에 의하여 점프선의 프로그램 루틴에 의한 동작이 얻어진다.

상기한 바와같이 프로그램테이블(10(1))를 이용하는 것에 의하여 점프선 명령데이터와 점프어드레스를 그 자리에 발생할 수가 있다. 만약에 프로그램테이블(10(1))이 없다고 가정한 상태에서 b번지 명령을 디코딩하고 있는 도중에서 (도시의 X시점) 점프조건이 성립하였다고 하면 프로그램메모리(100)의 엑세스 시간은 도시한 기간(t)밖에 남아 있지 않다. 이 시간(t)에서는, 프로그램메모리(100)의 엑세스 시간이 불충분하고, 적어도 클록의 1주기가 필요하다.

이와같은 경우는 명령데이터의 착오를 일으킨다. 그러나 상기 시퀀서(37)에 의하면 점프조건이 성립된때에는 그 자리에 점프어드레스의 최초의 명령과, 이 점프어드레스의 다음 어드레스가 발생하기 때문에 연속적으로 원활하게 데이터처리를 실현시킬 수가 있다.

프로그램 테이블(10(1))은 상기와 같이 점프어드레스의 다음 어드레스를 발생시키기 위한 명령데이터를 유지시할 수 있는것 이외에 점프어드레스의 명령데이터를 집어넣을 수도 있다. 예를들면 동기신호가 도래했을 때에는, 어드레스 발생부(38)의 어드레스 레지스터에 동기신호 기간에 데이터의 글자바꿈등을 수행할 필요가 있다. 이와같은 경우, 동기신호가 도래했을때 (조건코드 X₁이 성립한때)에 프로그램테이블(10(1))에서 데이터 글자 바꿈용의 최초 명령을 출력시켜줌으로 계속해서 데이터 글자바꿈처리용의 다음명령을 외부 프로그램메모리에 출력시킬 수가 있다.

상기 설명에서는 DO, CONT, JMP의 각 명령을 개별적으로 설명하였다. 그러나 장치전체가 동작하는 경우에는 각 명령이 조합되어 사용된다.

DO/CONT/JMP명령은, 예를들면 제18도에 도시하는 바와 같은 삼각파의 어드레스를 발생하는 경우에 채용된다.

제18도는 수평동기신호에 최대치가 위상동기한 삼각판(A91)와 최대치가 1/2위상 시스프트된 삼각파(A92)를 도시하고 있다.

삼각파(A91)와 같이 어드레스를 변화시키기 위해서는, 수평동기신호가 도래된 때에는 점프명령에 의하여 프로그램메모리가 엑세스되고, 어드레스 발생부의 초기치가 글자바꿈된다.

그리고 어드레스 발생부는 DO명령에 의하여 어드레스 증가처리를 수행하고, 어드레스를 증가시켜간다.

삼각파(A92)와 같이 어드레스를 발생하기 위해서는, 수평동기신호가 도래되었을때에 점프명령에 의하여 프로그램메모리가 엑세스되고, 어드레스 발생부의 초기치가 글자바꿈된다.

그리고 어드레스 발생부는, DO명령에 의하여 어드레스의 증가처리를 수행하고 어드레스를 증가시켜 간다. 또 어드레스가 최대치에 도달하였을 경우에는 CONT명령에 의하여 어드레스가 “0”으로 치환된 후 계속해서 증가된다.

다음으로 D0/JMP/JMP명령이 디코더(504)에 설정되었을 때에는 다음과 같은 조건과 명령의 관계로 된다.

(1)조건코드(X₁)과 (X₂)가 함께 성립되지 않았을때 …DO

(2)조건코드(X₁)이 성립되었을때 …JMP

(3)조건코드(X₂)이 성립되었을때 …JMP

(4)조건코드(X₁,X₂)가 모두 성립되었을때 …JMP

상기 (2)의 조건이 성립되었을 경우와 (3)의 조건이 성립되었을 경우에는, 점프선(先)이 각각 다르도록, 다른 어드레스가 점프어드레스테이블(401)에 집어 넣어져 있다. 또(4)의 조건이 성립되었을 경우는, 두개의 점프선 중 어느한 어드레스에 우선적으로 점프하도록 설정되어 있다.

예를들면 외부프로그램메모리(100)에서의 a번지 명령이 DO/JMP/JMP이고 제1의 점프선이, 예를들면 40번지, 제2점프선이 50번지에 있다고 가정한다. 이때는 점프어드레스 테이블(401)의 어드레스(Ad1, Ad2)로서는 41번지와 51번지가 기억되어 있다.

그리고 프로그램테이블(10(1))에는 40번지의 명령과, 50번지의 명령이 기억되어 있다. DO명령(자기번지 루프)이 실행되어 있는 도중에 조건코드(X₁)가 성립(예를들면 동기신호가 도래)도면, 예를들면 40번지에 점프하고, 조건코드(X₂)(예를들면 연산기 플래그)가 입력되면 50번지가 점프한다.

상기와 같은 분리처리 프로그램도 또, 예를들면 제18도나 제19도에 도시하는, 삼각파 어드레스를 얻을 수가 있다.

제18도에 도시하는 바와같은 삼각파상으로 변화하는 영상어드레스를 얻은 경우, 초기 어드레스(PA)가 어드레스 발생부 레지스터에 부여된다. (스텝SI)

이어서 초기어드레스(PA)에 증가분(Pa)이 가산되고(스텝S2), 그 결과 PA는 최대치(MAX)에 도달하고 있는가 아닌가가 비교기에 의하여 판정된다(스텝S3).

PA가 최대치(MAX)에 도달하고 있지 아니한 경우에는, 다음에 수평동기신호가 도래하였는가 아니하였는가가 판정된다(스텝S4).

스텝(S3)에서, PA가 최대치가 도달하여 있으며, 스텝(S5)에서 PA=0으로 되어 수평동기신호가 도달하였는가 아니하였는가가 판정된다. (스텝S6)

스텝(S6)에서 수평동기신호가 도래하고 있지 아니하면 스텝(S1)으로 되돌아간다.

수평동기신호가 도래되어 있으며, 조건코드(X₁)에 의한 JMP명령이 발생되고 스텝(S7)으로 분기된다.

스텝(S7)은, 예를드렴 수평동기기간에 예를들면 초기어드레스등의 데이터를 글자바꿈하는 처리를 위한 것이며, 스텝(S7)을 포함한 루틴의 최종 스텝에서는, 예를들면 스텝(S1)에 돌아가기 위한 명령이 설치되어 있다.

스텝(S4)에서 수평동기신호가 도래되어 있는 경우에도, 스텝(S7)으로 점프한다. 반대로 스텝(S4)에서 수평동기신호가 도래되어 있지 않을 경우에는 조건코드(X₂)가 성립되고 JMP명령이 발생되어 스텝(S2)으로 점프된다.

상기 플로어챠트에서 스텝(S2,S3,S4,S5,S6)의 루프는 DO명령에 상당하고, 1회의명령을 부여하면 이 루틴에 의한 데이터 처리가 얻어지며 어드레스가 순차변화된다. 이 루프는 같은 도면(a)의 삼각파상의 어드레스가 순차증가하고 있는 기간에 형성된다.

스텝(S6)에서 조건코드(X₁)가 성립된 경우에는 어드레스가 최대치가 도달하고, 또 수평동기신호가 도래되어 있을 때이기 때문에 제18a도의 어드레스(A91)가 얻어지고 있는 것이다.

또 스텝(S4)에서 조건코드(X₂)가 성립된 경우에는, 수평동기신호가 존재하지 않을 때의 어드레스가 최대치에 도달하였기 때문에 제18a도의 어드레스(A92)가 얻어지고 있는 것이다.

상기 영상어드레스 발생용 플로어챠트에 의하면, 초기 어드레스를 변경시켜 줌으로서 수평동기신호에 대하여 각종위상의 어드레스를 얻을 수가 있다.

또 상기의 네트워크부와 연산처리부의 조합방법, 제7도에 도시한 네트워크에 구성, 제8도에 도시한 연산처리부의 조합방법, 제9도에 도시한 호스트 I/O의 구성, 제10도에서 설명한 콘트롤 메모리의 이용방법, 제11도에서 설명한 어드레스 발생부의 구성, 제11도에 도시한 시퀀서(37)의 구성은 화상데이터 처리에 관련하여 채용될 수 있을뿐만 아니라, 일반적인 연산처리 회로에도 적용할 수 있음은 물론이다.

Claims

각 영상신호가 공급되는 2개의 입력부를 가지며 이 입력부에 입력한 영상신호를 프로그램에 따라 연산처리하고, 그 결과를 도출하는 복수의 프로그래머블 연산처리부(21(01)∼21(16))와, 상기 복수의 프로그래머블 연산처리부(21(01)∼21(16))에서의 각 출력신호가 각각 공급되는 각 입력부와, 외부에서 복수의 영상신호를 각각 공급할 수 있는 각 입력부(①IN∼
IN)와, 상기 복수의 프로그래머블 연산처리부의 입력부(21(01∼21(16))에 각각 대응한 출력부 및 최종출력을 도출하기 위한 복수의 출력부(② OUT∼
OUT)를 가지며, 프로그래머블에 이 각 입력부의 신호를 상기 복수의 프로그래머블 연산처리부(21(01)∼21(16))에 공급할 수가 있고, 어느것인가의 입력신호를 최종출력 신호로하여 도출하는 네트워트부(20)를 구비하여, 상기 프로그래머블 연산처리부(21(01)∼21(16))의 연산처리내용과 네트워트부(20)에 의한 프로그래머블 연산부(33)의 접속형태를 자유롭게 설정할 수 있도록 구성된 디지탈 연상신호 처리장치.
제1항에 있어서, 상기 네트워트부(20)는, 이 네트워트부(20)의 입력부(①IN∼
IN)와 출력부(①OUT∼
OUT)가 매트릭스구조의 입력라인과 출력라인에 의하여 관련되어 있고, 입력라인과 출력라인의 클로스포인트는 이 네트워크부에 내장된 네트워크 제어부(201)에 의하여 프로그래머블에서 ‘오프’에서 ‘온’으로 제어되는 것을 특징으로 한 디지탈 영상신호처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))은, 동기 신호가 부가된 2계통의 디지탈신호중, 한쪽의 계통신호가 딜레이라인을 통하여 공급되는 제1동기분리부(31A)와, 상기 2계통의 디지탈신호중, 다른쪽 계통의 신호가 직접 공급되는 제2동기분리부(31B)와, 상기 제1과 제2의 동기분리부(31A,31B)에서 분리된 데이터가 공급되는 데이터처리부(32∼38)와, 상기 제1과 제2의 동기분리부(31A,31B)에서 분리된 동기신호가 공급되어 이 동기신호에 동기하여 상기 데이터처리부의 (32∼38)의 프로그램동작을 취급함과 동시에, 상기 2계통의 디지탈 영상신호(A1,B1)의 위상맞춤을 수행하기 위하여 상기 딜레이라인(60)의 지연량을 제어하는 시퀀서(37)를 구비한 것을 특징으로 하는 디지탈 영상신호 처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))는, 그 내부에 비교기로서 동작하는 연산부(33)와, 적어도 2개의 레지스터(44)와, 이 레지스터(44)의 출력을 상기 연산부(33)의 플래그 내용에 부응하여 선택하고, 이 프로그래머블 연산처리부(21(01)∼21(16))의 출력으로서 도출하는 절환부(34)를 구비한 것을 특징으로 하는 디지탈 영상신호처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))는, 복수의 데이터처리부(32,33,34,36,38)와, 이 데이터 처리부(32,33,34,36,38)에 상기 동기신호에 응답하여 각각 동시에 부여하기 위한 명령코드를 각각 이 데이터 처리부에 대응한 영역에 접어 넣어둔 콘트롤 메모리부(202)와, 이 콘트롤 메모리부(202)에 대하여 외부의 프로그램메모리(100)에서의 명령을 디코딩시켜 서입한 명령디코더(201)를 구비한 것을 특징을 하는 디지탈 영상신호처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))는, 또, 외부 호스트 제어부(22)와 내부의 프로그래머블 데이터 처리부(32∼38)를 관련시키는 호스트 인터페이스(42)와, 외부 프로그램메모리를 엑세스하는 어드레스 제어부(400)를 포함하며, 상기 호스트 인터페이스(42)는, 상기 호스트 제어부(22)에서의 데이터를 일방 또는 타방의 트랜스퍼 레지스터(103,104)에 선택적으로 공급하는 제1의 절환부(101)와, 상기 일방 또는 타방의 트랜스퍼 레지스터(103,104)의 출력데이터를 선택적으로 도출하여 상기 프로그래머블 데이터처리부(32∼38)와 상기 어드레스 제어부(400)에 공급할 수 있는 제2의 절환부(102)와, 상기 일방과 타방의 트랜스퍼 레지스터(103,104)의 소정의 비트가 공급되어 상기 제1과 제2의 절환부(101,102)의 선택상태를 제어하는 절환제어부로서, 상기 제1의 절환부(101)가 상기 일방의 트랜스퍼 레지스터(103)를 상기 호스트제어에 관련되어 있고, 상기 제2의 절환부(102)가 타방의 트랜스퍼 레지스터(104)를 상기 프로그래머블 데이터처리부(32∼38) 및 어드레스 제어부(400)에 관련되어 있고, 또 상기 호스트 제어부(22)에서 상기 일방의 트랜스퍼 레지스터(103)에 제1의 절환부(101)를 통하여 데이터가 서입되어 있는 상태에서, 이 일방의 트랜스퍼 레지스터(103)의 소정의 비트로 입력이 공급된 때에, 상기 제1절환부(101)가 상기 일방의 트랜스퍼 레지스터(103)를 프로그래머블 데이터처리부(32∼38) 및 어드레스제어부(400)에 관련하여, 또 상기 제2의 절환부(102)가 타방으로 트랜스퍼 레지스터(104)를 상기 호스트제어에 관련되도록 제어하는 절환제어부(105)를 구비한 것을 특징으로 하는 디지탈 영상 신호처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))내의 어드레스 발생부(38)는, 제1증분치 레지스터(611)의 출력과 입력영상신호(A1,B1)의 어드레스 데이터를 연산하여 출력연산신호의 수평방향어드레스를 출력하는 수평방향 어드레스 발생부(610)와, 상기 수평방향 어드레스 발생부(610)에서의 수평방향 어드레스 와 비교치 어드레스의 내용을 비교하여 상기 수평방향어드레스가 비교치 레지스터(623,624)에 의하여 결정된 영역내에 있는가 아닌가를 나타내는 영역판정 출력을 얻는 수평방향 어드레스 비교부(620)와, 상기 수평방향 어드레스 발생부(620)에서의 수평방향 어드레스와 대체치 레지스터(632,633)에서의 출력을 선택적으로 도출하는 수평방향 어드레스 절환부(630)와, 제2증분치레지스터(711)의 출력과 입력영상신호(A1,B1)의 어드레스 데이터를 연산하여 출력영상신호의 수직방향 어드레스를 출력하는 수직방향 어드레스 발생부(710)와, 상기 수직방향 어드레스 발생부(710)에서의 수직방향 어드레스와 비교치 레지스터(723,724)의 내용을 비교하여, 이 수직방향 어드레스가 비교치레지스터(723,724)에 의하여 결정된 영역내에 있는가 없는가를 나타내는 영역판정 출력을 얻는 수직방향 어드레스 비교부(720)와, 상기 수직방향어드레스 발생부(720)에서의 수직방향어드레스와 대체치 레지스터(732,733)에서의 출력을 선택적으로 도출하는 수직방향어드레스 절환부(730)와, 상기 수평 및 수직 어드레스 비교부(620,720)에서의 각 영역판정출력이 공급되어 각 영역외에 어드레스가 변화한 때에 상기 수평 및 수직 어드레스 절환부(631,731)를 제어하는 대응하는 수평 및 수직의 대체치 레지스터(632,633 및 732,733)의 출력을 선택하여 도출시키는 오토리플레이스 회로(740)와, 상기 수평 및 수직방향 어드레스 절환부(630, 730)에서 출력된 어드레스의 소수점 이하의 데이터가 공급되고, 이 어드레스의 정수치로 얻어지는 2차원 어드레스에 대한 2차원 보간계수를 발생하는 룩엎테이블(741)을 구비한 것을 특징으로 하는 디지탈 영상신호 처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))내의 시퀀서(37)는, 외부의 프로그램메모리(100)에서 프로그램데이터를 독출하기 위한 어드레스를 부여하는 어드레스 제어부(400)와, 상기 프로그램메모리(100)에서의 프로그램데이터를 모아들이는 명령래치회로(503)와, 상기 명령래치회로(503)에 래치된 데이터를 디코딩시켜 그 디코딩 내용에 부응하여 상기 명령래치회로(503)에 클록을 부여하고 있는 클록제어회로(505)를 제어하여 상기 클록을 정지시키는 디코더(504)를 구비한 것을 특징으로 하는 디지탈 영상신호 처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))내의 시퀀서(37)는, 외부의 프로그램메모리(100)에서 프로그램데이터를 독출하기 위한 어드레스를 부여하는 어드레스제어부(400)와, 상기 외부의 프로그램메모리의 특정의 점프 선어드레스의 명령데이터를 미리 기억하고 있는 프로그램데이블(10(1))과, 상기 프로그램메모리(100)와 프로그램테이블(10(1))에서의 출력데이터중 어느 일방을 선택할 수 있는 절환회로(501,502)와, 상기 절환회로(501,502)에서 출력되는 데이터를 취입한 명령래치회로(503)와, 상기 명령래치회로(503)에 래치된 데이터를 디코딩시켜 그 디코드내용을 부응하여 상기 절환회로(501,502)의 선택데이터를 결정하는 디코더(504)를 구비한 것을 특징으로 하는 디지탈 영상신호 처리장치.
제1항에 있어서, 상기 프로그래머블 연산처리부(21(01)∼21(16))내의 시퀀서(37)는, 프로그래머블 데이터처리부(32∼38)와, 이 프로그래머블 데이터처리부(32∼38)에 외부의 프로그램메모리(100)의 프로그램데이터를 부여하기 위하여, 이 프로그램데이터를 독출하는 어드레스를 연속하여 발행하기 위한 프리페치수단(403,404,405)과, 상기 프리페치수단(403,404,405)의 출력 변경용의 어드레스 데이터로서, 점프 어드레스테이블(401)에서의 점프 어드레스를 부여하는 절환회로(402,403)와, 상기 외부의 프로그램메모리(100)의 특정 점프선어드레스 명령 데이터를 미리 기억하고 있는 프로그램테이블(10(1))과, 상기 프로그램메모리(100)와 상기 프로그램테이블(10(1))에서의 출력데이터중 어느 일방을 선택할 수 있는 절환회로(501,502)와, 상기 절환회로(501,502)에서의 데이터를 취입하는 명령래치회로(503)와, 상기 명령래치회로(503)에 래치된 데이터를 디코딩시켜 그 디코딩 내용에 부응하여 상기 절환회로(501,502)를 제어하며 상기 프로그램 테이블(10(1))의 상기 점프선어드레스의 명령데이터를 명령래치회로부(503)에 래치시킴과 동시에, 상기 절환회로(402,403)를 제어하여 상기 점프어드레스 테이블(401)에서의 점프어드레스를 상기 프리페치 수단(403,404,405)에 공급시켜주는 디코더(504)를 구비한 것을 특징으로 하는 디지탈 영상신호 처리장치.
제10항에 있어서, 상기 디코더(504)는, 상기 프로그래머블 데이터처리부(21(01)∼21(16))에서 얻어지는 조건코드에 응답하고 상기 점프어드레스테이블(401)의 출력점프어드레스가 상기 프리페치 수단(403,404,405)에 공급 되도록, 상기 절환회로(402,403)를 제어하는 것을 특징으로 하는 디지탈 화상신호 처리장치.
제10항에 있어서, 상기 디코더(504)는, 상기 프로그래머블 데이터처리부(21(01)∼21(16))에서 얻어지는 조건코드에 응답하고 상기 프로그램테이블(10(1))에서의 상기 점프선어드레스의 명령데이터가 상기 명령디코더(504)에 래치되도록 상기 절환회로(501,502)를 제어함과 동시에, 상기 점프어드레스테이블(401)의 출력점프어드레스가 상기 프리페치수단(403,404,405)에 공급되도록, 상기 절환회로(402,403)를 제어하는 것을 특징으로 하는 디지탈 화상신호 처리장치.