JPH0695268B2 - デ−タ補間回路 - Google Patents
デ−タ補間回路Info
- Publication number
- JPH0695268B2 JPH0695268B2 JP60008689A JP868985A JPH0695268B2 JP H0695268 B2 JPH0695268 B2 JP H0695268B2 JP 60008689 A JP60008689 A JP 60008689A JP 868985 A JP868985 A JP 868985A JP H0695268 B2 JPH0695268 B2 JP H0695268B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- supplied
- address
- circuit
- alternately
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Processing Of Color Television Signals (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばカラー受像機における表示される色の
均一性（ユニフォミティ）の補正に使用して好適なデー
タ補間回路に関する。
均一性（ユニフォミティ）の補正に使用して好適なデー
タ補間回路に関する。
カラー受像機のユニフォミティの補正装置として、本願
出願人は先に以下のような装置を提案した特願昭60−17
88号（特開昭61−161093号公報参照）。
出願人は先に以下のような装置を提案した特願昭60−17
88号（特開昭61−161093号公報参照）。
すなわち、第４図において、入力端子（1R）（1G）（1
B）にはそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三色
の映像信号が供給される。これらの入力端子（1R）〜
（1B）からの信号がそれぞれ乗算器（2R）（2G）（2B）
に供給されて後述する補正信号が乗算される。これらの
乗算器（2R）〜（2B）からの信号がそれぞれアンプ（3
R）（3G）（3B）を通じて受像管（４）の電子銃に供給
される。それによって受像管（４）の画面には入力端子
（1R）〜（1B）に供給された映像信号に応じた画像が表
示される。
B）にはそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三色
の映像信号が供給される。これらの入力端子（1R）〜
（1B）からの信号がそれぞれ乗算器（2R）（2G）（2B）
に供給されて後述する補正信号が乗算される。これらの
乗算器（2R）〜（2B）からの信号がそれぞれアンプ（3
R）（3G）（3B）を通じて受像管（４）の電子銃に供給
される。それによって受像管（４）の画面には入力端子
（1R）〜（1B）に供給された映像信号に応じた画像が表
示される。
そしてこの装置においてユニフォミティの補正が以下の
ようにして行われる。まず補正信号の測定を行う場合に
は、入力端子（1R）〜（1B）に白色を表示する信号が供
給される。これによって受像管（４）には画面の全面に
白一色の表示が行われる。この状態で画面上の所定部に
フォトセンサ（５）を押し当て、その点の三色それぞれ
の発光量を測定する。この測定された信号がアンプ及び
AD変換図路（６）に供給され、変換されたデジタルデー
タがIO回路（７）に供給される。
ようにして行われる。まず補正信号の測定を行う場合に
は、入力端子（1R）〜（1B）に白色を表示する信号が供
給される。これによって受像管（４）には画面の全面に
白一色の表示が行われる。この状態で画面上の所定部に
フォトセンサ（５）を押し当て、その点の三色それぞれ
の発光量を測定する。この測定された信号がアンプ及び
AD変換図路（６）に供給され、変換されたデジタルデー
タがIO回路（７）に供給される。
また（10）はマイクロプロセッサ（CPU）である。さら
に（11a）はCPU（10）から導出されるアドレバス、同じ
く（11d）はデータバス、（11c）はコントロールバスで
ある。これらの各バスラインがIO回路（７）に接続され
る。また各バスラインがシステムメモリ（12）に接続さ
れる。このメモリ（12）はプログラム等の書込まれたリ
ードオンリーメモリ（ROM）及び演算中のデータ処理等
を行うランダムアクセスメモリ（RAM）とが設けられて
いる。そしてこのROMに書込まれたプログラムに従ってI
O回路（７）からのデータの処理が行われる。
に（11a）はCPU（10）から導出されるアドレバス、同じ
く（11d）はデータバス、（11c）はコントロールバスで
ある。これらの各バスラインがIO回路（７）に接続され
る。また各バスラインがシステムメモリ（12）に接続さ
れる。このメモリ（12）はプログラム等の書込まれたリ
ードオンリーメモリ（ROM）及び演算中のデータ処理等
を行うランダムアクセスメモリ（RAM）とが設けられて
いる。そしてこのROMに書込まれたプログラムに従ってI
O回路（７）からのデータの処理が行われる。
また映像信号の同期信号に関連したタイミング発生器
（13）が設けられ、この発生器（13）に各バスラインが
接続され、この発生器（13）で形成される画面上の走査
位置に対応するアドレス信号がマルチプレクサ（MPX）
（14）の一方の入力に供給される。このMPX（14）の他
方の入力にはアドレスバス（11a）からCPU（10）で発生
されたアドレス信号が供給される。またMPX（14）はコ
ントロールバス（11c）からの制御信号にてCPU（10）に
よって切り換えられる。
（13）が設けられ、この発生器（13）に各バスラインが
接続され、この発生器（13）で形成される画面上の走査
位置に対応するアドレス信号がマルチプレクサ（MPX）
（14）の一方の入力に供給される。このMPX（14）の他
方の入力にはアドレスバス（11a）からCPU（10）で発生
されたアドレス信号が供給される。またMPX（14）はコ
ントロールバス（11c）からの制御信号にてCPU（10）に
よって切り換えられる。
さらにCPU（10）で処理されたIO回路（７）からのデー
タがデータバス（11d）を通じてバスバッファ（15R）
（15G）（15B）に供給され、コントロールバス（11c）
からの制御信号に従って記憶される。これらのメモリ
（17R）〜（17B）からのデータがそれぞれラッチ及びDA
変換回路（16R）（16G）（16B）に供給され、変換され
たアナログ信号がそれぞれ乗算器（2R）〜（2B）に供給
される。そしてCPU（10）からのデータが順次変更さ
れ、フォトセンサ（５）で測定される三色の発光量がバ
ランスするそれぞれの補正データが決定される。
タがデータバス（11d）を通じてバスバッファ（15R）
（15G）（15B）に供給され、コントロールバス（11c）
からの制御信号に従って記憶される。これらのメモリ
（17R）〜（17B）からのデータがそれぞれラッチ及びDA
変換回路（16R）（16G）（16B）に供給され、変換され
たアナログ信号がそれぞれ乗算器（2R）〜（2B）に供給
される。そしてCPU（10）からのデータが順次変更さ
れ、フォトセンサ（５）で測定される三色の発光量がバ
ランスするそれぞれの補正データが決定される。
これらの決定された補正データがそれぞれバスバッファ
（15R）〜（15B）からメモリ（17R）（17G）（17B）に
供給される。またMPX（14）からのアドレス信号がメモ
リ（17R）〜（17B）に供給される。さらにコントロール
バス（11c）からの制御信号がメモリ（17R）〜（17B）
の書込み／読出の制御端子に供給される。これによって
コントロールバス（11c）を通じてMPX（14）をアドレス
バス（11a）側に切り換え、メモリ（17R）〜（17B）を
書込状態とすることにより、CPU（10）で処理されたIO
回路（７）からのデータが、メモリ（17R）〜（17B）の
それぞれ所望のアドレスに書込まれる。
（15R）〜（15B）からメモリ（17R）（17G）（17B）に
供給される。またMPX（14）からのアドレス信号がメモ
リ（17R）〜（17B）に供給される。さらにコントロール
バス（11c）からの制御信号がメモリ（17R）〜（17B）
の書込み／読出の制御端子に供給される。これによって
コントロールバス（11c）を通じてMPX（14）をアドレス
バス（11a）側に切り換え、メモリ（17R）〜（17B）を
書込状態とすることにより、CPU（10）で処理されたIO
回路（７）からのデータが、メモリ（17R）〜（17B）の
それぞれ所望のアドレスに書込まれる。
すなわちフォトセンサ（５）で検出された受像管（４）
の画面の所定部の発光がAD変換されてCPU（10）に供給
され、このときの三色（RGB）の発光がバランスするよ
うにした補正信号が形成され、この補正信号がメモリ
（17R）〜（17B）のそれぞれ上述の画面の所定部に対応
するアドレスに書込まれる。この書込みが、画面上の任
意に分割された各部分ごとに行われ、例えば画面上の10
0箇所の補正信号がメモリ（17R）〜（17B）のそれぞれ
対応するアドレスに書込まれる。
の画面の所定部の発光がAD変換されてCPU（10）に供給
され、このときの三色（RGB）の発光がバランスするよ
うにした補正信号が形成され、この補正信号がメモリ
（17R）〜（17B）のそれぞれ上述の画面の所定部に対応
するアドレスに書込まれる。この書込みが、画面上の任
意に分割された各部分ごとに行われ、例えば画面上の10
0箇所の補正信号がメモリ（17R）〜（17B）のそれぞれ
対応するアドレスに書込まれる。
次にこれらの書込まれた補正信号を用いて補正を行う場
合には、入力端子（1R）〜（1B）には表示される映像信
号が供給される。またこの映像信号から分離された同期
信号がタイミング発生器（13）に供給される。さらにMP
X（14）が発生器（13）側に切換えられ、メモリ（17R）
〜（17B）が読出状態にされる。これによってメモリ（1
7R）〜（17B）からはそれぞれ映像信号の偏向に従って
画面上の各部分に対応する補正信号が読出される。これ
らの信号がそれぞれラッチ及びDA変換回路（16R）〜（1
6B）に供給され、変換されたアナログの補正信号がそれ
ぞれ乗算器（2R）〜（2B）に供給される。これによって
表示される色が均一化される。
合には、入力端子（1R）〜（1B）には表示される映像信
号が供給される。またこの映像信号から分離された同期
信号がタイミング発生器（13）に供給される。さらにMP
X（14）が発生器（13）側に切換えられ、メモリ（17R）
〜（17B）が読出状態にされる。これによってメモリ（1
7R）〜（17B）からはそれぞれ映像信号の偏向に従って
画面上の各部分に対応する補正信号が読出される。これ
らの信号がそれぞれラッチ及びDA変換回路（16R）〜（1
6B）に供給され、変換されたアナログの補正信号がそれ
ぞれ乗算器（2R）〜（2B）に供給される。これによって
表示される色が均一化される。
ところでこの装置において、上述の補正量は画面を分割
した各部分ごとにその代表点で決定され記憶されてい
る。そこでそのように間欠に記憶されたデータを用いて
補正を行う場合には、その代表点の間の部分ではデータ
補間によるいわゆるスムージングを行う必要がある。
した各部分ごとにその代表点で決定され記憶されてい
る。そこでそのように間欠に記憶されたデータを用いて
補正を行う場合には、その代表点の間の部分ではデータ
補間によるいわゆるスムージングを行う必要がある。
その場合に従来の回路では、例えば一のデータと次のデ
ータの差を検出し、この差を２つのデータ間の距離で割
算し、この商を一のデータに順次加算して直線近似を行
う方法が提案されている。
ータの差を検出し、この差を２つのデータ間の距離で割
算し、この商を一のデータに順次加算して直線近似を行
う方法が提案されている。
ところがこの方法でデータ補間を行う場合、上述のよう
なデジタルデータで処理を行おうとすると、まず割算を
行す際に除数と被除数のそれぞれのビット数の和のビッ
ト数の処理が必要になり、さらにこの商を加算したデー
タをDA変換する際にも上述の和のビット数のDA変換回路
が必要になって、構成が極めて複雑になる。これに対し
てビット数を減らして処理を行った場合には、いわゆる
量子化ノイズによって良好な補間を行えなくなってしま
うおそれがあった。
なデジタルデータで処理を行おうとすると、まず割算を
行す際に除数と被除数のそれぞれのビット数の和のビッ
ト数の処理が必要になり、さらにこの商を加算したデー
タをDA変換する際にも上述の和のビット数のDA変換回路
が必要になって、構成が極めて複雑になる。これに対し
てビット数を減らして処理を行った場合には、いわゆる
量子化ノイズによって良好な補間を行えなくなってしま
うおそれがあった。
従来のデータ補間回路は、上述のように構成されてい
た。このため処理ビット数が増えて構成が複雑になった
り、量子化ノイズによって良好な補間が行えなくなって
しまうなどの問題点があった。
た。このため処理ビット数が増えて構成が複雑になった
り、量子化ノイズによって良好な補間が行えなくなって
しまうなどの問題点があった。
本発明は、所定のタイミングごとに順次増加されるアド
レス（タイミング発生器（13））と、このアドレスの一
のデータに対応する次のデータまでの距離に相当する値
を加算（加算器（22））した加算値とを上記所定のタイ
ミングの期間に交互に取り出し（マルチプレクサ（2
1））、この交互に取り出される上記アドレスと上記加
算値を用いて間欠に記憶（メモリ（17））されたデジタ
ルデータの上記一のデータと上記次のデータとを交互に
読出し、これらのデータを同時化（ラッチ回路（16a）
〜（16c））してそれぞれDA変換（回路（16d）（16
e））すると共に、これらのDA変換の変換係数を上記間
欠の間の部分でそれぞれの上記一のデータ及び次のデー
タの位置までの距離に応じて制御（DA変換回路（25））
し、上記DA変換された出力を加算（バッファアンプ（2
6））して補間データを得る（出力端子（27））ように
したデータ補間回路である。
レス（タイミング発生器（13））と、このアドレスの一
のデータに対応する次のデータまでの距離に相当する値
を加算（加算器（22））した加算値とを上記所定のタイ
ミングの期間に交互に取り出し（マルチプレクサ（2
1））、この交互に取り出される上記アドレスと上記加
算値を用いて間欠に記憶（メモリ（17））されたデジタ
ルデータの上記一のデータと上記次のデータとを交互に
読出し、これらのデータを同時化（ラッチ回路（16a）
〜（16c））してそれぞれDA変換（回路（16d）（16
e））すると共に、これらのDA変換の変換係数を上記間
欠の間の部分でそれぞれの上記一のデータ及び次のデー
タの位置までの距離に応じて制御（DA変換回路（25））
し、上記DA変換された出力を加算（バッファアンプ（2
6））して補間データを得る（出力端子（27））ように
したデータ補間回路である。
この回路によれば、データ補間の処理がアナログ信号で
行われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生するおそれもなく、極めて
良好に補間を行うことができる。
行われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生するおそれもなく、極めて
良好に補間を行うことができる。
第１図において、タイミング発生器（13）からのメモリ
読出しアドレス（MA）がマルチプレクサ（21）の一方の
入力に供給されると共に、上述のアドレス（MA）が加算
器（22）に供給されて水平方向の１ライン分のアドレス
に相当する値αが加算されてマルチプレクサ（21）の他
方の入力に供給される。またタイミング発生器（13）に
は同期信号に同期して水平方向の画面の各分割ごとに形
成されるクロック信号が端子（23）を通じて供給され、
さらにこのクロック信号がマルチプレクサ（21）に供給
されてクロック信号の半サイクル毎に上述の一方及び他
方の入力に供給されたアドレス（MA）及び（MA＋α）が
交互に取り出される。このアドレスがメモリ（17）
〔（17R）（17G）（17B）〕に供給される。
読出しアドレス（MA）がマルチプレクサ（21）の一方の
入力に供給されると共に、上述のアドレス（MA）が加算
器（22）に供給されて水平方向の１ライン分のアドレス
に相当する値αが加算されてマルチプレクサ（21）の他
方の入力に供給される。またタイミング発生器（13）に
は同期信号に同期して水平方向の画面の各分割ごとに形
成されるクロック信号が端子（23）を通じて供給され、
さらにこのクロック信号がマルチプレクサ（21）に供給
されてクロック信号の半サイクル毎に上述の一方及び他
方の入力に供給されたアドレス（MA）及び（MA＋α）が
交互に取り出される。このアドレスがメモリ（17）
〔（17R）（17G）（17B）〕に供給される。
さらにメモリ（17）から読出されたデータ（DX）がデー
タラッチ回路（16a）（16b）に供給される。このラッチ
回路（16a）が上述のクロック信号で駆動され、ここで
ラッチされたデータがデータラッチ回路（16c）に供給
される。そしてラッチ回路（16b）（16c）がそれぞれク
ロック信号をインバータ（24）で反転した信号で駆動さ
れる。
タラッチ回路（16a）（16b）に供給される。このラッチ
回路（16a）が上述のクロック信号で駆動され、ここで
ラッチされたデータがデータラッチ回路（16c）に供給
される。そしてラッチ回路（16b）（16c）がそれぞれク
ロック信号をインバータ（24）で反転した信号で駆動さ
れる。
従って以上の回路において、端子（23）に第２図Ａのよ
うなクロック信号が供給されると、発生器（13）からは
同図Ｂのようなアドレス（MA）〔（M1）（M2）・・・〕
が出力される。これによってマルチプレクサ（21）から
は同図Ｃに示すようにアドレス（MA）と（MA＋α）〔図
中ではＭαと表わす〕が交互に取り出される。そしてメ
モリ（17）からは同図Ｄに示すようにデータ（DX）
〔（D1）（D2）・・・〕と（DXα）〔（Ｄα１）（Ｄα
２）・・・〕とが交互に読出される。
うなクロック信号が供給されると、発生器（13）からは
同図Ｂのようなアドレス（MA）〔（M1）（M2）・・・〕
が出力される。これによってマルチプレクサ（21）から
は同図Ｃに示すようにアドレス（MA）と（MA＋α）〔図
中ではＭαと表わす〕が交互に取り出される。そしてメ
モリ（17）からは同図Ｄに示すようにデータ（DX）
〔（D1）（D2）・・・〕と（DXα）〔（Ｄα１）（Ｄα
２）・・・〕とが交互に読出される。
このデータ（DX）及び（DXα）がラッチ回路（16a）に
供給されて第２図Ｅに示すようにデータ（DX）がラッチ
され、さらにこのラッチ回路（16a）からのデータと元
のデータがラッチ回路（16b）（16c）に供給されて、同
図FGに示すようにデータ（DX）と（DXα）とが同時化さ
れて取り出される。これらのラッチ回路（16b）（16c）
からのデータが変換係数が可変の乗算型DA変換回路（16
d）（16e）に供給される。
供給されて第２図Ｅに示すようにデータ（DX）がラッチ
され、さらにこのラッチ回路（16a）からのデータと元
のデータがラッチ回路（16b）（16c）に供給されて、同
図FGに示すようにデータ（DX）と（DXα）とが同時化さ
れて取り出される。これらのラッチ回路（16b）（16c）
からのデータが変換係数が可変の乗算型DA変換回路（16
d）（16e）に供給される。
また発生器（13）からの垂直方向の画面の各分割ごとに
その内の各水平ラインの順次に対応するアドレス（RA）
がDA変換回路（25）に供給される。従ってこのDA変換回
路（25）からは、例えば垂直方向の画面の分解に含まれ
る水平ライン数が８本だった場合に、まず出力端子I0か
らは第３図Ｂに示すように０のレベルから水平ライン毎
に上昇して（８−１）のレベルに達する電流が取り出さ
れ、また反転出力端子０からは第３図Ａに示すように
８のレベルから水平ライン毎に下降して１のレベルに達
する電流が取り出される。この出力端子０からの電流
がDA変換回路（16d）に供給され、出力端子I0からの電
流がDA変換回路（16e）に供給される。
その内の各水平ラインの順次に対応するアドレス（RA）
がDA変換回路（25）に供給される。従ってこのDA変換回
路（25）からは、例えば垂直方向の画面の分解に含まれ
る水平ライン数が８本だった場合に、まず出力端子I0か
らは第３図Ｂに示すように０のレベルから水平ライン毎
に上昇して（８−１）のレベルに達する電流が取り出さ
れ、また反転出力端子０からは第３図Ａに示すように
８のレベルから水平ライン毎に下降して１のレベルに達
する電流が取り出される。この出力端子０からの電流
がDA変換回路（16d）に供給され、出力端子I0からの電
流がDA変換回路（16e）に供給される。
これによってDA変換回路（16d）からは、例えば第３図
Ｃに示すような一のデータがあった場合に図中に実線で
示すような出力が取り出され、DA変換回路（16e）から
は図中の次のデータに対して破線で示すような出力が取
り出される。そしてこれの出力がバッファアンプ（26）
で加算されることによって、出力端子（27）には図中に
一点鎖線で示すように、一のデータから次のデータまで
を補間してスムージングした出力が取り出される。
Ｃに示すような一のデータがあった場合に図中に実線で
示すような出力が取り出され、DA変換回路（16e）から
は図中の次のデータに対して破線で示すような出力が取
り出される。そしてこれの出力がバッファアンプ（26）
で加算されることによって、出力端子（27）には図中に
一点鎖線で示すように、一のデータから次のデータまで
を補間してスムージングした出力が取り出される。
こうして上述の回路によれば、データ補間の処理がアナ
ログ信号で行われるので、処理のためにビット数を増や
す必要がなく、また量子化ノイズが発生するおそれもな
く、極めて良好に補間を行うことができる。
ログ信号で行われるので、処理のためにビット数を増や
す必要がなく、また量子化ノイズが発生するおそれもな
く、極めて良好に補間を行うことができる。
なお上述の回路で、水平方向のデータについては、デー
タが連続して得られるので、これらをローパスフィルタ
等に通してスムージングを行うことができる。また上述
の例では垂直方向のデータの間隔を８水平ラインとした
が、これは任意の数での実施が可能である。
タが連続して得られるので、これらをローパスフィルタ
等に通してスムージングを行うことができる。また上述
の例では垂直方向のデータの間隔を８水平ラインとした
が、これは任意の数での実施が可能である。
さらに上述の回路は、ユニフォミティの補正に限らず、
いわゆる電子ビームのランディングの補正にも使用する
ことができる。また受像機の画面の補正に限らず、一般
の間欠データの補間に応用できる。
いわゆる電子ビームのランディングの補正にも使用する
ことができる。また受像機の画面の補正に限らず、一般
の間欠データの補間に応用できる。
本発明によれば、データ補間の処理がアナログ信号で行
われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生するおそれもなく、極めて
良好に補間を行うことができるようになった。
われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生するおそれもなく、極めて
良好に補間を行うことができるようになった。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図は従来の装置の説明のための図
である。 （13）はタイミング発生器、（16a）（16b）（16c）は
ラッチ回路、（16d）（16e）は乗算型DA変換回路、（1
7）はメモリ、（21）はマルチプレクサ、（22）は加算
器、（25）はDA変換回路、（26）はバッファアンプであ
る。
説明のための図、第４図は従来の装置の説明のための図
である。 （13）はタイミング発生器、（16a）（16b）（16c）は
ラッチ回路、（16d）（16e）は乗算型DA変換回路、（1
7）はメモリ、（21）はマルチプレクサ、（22）は加算
器、（25）はDA変換回路、（26）はバッファアンプであ
る。
Claims (1)
- 【請求項１】所定のタイミングごとに順次増加されるア
ドレスと、このアドレスの一のデータに対応する次のデ
ータまでの距離に相当する値を加算した加算値とを上記
所定のタイミングの期間に交互に取り出し、この交互に
取り出される上記アドレスと上記加算値を用いて間欠に
取り出されたデジタルデータの上記一のデータと上記次
のデータとを交互に読出し、これらのデータを同時化し
てそれぞれDA変換すると共に、これらのDA変換の変換係
数を上記間欠の間の部分でそれぞれの上記一のデータ及
び次のデータの位置までの距離に応じて制御し、上記DA
変換された出力を加算して補間データを得るようにした
データ補間回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008689A JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008689A JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61167990A JPS61167990A (ja) | 1986-07-29 |
| JPH0695268B2 true JPH0695268B2 (ja) | 1994-11-24 |
Family
ID=11699887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008689A Expired - Lifetime JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695268B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351889A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu General Ltd | 投写型ディスプレイ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572166A (en) * | 1980-06-04 | 1982-01-07 | Ikegami Tsushinki Co Ltd | Distortion correcting circuit of pickup tube or the like |
-
1985
- 1985-01-21 JP JP60008689A patent/JPH0695268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61167990A (ja) | 1986-07-29 |
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