JP2578827B2 - 正規化乗算器 - Google Patents
正規化乗算器Info
- Publication number
- JP2578827B2 JP2578827B2 JP62232810A JP23281087A JP2578827B2 JP 2578827 B2 JP2578827 B2 JP 2578827B2 JP 62232810 A JP62232810 A JP 62232810A JP 23281087 A JP23281087 A JP 23281087A JP 2578827 B2 JP2578827 B2 JP 2578827B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- circuit
- bit
- output
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Image Processing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号処理の演算装置として用いら
れる乗算器に関するものである。この乗算器は画像表示
装置において、第１の画像に、背景となる第２の画像を
重畳して表示し、次に第２の画像の表示濃度を徐々に薄
くして行き、最後に消え去るように表示する画像処理等
に使用することができる。
れる乗算器に関するものである。この乗算器は画像表示
装置において、第１の画像に、背景となる第２の画像を
重畳して表示し、次に第２の画像の表示濃度を徐々に薄
くして行き、最後に消え去るように表示する画像処理等
に使用することができる。
例えば、第２の画像信号をＡとし、この画像信号の強
度を変化させて、画像表示濃度を変化させるため、信号
Ａに乗算する可変係数をＢとして、本正規化乗算器に入
力し、その出力によって表示することにより、上記の表
示効果を実現することができる。ここで言う正規化と
は、このような処理を行うために最も適正な乗算結果を
出力することを言う。この乗算結果は必ずしも数学的な
意味で正確な乗算結果、あるいは数学的な意味での正確
な乗算結果に最も近い値、とは限らない。
度を変化させて、画像表示濃度を変化させるため、信号
Ａに乗算する可変係数をＢとして、本正規化乗算器に入
力し、その出力によって表示することにより、上記の表
示効果を実現することができる。ここで言う正規化と
は、このような処理を行うために最も適正な乗算結果を
出力することを言う。この乗算結果は必ずしも数学的な
意味で正確な乗算結果、あるいは数学的な意味での正確
な乗算結果に最も近い値、とは限らない。
従来の技術 第３図はこの従来の乗算器を示すものであり、21は被
乗数Ａを供給する入力端子である。22は乗数Ｂを供給す
る入力端子である。23は被乗数Ａと乗数Ｂを掛ける乗算
回路である。24は乗算結果を出力する出力端子である。
乗数Ａを供給する入力端子である。22は乗数Ｂを供給す
る入力端子である。23は被乗数Ａと乗数Ｂを掛ける乗算
回路である。24は乗算結果を出力する出力端子である。
以上のように構成された乗算器においては、入力端子
21にｍビットの被乗数Ａが、入力端子22にｎビットの乗
数Ｂが乗算回路23に供給されると、乗算器の結果として
出力端子24にｍ＋ｎまたはｍ＋ｎ＋１（乗算結果で桁あ
げが生じた場合）ビットのデータが出力される。この
時、最上位ビットからｍビットの出力を有効として取り
出せば2nで正規化した乗算器出力を得る。
21にｍビットの被乗数Ａが、入力端子22にｎビットの乗
数Ｂが乗算回路23に供給されると、乗算器の結果として
出力端子24にｍ＋ｎまたはｍ＋ｎ＋１（乗算結果で桁あ
げが生じた場合）ビットのデータが出力される。この
時、最上位ビットからｍビットの出力を有効として取り
出せば2nで正規化した乗算器出力を得る。
また、他の従来の乗算器としては、周知の技術である
ROM型乗算回路を用いても正規化乗算器で実現できる。
ROM型乗算回路を用いても正規化乗算器で実現できる。
第４図はこのROM型乗算回路を示すもので、31はROM入
力回路である。32はROM出力回路である。33はＹセレク
タ回路である。34はＹセレクタ信号である。35はＸデコ
ーダ信号である。36はROMセルアレイである。
力回路である。32はROM出力回路である。33はＹセレク
タ回路である。34はＹセレクタ信号である。35はＸデコ
ーダ信号である。36はROMセルアレイである。
以上のように構成されたROM型乗算回路においては、R
OMセルアレイ36に正規化された乗算結果を格納すること
で、ROM入力回路31に被乗数Ａと乗数Ｂを供給したと
き、出力回路32から該当する正規化した乗算結果を得
る。
OMセルアレイ36に正規化された乗算結果を格納すること
で、ROM入力回路31に被乗数Ａと乗数Ｂを供給したと
き、出力回路32から該当する正規化した乗算結果を得
る。
発明が解決しようとする問題点 しかしながら第３図のような構成では、出力端子24か
ら出力するｍ＋ｎまたはｍ＋ｎ＋１ビットのデータの最
上位ビットからｍビットの出力を取出すと２のべき乗の
数による割り算を実行することになるため、従来回路を
用いて入力端子に供給されるデータの最大値2n−１で正
規化したい場合は、画像表示品質を高めるために、乗算
器の出力として望ましい値である期待値と乗算回路出力
値の間で誤差が生じる。
ら出力するｍ＋ｎまたはｍ＋ｎ＋１ビットのデータの最
上位ビットからｍビットの出力を取出すと２のべき乗の
数による割り算を実行することになるため、従来回路を
用いて入力端子に供給されるデータの最大値2n−１で正
規化したい場合は、画像表示品質を高めるために、乗算
器の出力として望ましい値である期待値と乗算回路出力
値の間で誤差が生じる。
例えば、画像表示の濃さが、真っ白から真っ黒レベル
まで、６ビットの階調を有する表示装置において、ｍ＝
６ビットの画像信号Ａに、ｎ＝６ビットの可変係数Ｂ
を、乗算した結果の12または13ビットの２進数から、最
上位ビットから、６ビット目迄を取り出し（正規化）、
６ビットの階調数で画像の階調が変化する画像信号を得
る場合の代表値を16進数表現で表１に示す。
まで、６ビットの階調を有する表示装置において、ｍ＝
６ビットの画像信号Ａに、ｎ＝６ビットの可変係数Ｂ
を、乗算した結果の12または13ビットの２進数から、最
上位ビットから、６ビット目迄を取り出し（正規化）、
６ビットの階調数で画像の階調が変化する画像信号を得
る場合の代表値を16進数表現で表１に示す。
この様に、被乗数Ａと乗数Ｂによる乗算器出力値と期
待値には1Hの誤差が生じることがある。
待値には1Hの誤差が生じることがある。
また、第４図のようにROMを用いて構成した正規化乗
算器では、被乗数Ａと乗数Ｂのビット長が大きくなると
回路規模が大幅に増大するという欠点がある。
算器では、被乗数Ａと乗数Ｂのビット長が大きくなると
回路規模が大幅に増大するという欠点がある。
本発明はかかる点を鑑み、簡単な構成で出力が乗数の
最大値（2n−１）により正規化される乗算器を提供する
ことを目的とする。
最大値（2n−１）により正規化される乗算器を提供する
ことを目的とする。
問題点を解決するための手段 本発明は上記問題点を解決するため、一方のｍビット
入力を２倍した後に１を加えて他方のｎビット入力と乗
算し、前記乗算結果の最上位から（ｍ＋１）ビットに１
を加えてｍビットのデータを出力することで、等価的に
一方の入力と他方の入力を掛けた結果を2n−１で正規化
する乗算器である。
入力を２倍した後に１を加えて他方のｎビット入力と乗
算し、前記乗算結果の最上位から（ｍ＋１）ビットに１
を加えてｍビットのデータを出力することで、等価的に
一方の入力と他方の入力を掛けた結果を2n−１で正規化
する乗算器である。
作用 本発明は、前記した構成により２倍の被乗数Ａに１を
加えたデータと乗数Ｂを乗算し、加算回路による補正を
行うことにより、等価的に乗数Ｂの最大値（2n−１）で
正規化した乗算結果が得られる。
加えたデータと乗数Ｂを乗算し、加算回路による補正を
行うことにより、等価的に乗数Ｂの最大値（2n−１）で
正規化した乗算結果が得られる。
実施例 第１図は本発明の一実施例における正規化乗算器のブ
ロック図を示すものである。第１図に於て、10は６ビッ
ト長の被乗数Ａ。12は６ビット長の乗数Ｂ。１は入力回
路。２は７×６ビットの乗算を行い、最上位ビットから
７ビット長の乗算結果14を出力する乗算回路。111は被
乗数Ａが供給される７ビット長の乗算回路２の入力端
子。121は乗数Ｂが供給される６ビット長の乗算回路２
の入力端子。131は乗算結果14を出力する乗算回路２の
出力端子。３は出力端子131から出力される乗算結果13
にｂを加える加算回路。14は正規化乗算器の乗算結果と
なる加算回路の出力。141は加算回路の出力端子。
ロック図を示すものである。第１図に於て、10は６ビッ
ト長の被乗数Ａ。12は６ビット長の乗数Ｂ。１は入力回
路。２は７×６ビットの乗算を行い、最上位ビットから
７ビット長の乗算結果14を出力する乗算回路。111は被
乗数Ａが供給される７ビット長の乗算回路２の入力端
子。121は乗数Ｂが供給される６ビット長の乗算回路２
の入力端子。131は乗算結果14を出力する乗算回路２の
出力端子。３は出力端子131から出力される乗算結果13
にｂを加える加算回路。14は正規化乗算器の乗算結果と
なる加算回路の出力。141は加算回路の出力端子。
以上のように構成された本実施例の正規化乗算器につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず第２図に入力回路の一構成例を示す。第２図に於
て、７ビット長の入力端子111の最下位ビットI0を除い
て６ビット長の被乗数Ａを１ビットシフトしてそのまま
入力端子111に供給し、入力端子111の最下位ビットI0に
ａを供給すると、前記入力回路が構成できる。
て、７ビット長の入力端子111の最下位ビットI0を除い
て６ビット長の被乗数Ａを１ビットシフトしてそのまま
入力端子111に供給し、入力端子111の最下位ビットI0に
ａを供給すると、前記入力回路が構成できる。
また、乗数Ｂは入力端子121に供給される。ただし、
前記a,bは常に“1"である。これより、乗算回路２の各
入力は（2A＋１）とＢになる。また、乗算回路２の出力
は７ビットであり、下位６ビットは無視されるため乗算
結果13は次式となる。
前記a,bは常に“1"である。これより、乗算回路２の各
入力は（2A＋１）とＢになる。また、乗算回路２の出力
は７ビットであり、下位６ビットは無視されるため乗算
結果13は次式となる。
｛（2A＋１）×Ｂ｝÷64 …（１） 更に、（１）式は加算回路３の入力になり、加算回路
３に於て１が加り、出力は最上位ビットから６ビットが
取り出されるため正規化乗算器の乗算結果14は次式とな
る。
３に於て１が加り、出力は最上位ビットから６ビットが
取り出されるため正規化乗算器の乗算結果14は次式とな
る。
〔｛（2A＋１）×Ｂ｝÷64＋１〕÷２ …（２） 次に表２に、被乗数Ａと乗数Ｂが６ビットの場合の期
待値と本発明の正規化乗算回路の乗算結果を16進数で示
す。表２で例えば、Ａ＝3FH、Ｂ＝3FHの場合、数学的な
意味で正確な値は、AxB＝F8Hであり、最上位ビットから
６ビットを取り出すと、3EHであって、本願発明の乗算
器よりも、従来の乗算器の方が正確な値を出力する。し
かし、画像の濃さのレベルが、真っ白（0H）から、灰色
（1H〜3EH）、真っ黒（3FH）と変化する画像表示装置に
おいて、真っ黒な画像点（Ａ＝3FH）と最大係数（Ｂ＝3
FH）をかけ合わせたにも拘わらず、3EHという真っ黒よ
りも１レベル白に近い灰色が出力されることは好ましく
ない。この場合、適切な画像表示のためには3FH、即ち
真っ黒を出力、表示するべきである。そのために本願発
明の正規化乗算器ではかかる場合、3FHを出力すること
とした。
待値と本発明の正規化乗算回路の乗算結果を16進数で示
す。表２で例えば、Ａ＝3FH、Ｂ＝3FHの場合、数学的な
意味で正確な値は、AxB＝F8Hであり、最上位ビットから
６ビットを取り出すと、3EHであって、本願発明の乗算
器よりも、従来の乗算器の方が正確な値を出力する。し
かし、画像の濃さのレベルが、真っ白（0H）から、灰色
（1H〜3EH）、真っ黒（3FH）と変化する画像表示装置に
おいて、真っ黒な画像点（Ａ＝3FH）と最大係数（Ｂ＝3
FH）をかけ合わせたにも拘わらず、3EHという真っ黒よ
りも１レベル白に近い灰色が出力されることは好ましく
ない。この場合、適切な画像表示のためには3FH、即ち
真っ黒を出力、表示するべきである。そのために本願発
明の正規化乗算器ではかかる場合、3FHを出力すること
とした。
この様に、本発明の乗算器は、前記の従来回路による
例に比べて極めて良好な正規化された乗算結果を得るこ
とができる。
例に比べて極めて良好な正規化された乗算結果を得るこ
とができる。
発明の効果 以上説明したように、本発明によれば極めて簡単な回
路構成で、乗数の最大値（2n−１）で正規化した乗算結
果が得られ、その実用的効果は大きい。
路構成で、乗数の最大値（2n−１）で正規化した乗算結
果が得られ、その実用的効果は大きい。
第１図は本発明の一実施例における正規化乗算器のブロ
ック図、第２図は同乗算器の入力回路の一構成例を示す
図、第３図は２の倍数で正規化するときのみ使用できる
従来の正規化乗算器のブロック図、第４図はROM型乗算
回路を用いた従来の正規化乗算器のブロック図である。 １……入力回路、２……乗算回路、３……加算回路、10
……被乗数Ａ、12……乗数Ｂ、13……乗算結果Ｃ、14…
…正規化乗算器の乗算結果Ｄ
ック図、第２図は同乗算器の入力回路の一構成例を示す
図、第３図は２の倍数で正規化するときのみ使用できる
従来の正規化乗算器のブロック図、第４図はROM型乗算
回路を用いた従来の正規化乗算器のブロック図である。 １……入力回路、２……乗算回路、３……加算回路、10
……被乗数Ａ、12……乗数Ｂ、13……乗算結果Ｃ、14…
…正規化乗算器の乗算結果Ｄ
Claims (1)
- 【請求項１】ｍビットの被乗数を２倍にした後に１を加
える入力回路と、前記入力回路の出力とｎビットの乗数
を掛ける乗算回路と、前記乗算回路の出力の最上位から
（ｍ＋１）ビットに１を加えた後ｍビットの出力を得る
加算回路を備えた正規化乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232810A JP2578827B2 (ja) | 1987-09-17 | 1987-09-17 | 正規化乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232810A JP2578827B2 (ja) | 1987-09-17 | 1987-09-17 | 正規化乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476117A JPS6476117A (en) | 1989-03-22 |
| JP2578827B2 true JP2578827B2 (ja) | 1997-02-05 |
Family
ID=16945121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232810A Expired - Lifetime JP2578827B2 (ja) | 1987-09-17 | 1987-09-17 | 正規化乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578827B2 (ja) |
-
1987
- 1987-09-17 JP JP62232810A patent/JP2578827B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476117A (en) | 1989-03-22 |
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