JP2001144615A - ディジタル利得制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ビットシフトによる切捨て誤差を軽減し、利
得制御の精度を向上させること。 【解決手段】 ディジタルの被処理信号をｎ個の信号に
分岐し、ｎビットのディジタル利得信号の各ビットを利
得選択信号として、利得選択信号が１である被処理信号
を選択出力し、利得選択信号のディジタル利得信号での
ビット位置をｍとして、各被処理信号を右へ（ｍ−１）
ビットシフトさせ、ビットシフトさせた各被処理信号の
和を出力する利得制御方法において、１ビットだけビッ
トシフトする被処理信号のビットシフトの際に四捨五入
処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル表示方
式で映像を表示するディスプレイ装置等に用いられる利
得制御回路に関するものであり、外部から任意に利得を
可変できる利得制御回路に関するものである。ディジタ
ル表示方式で映像を表示するディスプレイ装置には、Ｐ
ＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶デ
ィスプレイ）パネル等の表示パネルを用いたものがあ
る。

【０００２】

【従来の技術】従来、この種の利得制御回路は、図７に
示すように、演算増幅器１０及び抵抗１２（抵抗値Ｒ
ｆ）、１４（抵抗値Ｒｓ）からなるアナログ利得制御部
１６と、Ａ／Ｄ（アナログ／ディジタル）変換器１８と
を具備し、入力端子２０に入力したアナログ信号（例え
ばアナログ映像信号）をＡとし、演算増幅器１０から出
力する信号をＢとすると、Ｂ＝−（Ｒｆ／Ｒｓ）×Ａの
関係式を満足させる信号Ｂがアナログ利得制御部１６か
ら出力し、この信号ＢをＡ／Ｄ変換器１８でディジタル
信号に変換し、出力端子２２を介して他のディジタル処
理部へ供給していた。

【０００３】しかしながら、図７に示した利得制御回路
では、演算増幅器１０の制御電圧を抵抗１２、１４の抵
抗値Ｒｆ、Ｒｓの比率（Ｒｆ／Ｒｓ）を調整することに
よって利得を制御していたので、アナログ利得制御部１
６の利得を設計どおりの設定値に合わせることが難しい
という問題点があった。すなわち、アナログ利得制御部
１６を構成するアナログ部品は、ほとんどの場合、性能
に誤差を有しており、この誤差が重積することにより設
計どおりの設定値に収まらなくなる場合が多々ある。ま
た、部品間での温度特性にも差があり、使用温度条件に
よって利得が変動するという問題点があった。

【０００４】本願の出願人は、上述の問題点を解消する
ために、入力信号の利得制御をディジタル回路で行うこ
とにより、利得制御の信頼性を向上させることのできる
利得制御回路を特願平１０―３４１２８３号で提案して
いる。この特願平１０―３４１２８３号の利得制御回路
は、例えば８ビットのディジタル利得信号で処理を行う
場合、概ね次のように処理される。Ａ／Ｄ変換された被
処理信号を８個の被処理信号Ｄ１〜Ｄ８に分岐し、分岐
した各被処理信号Ｄ１〜Ｄ８を７ビット〜０ビットシフ
トさせて１／１２８、１／６４、１／３２、１／１６、
１／８、１／４、１／２、１／１の被処理信号を生成す
る。すなわち、被処理信号が１ビットシフト当たり１／
２が積算される。これらのビットシフトさせた被処理信
号を、ディジタル利得信号の各ビットに対応した利得選
択信号ＣＧ１〜ＣＧ８（０または１）にしたがって加算
することにより、設定された利得（０／１２８〜２５５
／１２８）の被処理信号を生成して出力する。なお、デ
ィジタル利得信号の最下位（右端）ビットが利得選択信
号ＣＧ１に対応し、順次下位側から利得選択信号ＣＧ
２、ＣＧ３、ＣＧ４、ＣＧ５、ＣＧ６、ＣＧ７に対応
し、最上位（左端）ビットが利得選択信号ＣＧ８に対応
する。

【０００５】具体的には、図６に示すように、アナログ
の被処理信号（例えば、映像信号）を入力するアナログ
信号入力端子３０、Ａ／Ｄ変換器３４、利得制御回路４
３、遅延器５４、出力端子３８が直列に接続されてい
る。前記利得制御回路４３は、８個の利得選択信号入力
端子３１１〜３１８と、直列に接続された７個の遅延器
３５１〜３５７と、８個の選択回路３２１〜３２８と、
７個のビットシフト回路３３１〜３３７と、７個の遅延
器３６１〜３６７と、７個の加算回路３７１〜３７７と
からなる。

【０００６】前記Ａ／Ｄ変換器３４は、前記直列に接続
された７個の遅延器３５１〜３５７に接続され、遅延器
３５１の直前の被処理信号Ｄ１と、各遅延器３５１〜３
５７の直後の被処理信号Ｄ２〜Ｄ８の順次一定時間Ｔｄ
（例えば１ドットクロック周期）ずつ遅延させた８個の
被処理信号が生成される。前記選択回路３２１〜３２８
には、被処理信号Ｄ１〜Ｄ８と利得選択信号入力端子３
１１〜３１８から入力された利得選択信号ＣＧ１〜ＣＧ
８が入力されて、利得選択信号ＣＧ１〜ＣＧ８にしたが
って被処理信号Ｄ１〜Ｄ８を選択出力する。利得選択信
号入力端子３１１〜３１８から入力される利得選択信号
ＣＧ１〜ＣＧ８は、前述のとおり設定された利得に応じ
て０または１が設定される。例えば、６３／１２８の利
得が設定される場合、利得選択信号ＣＧ８〜ＣＧ１のそ
れぞれに、６３の８ビット２進表記「００１１１１１
１」に対応した０、０、１、１、１、１、１、１が設定
される。利得選択信号が１の選択回路は入力された被処
理信号をそのまま出力し、利得選択信号が０の選択回路
は入力された被処理信号を出力せずに０を出力する。

【０００７】選択回路３２１から出力された被処理信号
は、シフト回路３３１で右に１ビットシフトすることに
より１／２となり、遅延器３６１を介して加算回路３７
１に入力して選択回路３２２からの被処理信号と加算さ
れる。加算回路３７１で加算された被処理信号は、シフ
ト回路３３２で右に１ビットシフトすることにより１／
２となり、遅延器３６２を介して加算回路３７２に入力
して選択回路３２３からの被処理信号と加算される。以
下同様にして、選択回路３２４〜選択回路３２８の被処
理信号がビットシフトしながら順次加算される。

【０００８】ここで、選択回路３２１から出力された被
処理信号は、加算回路３７７までの間に、７個のシフト
回路３３１〜３３７をすべて通過するので、合計で右に
７ビットシフトしたことになり、１／２７＝１／１２８
の重み付けがなされる。選択回路３２２から出力された
被処理信号は、加算回路３７７までの間に、６個のシフ
ト回路３３２〜３３７を通過するので、合計で右に６ビ
ットシフトすることにより１／２６＝１／６４の重み付
けがなされる。以下同様に、選択回路３２３〜選択回路
３２８から出力された信号は、それぞれ１／２５＝１／
３２、１／２４＝１／１６、１／２３＝１／８、１／２
２＝１／４、１／２１＝１／２、１／２０＝１／１の重
み付けがなされる。それぞれ重み付けされて加算された
信号は、遅延器５４を介して、設定された利得で増幅さ
れた信号として出力する。

【０００９】以上の特願平１０―３４１２８３号で提案
した利得制御回路は、８個の信号を順次加算するために
タイミングを調整する遅延器３６１〜３６７を設け、こ
れに合わせるために、遅延器３５１〜３５７を用いて入
力信号を分岐するようにしたものだが、８個のデータを
同時に加算する回路が実現できれば、これらの遅延器３
５１〜３５７、３６１〜３６７を設けずに、分岐した入
力信号を並列して処理し、同時に加算する例も記載され
ている。

【００１０】

【発明が解決しようとする課題】以上の図６に示したデ
ィジタル利得制御回路では、各ビットシフト回路３３１
〜３３７が右へ１ビットシフトしてデータを１／２とす
る際、最下位の１ビットが切り捨てられて、図５（ａ）
に示すように、最大で−１の誤差となる。例えば、アナ
ログ入力信号を映像信号とした場合、レベルの高い（明
るい）映像信号の場合には問題は比較的少ないが、レベ
ルの低い（暗い）信号では、信号のレベルに比して切り
捨てられた誤差の比率が高くなり、映像の暗さが大きく
目立って映像の劣化を生ずるという問題点があった。

【００１１】本発明は、以上のような問題点に鑑みなさ
れたもので、ビットシフトによる切捨て誤差を軽減し、
利得制御の精度を向上させることを目的とする。

【００１２】

【課題を解決するための手段】本発明は以上のような問
題点を解決するためになされたもので、ディジタルの被
処理信号をｎ個の信号に分岐し、ｎビットのディジタル
利得信号の各ビットを利得選択信号として前記ｎ個に分
岐した各被処理信号に対応させ、利得選択信号が１（ま
たはオン）である被処理信号を選択出力し、出力された
各被処理信号に対応する利得選択信号のディジタル利得
信号でのビット位置をｍとして、各被処理信号を右へ
（ｍ−１）ビットシフトさせ、ビットシフトさせた各被
処理信号の和を出力する利得制御方法において、１ビッ
トだけビットシフトする被処理信号のビットシフトの際
に四捨五入処理を行うものである。さらに具体的には、
ディジタル利得信号の最上位から２番目のビットの利得
選択信号に対応する被処理信号のビットシフトの際に四
捨五入処理を行うものである。四捨五入処理は、ビット
シフト前の被処理信号が奇数であるか偶数であるかを判
定し、ビットシフト後の被処理信号に、奇数である場合
には１を加算し、偶数である場合には０を加算する。ま
た、四捨五入処理は、ビットシフト前の被処理信号に予
め１を加算するようにしてもよい。

【００１３】

【発明の実施の形態】以下、本発明によるディジタル利
得制御回路の一実施形態例を図１以下を用いて説明する
が、図６と同一の構成要素には、同一符号を付す。図１
のディジタル利得制御回路４２は、ほぼ図６に示す利得
制御回路４３と共通した構成を有している。図６に示す
利得制御回路４３との違いは、シフト回路３３７の直後
に挿入された加算器２９と、シフト回路３３７と並列に
設けられた奇・偶判別回路２７からなる四捨五入回路２
８が設けられている点である。この四捨五入回路２８の
奇・偶判別回路２７は、シフト回路３３７の直前の被処
理信号が入力され、この被処理信号が奇数であるか偶数
であるかを判定して、奇数の場合は加算信号１を出力
し、偶数の場合は加算信号０を出力する。出力された加
算信号は、加算回路２９によりシフト回路３３７でシフ
トされた被処理信号に加算される。

【００１４】ここで、この四捨五入回路２８による信号
の処理について説明する。まず、被処理信号が正の奇数
の場合、例えば、シフト回路３３７の直前の被処理信号
が０１１１１０１１（１２３）の場合、奇・偶判別回路
２７は、被処理信号が０１１１１０１１が奇数（最下位
ビットが１）であるので、加算信号として１を出力す
る。シフト回路３３７では、被処理信号０１１１１０１
１を右に１ビットシフト（１／２）して００１１１１０
１（６１）を出力する。奇・偶判別回路２７から出力さ
れた加算信号１とシフト回路３３７から出力された被処
理信号００１１１１０１は、加算器２９で加算されて０
０１１１１１０（６２）となり遅延器３６７に入力され
る。

【００１５】つぎに、被処理信号が負の奇数の場合、例
えば、シフト回路３３７の直前の被処理信号が１０００
０１０１（―１２３）の場合、奇・偶判別回路２７は、
被処理信号が１００００１０１が奇数（最下位ビットが
１）であるので、加算信号として１を出力する。シフト
回路３３７では、被処理信号１００００１０１を右に１
ビットシフト（１／２）して１１００００１０（―６
２）を出力する。奇・偶判別回路２７から出力された加
算信号１とシフト回路３３７から出力された被処理信号
１１００００１０は、加算器２９で加算されて１１００
００１１（−６１）となり遅延器３６７に入力される。
被処理信号が奇数の場合、最下位ビットは、ビットシフ
トにより切り捨てられるが、切り捨てなければ０．５と
なる。しかし、本回路によれば、加算信号１が加算され
て切り上げ処理が行われる。

【００１６】つぎに、被処理信号が正の偶数の場合、例
えば、シフト回路３３７の直前の被処理信号が０１１１
１１００（１２４）の場合、奇・偶判別回路２７は、被
処理信号が０１１１１１００が偶数（最下位ビットが
０）であるので、加算信号として０を出力する。シフト
回路３３７では、被処理信号０１１１１１００を右に１
ビットシフト（１／２）して００１１１１１０（６２）
を出力する。奇・偶判別回路２７から出力された加算信
号０とシフト回路３３７から出力された被処理信号００
１１１１１０は、加算器２９で加算されて００１１１１
１０（６２）となり遅延器３６７に入力される。

【００１７】つぎに、被処理信号が負の偶数の場合、例
えば、シフト回路３３７の直前の被処理信号が１０００
０１００（―１２４）の場合、奇・偶判別回路２７は、
被処理信号が１００００１００が偶数（最下位ビットが
０）であるので、加算信号として０を出力する。シフト
回路３３７では、被処理信号１００００１００を右に１
ビットシフト（１／２）して１１００００１０（―６
２）を出力する。奇・偶判別回路２７から出力された加
算信号０とシフト回路３３７から出力された被処理信号
１１００００１０は、加算器２９で加算されて１１００
００１０（−６２）となり遅延器３６７に入力される。
被処理信号が偶数の場合、最下位ビットは、ビットシフ
トにより切り捨てられるが元々０である。本回路によれ
ば、加算信号０が加算されて切り上げ処理は行われな
い。

【００１８】以上のように、被処理信号が奇数の場合に
は、０．５の切り上げ処理が行われ、偶数の場合は切り
上げ処理は行われず、したがって四捨五入処理が行われ
る。その結果、図５（ｂ）に示すように、誤差は、−
０．５〜＋０．５の範囲内となる。以上の実施例では、
奇・偶判別回路２７をシフト回路３３７に対応させて設
けてある。その他のシフト回路３３１〜３３６には、奇
・偶判別回路を設ける必要はない。何故なら、シフト回
路３３１〜３３６を通過する被処理信号は、少なくと
も、２個以上のシフト回路を通過するため、その切り捨
て誤差は最下位ビットの値の１／４（＝０．２５）以下
であり、かつ、それらを合計したとしても、最大で、最
下位ビットの値の６３／１２８であって、四捨五入して
も０だからである。図１に示すディジタル利得制御回路
４２では、各シフト回路３３１〜３３６の結果を四捨五
入することにより、最終的に０．５に満たない値が、１
に切り上げられてしまう可能性があるため、むしろ設け
るべきではない。

【００１９】以上の実施例では、０／１２８〜２５５／
１２８の利得を制御するものにおいて、ディジタル利得
信号の最上位から２番目のビットの利得選択信号に対応
する被処理信号のビットシフトの際に四捨五入処理を行
う例を示したが、本発明はこれに限られるものではな
く、例えば、０／６４〜２５５／６４の利得を制御する
場合でも、１ビットだけビットシフトする被処理信号の
ビットシフトの際に四捨五入処理を行えばよく、この場
合には、ディジタル利得信号の最上位から３番目のビッ
トの利得選択信号に対応する被処理信号のビットシフト
の際に四捨五入処理を行えばよい．

【００２０】以上の実施例では、奇・偶判別回路２７に
ついて詳細な説明はしなかったが、被処理信号の最下位
のビットのみを取り出して出力させるようにすればよ
く、また、他の方法でもよい。

【００２１】以上の実施例では、加算器側に７個の遅延
器３６１〜３６７を設け、これに対応して被処理信号の
分岐側にも７個の遅延器３５１〜３５７を設けるように
したが、図２に示すように、選択回路３２１と選択回路
３２２の間の遅延器３５１と遅延器３６１は省略しても
してもよい。但し、この場合、Ａ／Ｄ変換器３４の直後
に、利得選択信号の生成との兼ね合いで、タイミング調
整用の遅延器３５０が必要になる場合がある。また、８
個のデータを同時に加算できる加算回路６４が実現でき
れば、図４に示すように、並列な７個の選択回路３２１
〜３２７とシフト回路３９１〜３９７をそれぞれ直列に
接続した回路と、これらに並列な第８選択回路３２８の
８個の回路を加算器６４に接続することにより、すべて
の遅延器３５１〜３５７、３６１〜３６７を省略するこ
ともできる。

【００２２】以上の実施例では、シフト回路３３７と並
列に奇・偶判別回路２７を設けて四捨五入回路２８を構
成したが、図３に示すように、加算器３７６とシフト回
路３３７との間に加算器２９２を挿入し、加算器３７６
の出力に常に１を加算する＋１加算信号入力端子４４を
設けてもよい。このように構成した場合、つぎのように
処理されるが、結果は図１に示すディジタル利得制御回
路４２と同一の四捨五入結果が得られる。

【００２３】被処理信号が正の奇数の場合、例えば、シ
フト回路３３７の直前の被処理信号が０１１１１０１１
（１２３）の場合、加算器２９２により被処理信号に１
が加算されて０１１１１１００（１２４）となり、この
値がシフト回路３３７で処理されて００１１１１１０
（６２）となる。被処理信号が負の奇数の場合、例え
ば、シフト回路３３７の直前の被処理信号が１００００
１０１（―１２３）の場合、加算器２９２により被処理
信号に１が加算されて１００００１１０（―１２２）と
なり、この値がシフト回路３３７で処理されて１１００
００１１（―６１）となる。

【００２４】被処理信号が正の偶数の場合、例えば、シ
フト回路３３７の直前の被処理信号が０１１１１１００
（１２４）の場合、加算器２９２により被処理信号に１
が加算されて０１１１１１０１（１２５）となり、この
値がシフト回路３３７で処理されて００１１１１１０
（６２）となる。被処理信号が負の偶数の場合、例え
ば、シフト回路３３７の直前の被処理信号が１００００
１００（―１２４）の場合、加算器２９２により被処理
信号に１が加算されて１００００１０１（―１２３）と
なり、この値がシフト回路３３７で処理されて１１００
００１０（―６２）となる。以上のように、ビットシフ
ト前に予め１を加算しておくようにした四捨五入回路２
８でも、図１に示す四捨五入回路２８と同じ結果が得ら
れる。

【００２５】

【発明の効果】以上のように、本発明によるディジタル
利得制御回路は、１ビットだけビットシフトする被処理
信号のビットシフトの際に四捨五入処理を行うようにし
たので、利得制御されるディジタルの被処理信号の小数
点以下の部分を四捨五入することができ、従来は最大で
−１の誤差となっていた、利得制御の処理結果を、−
０．５〜＋０．５の範囲内の誤差とすることができ、例
えば、レベルの低い（暗い）映像信号を利得制御した場
合でも、信号のレベルに比して切り捨てられる誤差の比
率を抑えることができ、映像の暗さが目立つことを抑え
ることができる。

【図面の簡単な説明】

【図１】本発明によるディジタル利得制御回路の一実施
例を示すブロック図である。

【図２】図１のディジタル利得制御回路の遅延器の一部
を省略した例を示すブロック図である。

【図３】本発明によるディジタル利得制御回路の四捨五
入回路の他の実施例を示すブロック図である。

【図４】遅延器を省略したディジタル利得制御回路の例
を示すブロック図である。

【図５】利得制御回路の処理結果を示すグラフで、
（ａ）は従来の利得制御回路の処理結果、（ｂ）は本発
明によるディジタル利得制御方法の処理結果である。

【図６】従来のディジタル利得処理回路のブロック図で
ある。

【図７】従来のアナログ利得処理回路のブロック図であ
る。

【符号の説明】

２７…奇・偶判別回路、２８…四捨五入回路、２９、２
９２…加算器、３０…アナログ信号入力端子、３１１〜
３１８…利得選択信号入力端子、３２１〜３２８…選択
回路、３３１〜３３７…シフト回路、３４…Ａ／Ｄ変換
器、３５１〜３５７…遅延器、３６１〜３６７…遅延
器、３７１〜３７７…加算器、３８…出力端子、３９１
〜３９７…シフト回路、４２…ディジタル利得制御回
路、４３…利得制御回路、４４…＋１加算信号入力端
子、５４…遅延器。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタルの被処理信号をｎ個の信号に
   分岐し、ｎビットのディジタル利得信号の各ビットを利
   得選択信号として前記ｎ個に分岐した各被処理信号に対
   応させ、利得選択信号が１（またはオン）である被処理
   信号を選択出力し、出力された各被処理信号に対応する
   利得選択信号のディジタル利得信号でのビット位置をｍ
   として、各被処理信号を右へ（ｍ−１）ビットシフトさ
   せ、ビットシフトさせた各被処理信号の和を出力する利
   得制御方法において、 １ビットだけビットシフトする被処理信号のビットシフ
   トの際に四捨五入処理を行うことを特徴とするディジタ
   ル利得制御方法。
2. 【請求項２】 ディジタル利得信号の最上位から２番目
   のビットの利得選択信号に対応する被処理信号のビット
   シフトの際に四捨五入処理を行うことを特徴とする請求
   項１記載のディジタル利得制御方法。
3. 【請求項３】 四捨五入処理は、ビットシフト前の被処
   理信号が奇数であるか偶数であるかを判定し、ビットシ
   フト後の被処理信号に、奇数である場合には１を加算
   し、偶数である場合には０を加算することを特徴とする
   請求項１または２記載のディジタル利得制御方法。
4. 【請求項４】 四捨五入処理は、ビットシフト前の被処
   理信号に予め１を加算することを特徴とする請求項１ま
   たは２記載のディジタル利得制御方法。