JPH0883263A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH0883263A JPH0883263A JP6219059A JP21905994A JPH0883263A JP H0883263 A JPH0883263 A JP H0883263A JP 6219059 A JP6219059 A JP 6219059A JP 21905994 A JP21905994 A JP 21905994A JP H0883263 A JPH0883263 A JP H0883263A
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- 238000000034 method Methods 0.000 description 8
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- 230000001502 supplementing effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
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- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
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Abstract
(57)【要約】
【目的】 ルックアップテーブルの容量を小さく抑える
為に入力信号の下位ビットを削減した場合にも、ルック
アップテーブルから得られる２入力の和に対する一方の
入力の比に関するデータの、入力信号の下位ビットを削
減せずに設定されたルックアップテーブルから得られる
データに対する誤差を最小限に抑える。 【構成】 ２つの入力信号の和に対し、一方の入力信号
の比を求めるＬＵＴの前段に入力信号の大きさに応じ入
力信号がオーバーフローしない範囲で両入力信号を２の
定数乗倍してから下位ビットを削減し、ＬＵＴへの入力
バス幅を小さくする。
為に入力信号の下位ビットを削減した場合にも、ルック
アップテーブルから得られる２入力の和に対する一方の
入力の比に関するデータの、入力信号の下位ビットを削
減せずに設定されたルックアップテーブルから得られる
データに対する誤差を最小限に抑える。 【構成】 ２つの入力信号の和に対し、一方の入力信号
の比を求めるＬＵＴの前段に入力信号の大きさに応じ入
力信号がオーバーフローしない範囲で両入力信号を２の
定数乗倍してから下位ビットを削減し、ＬＵＴへの入力
バス幅を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器のディジタル
信号処理装置に関し、特に２系統の入力バスを有し、両
系統の入力の和に対する一方の入力の比を算出する装置
に関する。
信号処理装置に関し、特に２系統の入力バスを有し、両
系統の入力の和に対する一方の入力の比を算出する装置
に関する。
【０００２】
【従来の技術】ビデオカメラやビデオテープレコーダの
ような電子機器において、映像や音声信号等の信号を処
理するに際して、従来はアナログ回路にてアナログ的に
処理していたものが、近年、信号自体をディジタル化し
てディジタル信号処理する手法に置き換わりつつある。
ような電子機器において、映像や音声信号等の信号を処
理するに際して、従来はアナログ回路にてアナログ的に
処理していたものが、近年、信号自体をディジタル化し
てディジタル信号処理する手法に置き換わりつつある。
【０００３】このような信号処理を為すディジタル信号
処理回路では、２系統の信号の和に対し、一方の信号の
比を算出するような状況が多々発生する。このような比
の算出に際しては、図２に示すように入力信号Ａ及びＢ
の和を加算器５０にて作成し、この加算結果を入力信号
Ｂと共に除算器５１に入力して、Ｂ／（Ａ＋Ｂ）を算出
することになり、入力信号が供給される度にこの加算器
５０及び除算器５１にて演算を行うには演算自体に大き
な時間を要することになり、この信号処理回路を通過す
ることに伴う信号の遅延時間が大きくなってしまう。
処理回路では、２系統の信号の和に対し、一方の信号の
比を算出するような状況が多々発生する。このような比
の算出に際しては、図２に示すように入力信号Ａ及びＢ
の和を加算器５０にて作成し、この加算結果を入力信号
Ｂと共に除算器５１に入力して、Ｂ／（Ａ＋Ｂ）を算出
することになり、入力信号が供給される度にこの加算器
５０及び除算器５１にて演算を行うには演算自体に大き
な時間を要することになり、この信号処理回路を通過す
ることに伴う信号の遅延時間が大きくなってしまう。
【０００４】そこで、この図２の破線で囲んだ演算部の
働きを、動作速度の高速化、回路の簡略化を図るという
理由から、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）にて
代用する方法が賞用されている。
働きを、動作速度の高速化、回路の簡略化を図るという
理由から、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）にて
代用する方法が賞用されている。
【０００５】このＬＵＴは、予め入力信号Ａ及びＢがと
り得る値毎にＢ／（Ａ＋Ｂ）の比を算出しておいてメモ
リに記憶させたもので、このＬＵＴを用いれば、入力信
号Ａ、Ｂが入力されると、両入力に対応した演算値を実
際に演算することなくメモリから読み出すことができ
る。
り得る値毎にＢ／（Ａ＋Ｂ）の比を算出しておいてメモ
リに記憶させたもので、このＬＵＴを用いれば、入力信
号Ａ、Ｂが入力されると、両入力に対応した演算値を実
際に演算することなくメモリから読み出すことができ
る。
【０００６】ここで、図２の演算部で算出しようとする
Ｂ／（Ａ＋Ｂ）の比自体は、当然１以下の値となるので
あるが、ディジタル的な計算上においては小数点以下の
数値をそのまま取り扱うことはなく、出力信号がとり得
る所定の値が１を意味するように換算され、更に小数点
以下は切り捨てられる。即ち出力信号が８ビットである
場合に、出力信号のとり得る値は、全ビットが「０」の
最小値０から最上位ビットのみが「１」の所定値１２８
（＝２7）の中のいずれかの値となる。そこで、前述の
比をディジタル信号処理回路の出力とする場合、出力さ
れる比に対応するデータＣは数１にて表現される。尚、
数１においてｉｎｔは後ろに連なる（）内の値の小数点
以下を切り捨てることを意味する記号であり、Ｗは出力
信号のビット幅を示す。また、両入力信号が共に零の時
にはＣ＝２W-2とする。
Ｂ／（Ａ＋Ｂ）の比自体は、当然１以下の値となるので
あるが、ディジタル的な計算上においては小数点以下の
数値をそのまま取り扱うことはなく、出力信号がとり得
る所定の値が１を意味するように換算され、更に小数点
以下は切り捨てられる。即ち出力信号が８ビットである
場合に、出力信号のとり得る値は、全ビットが「０」の
最小値０から最上位ビットのみが「１」の所定値１２８
（＝２7）の中のいずれかの値となる。そこで、前述の
比をディジタル信号処理回路の出力とする場合、出力さ
れる比に対応するデータＣは数１にて表現される。尚、
数１においてｉｎｔは後ろに連なる（）内の値の小数点
以下を切り捨てることを意味する記号であり、Ｗは出力
信号のビット幅を示す。また、両入力信号が共に零の時
にはＣ＝２W-2とする。
【０００７】
【数１】
【０００８】このように演算部をＬＵＴに置換する際
に、両入力のビット幅を例えば、共に１０ビットと仮定
した場合、ＬＵＴ設定用に２10×２10＝２20個のアドレ
スが必要になり、更に出力を８ビットと仮定した場合、
データＣの１データについて１バイトが必要になり、全
データＣを格納するためには、２20バイト即ち略１Ｍバ
イトの容量を有するメモリが必要になる。
に、両入力のビット幅を例えば、共に１０ビットと仮定
した場合、ＬＵＴ設定用に２10×２10＝２20個のアドレ
スが必要になり、更に出力を８ビットと仮定した場合、
データＣの１データについて１バイトが必要になり、全
データＣを格納するためには、２20バイト即ち略１Ｍバ
イトの容量を有するメモリが必要になる。
【０００９】
【発明が解決しようとする課題】前述のように、２入力
の和に対し、一方の入力の比を算出する回路において、
ＬＵＴを用いる方法では、両入力信号のとり得る全値の
組み合わせ毎にメモリのアドレスを１個付与して、ここ
に演算値を用意する必要があり、例えば、入力信号Ａが
ｐビット、入力信号Ｂがｑビットであれば、生じ得る全
ての場合の演算値を準備しておくためには、メモリのア
ドレスは２の（ｐ＋ｑ）乗だけ必要となる。従って、入
力信号Ａ、Ｂのビット幅が大きくなるにつれて、必要な
メモリのアドレスも極端に増大して、回路規模、即ちメ
モリの容量が増加することになる。
の和に対し、一方の入力の比を算出する回路において、
ＬＵＴを用いる方法では、両入力信号のとり得る全値の
組み合わせ毎にメモリのアドレスを１個付与して、ここ
に演算値を用意する必要があり、例えば、入力信号Ａが
ｐビット、入力信号Ｂがｑビットであれば、生じ得る全
ての場合の演算値を準備しておくためには、メモリのア
ドレスは２の（ｐ＋ｑ）乗だけ必要となる。従って、入
力信号Ａ、Ｂのビット幅が大きくなるにつれて、必要な
メモリのアドレスも極端に増大して、回路規模、即ちメ
モリの容量が増加することになる。
【００１０】また、入力信号Ａ、Ｂの下位ビットを削減
することにより、ＬＵＴの為の回路規模を削減する、即
ち必要となるメモリの容量を抑えることが可能になる
が、２系統の入力信号が共に小さい場合、信号値として
非常に重要となるにもかかわらず、この下位ビットが削
減されてＬＵＴに入力される為に、得られたデータは実
際の演算値に比べて大きく異なり、計算誤差が非常に大
きくなる特性を有する。
することにより、ＬＵＴの為の回路規模を削減する、即
ち必要となるメモリの容量を抑えることが可能になる
が、２系統の入力信号が共に小さい場合、信号値として
非常に重要となるにもかかわらず、この下位ビットが削
減されてＬＵＴに入力される為に、得られたデータは実
際の演算値に比べて大きく異なり、計算誤差が非常に大
きくなる特性を有する。
【００１１】
【課題を解決するための手段】本発明は、２つの入力信
号の和に対する、一方の入力信号の比を求めるＬＵＴの
前段に、入力信号の大きさに応じ入力信号がオーバーフ
ローしない範囲で２K（Ｋ：正の整数）を乗じてから下
位ビットを削減し、ＬＵＴへの入力のビット幅を小さく
する。更に具体的には、所定のビット幅を有する２系統
のディジタル入力信号Ａ及びＢの夫々に、前記いずれの
入力信号もオーバーフローすることのない範囲で２K
（Ｋ：正の整数）を乗ずる第１及び第２乗算手段と、ｍ
ビット（ｍ：正の整数）の信号ａとｎビット（ｎ：正の
整数）の信号ｂの夫々がとり得る全ての値に対して、ｂ
／（ａ＋ｂ）に関するデータが、予め信号ａ及び信号ｂ
を組み合わせた（ｍ＋ｎ）ビットのアドレスに格納され
たルックアップテーブルと、第１乗算手段出力の下位の
所定ビット分を切り捨ててｍビットの出力を発する第１
切り捨て手段と、第２乗算手段出力の下位の所定ビット
分を切り捨てｎビットの出力を発する第２切り捨て手段
とを備え、第１切り捨て手段出力を信号ａとし、第２切
り捨て手段出力を信号ｂとしてルックアップテーブルに
入力し、両切り捨て手段出力を組み合わせて成るアドレ
スに対応するデータをＢ／（Ａ＋Ｂ）に関するデータと
して出力することを特徴とする。
号の和に対する、一方の入力信号の比を求めるＬＵＴの
前段に、入力信号の大きさに応じ入力信号がオーバーフ
ローしない範囲で２K（Ｋ：正の整数）を乗じてから下
位ビットを削減し、ＬＵＴへの入力のビット幅を小さく
する。更に具体的には、所定のビット幅を有する２系統
のディジタル入力信号Ａ及びＢの夫々に、前記いずれの
入力信号もオーバーフローすることのない範囲で２K
（Ｋ：正の整数）を乗ずる第１及び第２乗算手段と、ｍ
ビット（ｍ：正の整数）の信号ａとｎビット（ｎ：正の
整数）の信号ｂの夫々がとり得る全ての値に対して、ｂ
／（ａ＋ｂ）に関するデータが、予め信号ａ及び信号ｂ
を組み合わせた（ｍ＋ｎ）ビットのアドレスに格納され
たルックアップテーブルと、第１乗算手段出力の下位の
所定ビット分を切り捨ててｍビットの出力を発する第１
切り捨て手段と、第２乗算手段出力の下位の所定ビット
分を切り捨てｎビットの出力を発する第２切り捨て手段
とを備え、第１切り捨て手段出力を信号ａとし、第２切
り捨て手段出力を信号ｂとしてルックアップテーブルに
入力し、両切り捨て手段出力を組み合わせて成るアドレ
スに対応するデータをＢ／（Ａ＋Ｂ）に関するデータと
して出力することを特徴とする。
【００１２】更には、所定のビット幅を有する２系統の
ディジタル入力信号Ａ及びＢを比較して大きい方を選択
出力する選択手段と、選択手段出力の最上位ビットと選
択手段出力中の１となるビット中で最も上位のビットと
のビット差を検出する検出手段と、入力信号Ａが入力さ
れ、検出手段出力に相当するビット差だけ入力信号Ａを
上位ビット側にシフトする第１シフト手段と、入力信号
Ｂが入力され、検出手段出力に相当するビット差だけ入
力信号Ｂを上位ビット側にシフトする第２シフト手段
と、ｍビット（ｍ：正の整数）の信号ａとｎビット
（ｎ：正の整数）の信号ｂの夫々がとり得る全ての値に
対して、ｂ／（ａ＋ｂ）に関するデータが、予め信号ａ
及び信号ｂを組み合わせた（ｍ＋ｎ）ビットのアドレス
に格納されたルックアップテーブルとを備え、第１シフ
ト手段出力の下位の所定ビット分を切り捨ててｍビット
の出力を発する第１切り捨て手段と、第２シフト手段出
力の下位の所定ビット分を切り捨ててｎビットの出力を
発する第２切り捨て手段と、第１切り捨て手段出力を信
号ａとし、第２切り捨て手段出力を信号ｂとしてルック
アップテーブルに入力し、両切り捨て手段出力を組み合
わせて成るアドレスに対応するデータをＢ／（Ａ＋Ｂ）
に関するデータとして出力することを特徴とする。
ディジタル入力信号Ａ及びＢを比較して大きい方を選択
出力する選択手段と、選択手段出力の最上位ビットと選
択手段出力中の１となるビット中で最も上位のビットと
のビット差を検出する検出手段と、入力信号Ａが入力さ
れ、検出手段出力に相当するビット差だけ入力信号Ａを
上位ビット側にシフトする第１シフト手段と、入力信号
Ｂが入力され、検出手段出力に相当するビット差だけ入
力信号Ｂを上位ビット側にシフトする第２シフト手段
と、ｍビット（ｍ：正の整数）の信号ａとｎビット
（ｎ：正の整数）の信号ｂの夫々がとり得る全ての値に
対して、ｂ／（ａ＋ｂ）に関するデータが、予め信号ａ
及び信号ｂを組み合わせた（ｍ＋ｎ）ビットのアドレス
に格納されたルックアップテーブルとを備え、第１シフ
ト手段出力の下位の所定ビット分を切り捨ててｍビット
の出力を発する第１切り捨て手段と、第２シフト手段出
力の下位の所定ビット分を切り捨ててｎビットの出力を
発する第２切り捨て手段と、第１切り捨て手段出力を信
号ａとし、第２切り捨て手段出力を信号ｂとしてルック
アップテーブルに入力し、両切り捨て手段出力を組み合
わせて成るアドレスに対応するデータをＢ／（Ａ＋Ｂ）
に関するデータとして出力することを特徴とする。
【００１３】
【作用】本発明は上述のように構成したので、ＬＵＴ用
の回路規模、即ちメモリの容量を削減しつつ、入力信号
のビット幅の削減による計算誤差の増大を最小限に抑え
ることが可能になる。
の回路規模、即ちメモリの容量を削減しつつ、入力信号
のビット幅の削減による計算誤差の増大を最小限に抑え
ることが可能になる。
【００１４】
【実施例】以下、図面に従い、本発明の一実施例につい
て説明する。図１は本実施例装置のブロック図である。
て説明する。図１は本実施例装置のブロック図である。
【００１５】図中、１は第１のバスの入力端子で、１０
ビットのディジタル入力信号Ａが入力され、２は第２の
バスの入力端子で、１０ビットのディジタル入力信号Ｂ
が入力される。
ビットのディジタル入力信号Ａが入力され、２は第２の
バスの入力端子で、１０ビットのディジタル入力信号Ｂ
が入力される。
【００１６】３は両入力信号を受けて、両者のレベルを
比較する比較器、４は比較器３の比較結果により大きい
と判断される側の入力信号を選択して出力するセレク
タ、５はセレクタ４により選択された入力信号の一方を
受けて、この入力信号を構成する２値データ中の「１」
となっているビットのうちで最上位ビット（ＭＳＢ）側
から見て最も優先順位が高い、即ち最も上位のビットに
対応した出力ビットを「１」にするプライオリティエン
コーダで、６はこのプライオリティエンコーダ５出力を
受けて、このエンコーダ５出力の「１」の出力ビットと
最上位ビットとのビット差を４ビットの２値信号で出力
するエンコーダ、７は入力信号Ａを受けて、エンコーダ
６から出力されるビット差に相当するビット数だけこの
入力信号Ａの各ビットの値を上位ビット側にシフトする
シフタ−、同様に、８は入力信号Ｂを受けて、エンコー
ダ６から出力されるビット差に相当するビット数だけこ
の入力信号Ｂの各ビットの値を上位ビット側にシフトす
るシフタ−であり、９はシフタ−７からの出力の下位６
ビットを切り捨てて４ビットの信号として出力する切り
捨て回路、１０はシフタ−８からの出力の下位６ビット
を切り捨てて４ビットの信号として出力する切り捨て回
路、１１は切り捨て回路９、１０出力を２入力とするル
ックアップテーブル（ＬＵＴ）である。
比較する比較器、４は比較器３の比較結果により大きい
と判断される側の入力信号を選択して出力するセレク
タ、５はセレクタ４により選択された入力信号の一方を
受けて、この入力信号を構成する２値データ中の「１」
となっているビットのうちで最上位ビット（ＭＳＢ）側
から見て最も優先順位が高い、即ち最も上位のビットに
対応した出力ビットを「１」にするプライオリティエン
コーダで、６はこのプライオリティエンコーダ５出力を
受けて、このエンコーダ５出力の「１」の出力ビットと
最上位ビットとのビット差を４ビットの２値信号で出力
するエンコーダ、７は入力信号Ａを受けて、エンコーダ
６から出力されるビット差に相当するビット数だけこの
入力信号Ａの各ビットの値を上位ビット側にシフトする
シフタ−、同様に、８は入力信号Ｂを受けて、エンコー
ダ６から出力されるビット差に相当するビット数だけこ
の入力信号Ｂの各ビットの値を上位ビット側にシフトす
るシフタ−であり、９はシフタ−７からの出力の下位６
ビットを切り捨てて４ビットの信号として出力する切り
捨て回路、１０はシフタ−８からの出力の下位６ビット
を切り捨てて４ビットの信号として出力する切り捨て回
路、１１は切り捨て回路９、１０出力を２入力とするル
ックアップテーブル（ＬＵＴ）である。
【００１７】ＬＵＴ１１は出力として８ビットの信号を
発する具体的には２8 バイトのメモリを中核とし、共に
ビット幅が４ビットの２入力を信号ａ、ｂとした場合
に、信号ａを上位４ビット、信号ｂを下位４ビットとし
て両者を組み合わせた８ビットにてアドレスを形成し、
これらの各アドレスに該当する信号ａ、ｂを数２に具体
的に代入して算出されるデータＣが各アドレス毎に予め
格納されて構成されており、切り捨て回路９、１０出力
を夫々、信号ａ、ｂとして入力すると、該当するアドレ
スに格納されたデータＣが出力される。尚、入力信号
Ａ、Ｂを一連の回路にて信号ａ、ｂに加工することを考
慮した上で比のデータを取り出すことを考慮して、数２
は数１のＡをａに、Ｂをｂに単に置換したものに過ぎ
ず、出力信号のビット幅は８ビットであるのでＷ＝８と
なる。
発する具体的には２8 バイトのメモリを中核とし、共に
ビット幅が４ビットの２入力を信号ａ、ｂとした場合
に、信号ａを上位４ビット、信号ｂを下位４ビットとし
て両者を組み合わせた８ビットにてアドレスを形成し、
これらの各アドレスに該当する信号ａ、ｂを数２に具体
的に代入して算出されるデータＣが各アドレス毎に予め
格納されて構成されており、切り捨て回路９、１０出力
を夫々、信号ａ、ｂとして入力すると、該当するアドレ
スに格納されたデータＣが出力される。尚、入力信号
Ａ、Ｂを一連の回路にて信号ａ、ｂに加工することを考
慮した上で比のデータを取り出すことを考慮して、数２
は数１のＡをａに、Ｂをｂに単に置換したものに過ぎ
ず、出力信号のビット幅は８ビットであるのでＷ＝８と
なる。
【００１８】
【数２】
【００１９】次に図１のブロック図の動作を図３を参照
にして説明する。ここで、説明をわかり易くするため
に、入力信号Ａの数値は「３１」、入力信号Ｂの数値は
「１５」と具体的に示し、図３（ａ）は入力信号Ａとし
て１０ビットのディジタル信号で「３１」の数値を表現
しており、（ｂ）は入力信号Ｂとして１０ビットのディ
ジタル信号で「１５」の数値を表現している。
にして説明する。ここで、説明をわかり易くするため
に、入力信号Ａの数値は「３１」、入力信号Ｂの数値は
「１５」と具体的に示し、図３（ａ）は入力信号Ａとし
て１０ビットのディジタル信号で「３１」の数値を表現
しており、（ｂ）は入力信号Ｂとして１０ビットのディ
ジタル信号で「１５」の数値を表現している。
【００２０】比較器３では、両入力信号のいずれが大き
い値かを比較し、３１＞１５であるので、入力信号Ａの
方が大きいという比較結果をセレクタ４に出力する。セ
レクタ４はこれを受けて後段のプライオリティエンコー
ダ５に図３（ｃ）のように入力信号Ａを選択出力する。
い値かを比較し、３１＞１５であるので、入力信号Ａの
方が大きいという比較結果をセレクタ４に出力する。セ
レクタ４はこれを受けて後段のプライオリティエンコー
ダ５に図３（ｃ）のように入力信号Ａを選択出力する。
【００２１】プライオリティエンコーダ５は入力信号Ａ
の各ビット中の「１」であるビットのうちで最上位ビッ
ト（ＭＳＢ）側から見て最も上位のビットに対応した出
力ビットのみが「１」となる１０ビットの信号を発する
ので、入力信号Ａの場合、下位５ビットが全て「１」で
ある為、最上位ビットから６番目のビットが「１」の最
も上位のビットとなって、図３（ｄ）のように最上位か
ら６番目のビットのみが「１」の１０ビットの信号を後
段のエンコーダ６に出力する。
の各ビット中の「１」であるビットのうちで最上位ビッ
ト（ＭＳＢ）側から見て最も上位のビットに対応した出
力ビットのみが「１」となる１０ビットの信号を発する
ので、入力信号Ａの場合、下位５ビットが全て「１」で
ある為、最上位ビットから６番目のビットが「１」の最
も上位のビットとなって、図３（ｄ）のように最上位か
ら６番目のビットのみが「１」の１０ビットの信号を後
段のエンコーダ６に出力する。
【００２２】尚、図３（ｄ）にプライオリティエンコー
ダ５出力の各ビットの下側には、最上位ビットからビッ
ト数の差が０、１、２・・・と付記され、「１」となる
最上位から６番目のビットでのビット数の差は「５」と
なる。
ダ５出力の各ビットの下側には、最上位ビットからビッ
ト数の差が０、１、２・・・と付記され、「１」となる
最上位から６番目のビットでのビット数の差は「５」と
なる。
【００２３】エンコーダ６はプライオリティエンコーダ
５出力で「１」となるビットの最上位ビットとのビット
数の差を４ビットの信号に変換するので、図３の場合に
は（ｅ）に示すように「５」を示す信号がシフタ−７、
８に出力される。
５出力で「１」となるビットの最上位ビットとのビット
数の差を４ビットの信号に変換するので、図３の場合に
は（ｅ）に示すように「５」を示す信号がシフタ−７、
８に出力される。
【００２４】シフタ−７は一旦保持されている１０ビッ
トの入力信号Ａを構成する各ビットの内容を、エンコー
ダ６出力にて指示される「５」に相当するビット数、即
ち５ビット分だけ上位ビット側にシフトして図３（ｆ）
の信号を出力する。また、シフタ−８は一旦保持されて
いる１０ビットの入力信号Ｂを構成する各ビットの内容
を、５ビット分だけ上位ビット側にシフトして図３
（ｇ）の信号を出力する。これらの両シフタ−７、８で
の５ビットのシフトにより、入力信号Ａは「３１」から
「９９２」に変換され、入力信号Ｂは「１５」から「４
８０」に変換されることになる。
トの入力信号Ａを構成する各ビットの内容を、エンコー
ダ６出力にて指示される「５」に相当するビット数、即
ち５ビット分だけ上位ビット側にシフトして図３（ｆ）
の信号を出力する。また、シフタ−８は一旦保持されて
いる１０ビットの入力信号Ｂを構成する各ビットの内容
を、５ビット分だけ上位ビット側にシフトして図３
（ｇ）の信号を出力する。これらの両シフタ−７、８で
の５ビットのシフトにより、入力信号Ａは「３１」から
「９９２」に変換され、入力信号Ｂは「１５」から「４
８０」に変換されることになる。
【００２５】以上のように、比較器３、セレクタ４、プ
ライオリティエンコーダ５、及びエンコーダ６での信号
処理を両入力信号Ａ、Ｂに施すことにより、実質的に入
力信号Ａ及びＢは共にオーバーフローさせない範囲でし
かも最大限に上位ビット側に同じビット数だけシフトさ
せて、シフト前に上位側にあった「０」のビットを下位
側に移動させたことになる。
ライオリティエンコーダ５、及びエンコーダ６での信号
処理を両入力信号Ａ、Ｂに施すことにより、実質的に入
力信号Ａ及びＢは共にオーバーフローさせない範囲でし
かも最大限に上位ビット側に同じビット数だけシフトさ
せて、シフト前に上位側にあった「０」のビットを下位
側に移動させたことになる。
【００２６】ところで、この処理が数１に対してどのよ
うな影響を及ぼすかを以下に説明すると、数１の式中の
Ｂ／（Ａ＋Ｂ）の部分の分母及び分子に２の定数乗、例
えば２のＮ乗（Ｎは正の整数）を乗ずると、数１は数３
のように変形される。尚、上述の例ではＮ＝５に該当す
る。
うな影響を及ぼすかを以下に説明すると、数１の式中の
Ｂ／（Ａ＋Ｂ）の部分の分母及び分子に２の定数乗、例
えば２のＮ乗（Ｎは正の整数）を乗ずると、数１は数３
のように変形される。尚、上述の例ではＮ＝５に該当す
る。
【００２７】
【数３】
【００２８】この数３の分数部を約分すると、当然元の
数１と全く等しい式に戻るため、ＬＵＴへの入力の前に
両入力を定数倍しても、比の算出結果は変わらないと言
える。そこで、前述のように両入力信号を５ビット分の
シフトさせる、即ち２5 を乗じても得られる比には変化
がないことになる。
数１と全く等しい式に戻るため、ＬＵＴへの入力の前に
両入力を定数倍しても、比の算出結果は変わらないと言
える。そこで、前述のように両入力信号を５ビット分の
シフトさせる、即ち２5 を乗じても得られる比には変化
がないことになる。
【００２９】こうしてオーバーフローさせない範囲で上
位ビットにシフトされた入力信号Ａ、Ｂは夫々切り捨て
回路９、１０にて下位６ビット分の切り捨てが為され、
入力信号Ａは図３（ｈ）のように、また同様に入力信号
Ｂは図３（ｉ）のように共に上位４ビットのみで構成さ
れる信号としてＬＵＴ１１に入力される。尚、（ｈ）の
切り捨て回路９出力の数値は「１５」に、（ｉ）の切り
捨て回路１０出力の数値は「７」になる。
位ビットにシフトされた入力信号Ａ、Ｂは夫々切り捨て
回路９、１０にて下位６ビット分の切り捨てが為され、
入力信号Ａは図３（ｈ）のように、また同様に入力信号
Ｂは図３（ｉ）のように共に上位４ビットのみで構成さ
れる信号としてＬＵＴ１１に入力される。尚、（ｈ）の
切り捨て回路９出力の数値は「１５」に、（ｉ）の切り
捨て回路１０出力の数値は「７」になる。
【００３０】ＬＵＴ１１には４ビットの２入力がとり得
る全ての値について数２の演算結果が予め記憶されてお
り、ここに切り捨て回路９出力を信号ａとして、切り捨
て回路１０出力を信号ｂとして入力することで、図３
（ｊ）のようなアドレスから、ａ＝１５、ｂ＝７の時の
数２の演算結果Ｃ＝４０が図３（ｋ）のように８ビット
の出力信号としてＬＵＴ１１から出力される。
る全ての値について数２の演算結果が予め記憶されてお
り、ここに切り捨て回路９出力を信号ａとして、切り捨
て回路１０出力を信号ｂとして入力することで、図３
（ｊ）のようなアドレスから、ａ＝１５、ｂ＝７の時の
数２の演算結果Ｃ＝４０が図３（ｋ）のように８ビット
の出力信号としてＬＵＴ１１から出力される。
【００３１】ここで、シフタ−７、８の１０ビットの各
出力を４ビットに削減することにより、ＬＵＴ１１を構
成するためのメモリの容量の削減が可能になる。即ち、
前述したようにＬＵＴへの入力信号のビット幅が共に１
０ビットで、出力のビット幅が８ビットの時には２20バ
イトの容量のメモリが必要となるが、入力信号の下位６
ビットが切り捨てられて、出力のビット幅が８ビットを
維持する場合には、２ 4×２4＝２8 バイトの容量で済む
ことになる。
出力を４ビットに削減することにより、ＬＵＴ１１を構
成するためのメモリの容量の削減が可能になる。即ち、
前述したようにＬＵＴへの入力信号のビット幅が共に１
０ビットで、出力のビット幅が８ビットの時には２20バ
イトの容量のメモリが必要となるが、入力信号の下位６
ビットが切り捨てられて、出力のビット幅が８ビットを
維持する場合には、２ 4×２4＝２8 バイトの容量で済む
ことになる。
【００３２】ところで、２20バイトのメモリを用いて、
ＬＵＴとして２入力信号が共に１０ビットで、出力が８
ビットとなるように設定された場合を仮定すると、比較
器３、セレクタ４、プライオリティエンコーダ５、エン
コーダ６、シフタ−７、８及び切り捨て回路９、１０を
全く付加することなく、１０ビットの入力信号Ａ、Ｂを
そのままＬＵＴに入力して対応するメモリアドレスに予
め数１にて算出されたデータＣを得ることができるが、
この場合、Ａ＝３１、Ｂ＝１５としてＣ＝４１が出力さ
れることになる。
ＬＵＴとして２入力信号が共に１０ビットで、出力が８
ビットとなるように設定された場合を仮定すると、比較
器３、セレクタ４、プライオリティエンコーダ５、エン
コーダ６、シフタ−７、８及び切り捨て回路９、１０を
全く付加することなく、１０ビットの入力信号Ａ、Ｂを
そのままＬＵＴに入力して対応するメモリアドレスに予
め数１にて算出されたデータＣを得ることができるが、
この場合、Ａ＝３１、Ｂ＝１５としてＣ＝４１が出力さ
れることになる。
【００３３】このように入力信号Ａ、Ｂのビット幅を削
減しないで得られるＣの値（＝４１）に対して、本実施
例のようにオーバーフローしない範囲で入力信号Ａ、Ｂ
を可能な限り上位ビット側にシフトさせて下位６ビット
を削除して、入力信号ａ、ｂを加工してＬＵＴより得ら
れたＣの値（＝４０）は僅かに「１」の誤差を有するに
過ぎないことがわかる。
減しないで得られるＣの値（＝４１）に対して、本実施
例のようにオーバーフローしない範囲で入力信号Ａ、Ｂ
を可能な限り上位ビット側にシフトさせて下位６ビット
を削除して、入力信号ａ、ｂを加工してＬＵＴより得ら
れたＣの値（＝４０）は僅かに「１」の誤差を有するに
過ぎないことがわかる。
【００３４】また、比較器３、セレクタ４、プライオリ
ティエンコーダ５、エンコーダ６及びシフタ−７、８を
付加せず、切り捨て回路９、１０のみを付加し、ＬＵＴ
１１を用いた場合（単純切り捨て方法）は、ＬＵＴ自体
の容量は図１の場合と同等に小さく抑えられるが、シフ
タ−でのシフトをすることなしに入力信号Ａ、Ｂの下位
６ビットが切り捨てられることによりＬＵＴ１１への２
入力はいずれのビットも「０」となり、数２よりＣ＝６
４に相当する出力がＬＵＴが得られることになる。この
値は、Ｃ＝４１に対して著しく大きな誤差を有している
ことになり、単にＬＵＴに対するビットのみを削減する
だけでは、入力の値が著しく小さい場合に、出力に大き
な誤差が生じることがわかる。
ティエンコーダ５、エンコーダ６及びシフタ−７、８を
付加せず、切り捨て回路９、１０のみを付加し、ＬＵＴ
１１を用いた場合（単純切り捨て方法）は、ＬＵＴ自体
の容量は図１の場合と同等に小さく抑えられるが、シフ
タ−でのシフトをすることなしに入力信号Ａ、Ｂの下位
６ビットが切り捨てられることによりＬＵＴ１１への２
入力はいずれのビットも「０」となり、数２よりＣ＝６
４に相当する出力がＬＵＴが得られることになる。この
値は、Ｃ＝４１に対して著しく大きな誤差を有している
ことになり、単にＬＵＴに対するビットのみを削減する
だけでは、入力の値が著しく小さい場合に、出力に大き
な誤差が生じることがわかる。
【００３５】数４は入力信号Ａ、Ｂが共に１０ビット、
出力信号が８ビットとして各入力信号を０〜１０２３ま
で順次変化させた全ての入力パターンにおいて、下位ビ
ットの切り捨てを行わず、ＬＵＴに大きな容量を使用し
た場合に得られる値を基準にして、図１の本実施例装置
を用いて得られる出力と、前記単純切り捨て方法を用い
て得られる出力との夫々の誤差を実験により求めたもの
で、この数４より明らかなように、単純切り捨て方法に
比べて本実施例装置の方法では誤差を極めて小さく抑え
られる。尚、数４において最大値誤差とは得られる誤差
の中の最大値を意味し、２乗誤差の平均とは得られる誤
差を２乗した後に平均した値である。
出力信号が８ビットとして各入力信号を０〜１０２３ま
で順次変化させた全ての入力パターンにおいて、下位ビ
ットの切り捨てを行わず、ＬＵＴに大きな容量を使用し
た場合に得られる値を基準にして、図１の本実施例装置
を用いて得られる出力と、前記単純切り捨て方法を用い
て得られる出力との夫々の誤差を実験により求めたもの
で、この数４より明らかなように、単純切り捨て方法に
比べて本実施例装置の方法では誤差を極めて小さく抑え
られる。尚、数４において最大値誤差とは得られる誤差
の中の最大値を意味し、２乗誤差の平均とは得られる誤
差を２乗した後に平均した値である。
【００３６】
【数４】
【００３７】前記第１実施例では入力信号Ａ、Ｂは共に
１０ビットとビット幅が等しい場合を説明したが、入力
信号のビット幅が異なる場合には、図１のブロック図の
ままでは対応できない。図４の第２実施例は、このよう
な場合に対応するためのブロック図である。次にこの第
２実施例について説明する。尚、図４において図１と同
一部分には同一符号を付して説明を省略する。
１０ビットとビット幅が等しい場合を説明したが、入力
信号のビット幅が異なる場合には、図１のブロック図の
ままでは対応できない。図４の第２実施例は、このよう
な場合に対応するためのブロック図である。次にこの第
２実施例について説明する。尚、図４において図１と同
一部分には同一符号を付して説明を省略する。
【００３８】図４において図１と異なる部分は、入力信
号のビット幅が異なる側の入力バスにビット幅補充回路
３０を追加した点のみである。例えば、図５（ａ）、
（ｂ）に示すように入力信号Ａのビット幅が１０ビット
で、入力信号Ｂのビット幅が８ビットの場合、入力端子
２の後段の第２のバス中にビット幅補充回路３０を配し
て、入力信号Ｂをこのビット幅補充回路３０に入力し、
ここで、図５（ｃ）のように入力信号Ａのビット幅との
差、即ち２ビットを入力信号の最上位ビットに追加し、
しかもこの追加された２ビットの値を共に零とする。こ
れにより入力信号は値自体を変更することなく１０ビッ
トの信号となり、これは図３（ｂ）と同一となり、以下
の回路動作を図１と全く同一にすることにより同一の結
果が得られる。
号のビット幅が異なる側の入力バスにビット幅補充回路
３０を追加した点のみである。例えば、図５（ａ）、
（ｂ）に示すように入力信号Ａのビット幅が１０ビット
で、入力信号Ｂのビット幅が８ビットの場合、入力端子
２の後段の第２のバス中にビット幅補充回路３０を配し
て、入力信号Ｂをこのビット幅補充回路３０に入力し、
ここで、図５（ｃ）のように入力信号Ａのビット幅との
差、即ち２ビットを入力信号の最上位ビットに追加し、
しかもこの追加された２ビットの値を共に零とする。こ
れにより入力信号は値自体を変更することなく１０ビッ
トの信号となり、これは図３（ｂ）と同一となり、以下
の回路動作を図１と全く同一にすることにより同一の結
果が得られる。
【００３９】前記両実施例では、切り捨て回路９、１０
での切り捨てビット幅は特に６ビットに限定されるもの
ではなく、例えば下位７ビットの切り捨てを行うように
構成すれば、ＬＵＴ１１出力の計算誤差は大きくなるが
必要容量はより小さく抑えられ、逆に下位５ビットの切
り捨てを行うように構成すれば、ＬＵＴ１１出力の計算
誤差は小さくなるが必要容量はより大きくなる。
での切り捨てビット幅は特に６ビットに限定されるもの
ではなく、例えば下位７ビットの切り捨てを行うように
構成すれば、ＬＵＴ１１出力の計算誤差は大きくなるが
必要容量はより小さく抑えられ、逆に下位５ビットの切
り捨てを行うように構成すれば、ＬＵＴ１１出力の計算
誤差は小さくなるが必要容量はより大きくなる。
【００４０】また、前記両実施例では、切り捨て回路
９、１０での切り捨ては入力信号Ａ、Ｂのいずれに対し
ても同一ビット分だけ削減しているがこれに限定される
ものではなく、例えば切り捨て回路９にて入力信号Ａ側
の下位６ビットを削除し、切り捨て回路１０では入力信
号Ｂ側の下位５ビットを削除するように構成することも
可能である。尚、この場合、ＬＵＴに予め格納されるデ
ータは、信号ａ側が４ビット、信号ｂ側が５ビットとな
ることを前提にしてこれらの全ての組み合わせに対して
演算を行なって格納しておく必要がある。
９、１０での切り捨ては入力信号Ａ、Ｂのいずれに対し
ても同一ビット分だけ削減しているがこれに限定される
ものではなく、例えば切り捨て回路９にて入力信号Ａ側
の下位６ビットを削除し、切り捨て回路１０では入力信
号Ｂ側の下位５ビットを削除するように構成することも
可能である。尚、この場合、ＬＵＴに予め格納されるデ
ータは、信号ａ側が４ビット、信号ｂ側が５ビットとな
ることを前提にしてこれらの全ての組み合わせに対して
演算を行なって格納しておく必要がある。
【００４１】また、前記両実施例では、ＬＵＴ１１の作
成に際して、共に４ビットの信号ａ、ｂの内の信号ａを
アドレスの上位４ビット、信号ｂをアドレスの下位４ビ
ットとして、数２での算出結果を格納したが、これに限
定されるものではなく、信号ａをアドレスの下位４ビッ
ト、信号ｂをアドレスの上位４ビットとすることも可能
である。
成に際して、共に４ビットの信号ａ、ｂの内の信号ａを
アドレスの上位４ビット、信号ｂをアドレスの下位４ビ
ットとして、数２での算出結果を格納したが、これに限
定されるものではなく、信号ａをアドレスの下位４ビッ
ト、信号ｂをアドレスの上位４ビットとすることも可能
である。
【００４２】また、前記第２実施例では入力信号Ｂのビ
ット幅が入力信号のそれより小さい場合を説明したが、
逆に入力信号Ａのビット幅の方が小さい場合には、ビッ
ト幅補充回路を第１のバス側に挿入すればよいことは言
うまでもない。
ット幅が入力信号のそれより小さい場合を説明したが、
逆に入力信号Ａのビット幅の方が小さい場合には、ビッ
ト幅補充回路を第１のバス側に挿入すればよいことは言
うまでもない。
【００４３】
【発明の効果】上述の如く本発明によれば、ルックアッ
プテーブルの容量を小さく抑える為に入力信号の下位ビ
ットを削減した場合にも、ルックアップテーブルから得
られる２入力の和に対する一方の入力の比に関するデー
タの、入力信号の下位ビットを削減せずに設定されたル
ックアップテーブルから得られるデータに対する誤差を
最小限に抑えることが可能になる。
プテーブルの容量を小さく抑える為に入力信号の下位ビ
ットを削減した場合にも、ルックアップテーブルから得
られる２入力の和に対する一方の入力の比に関するデー
タの、入力信号の下位ビットを削減せずに設定されたル
ックアップテーブルから得られるデータに対する誤差を
最小限に抑えることが可能になる。
【図１】本発明の一実施例装置のブロック図である。
【図２】従来例を説明する図である。
【図３】本発明の一実施例に係わり、各部の出力を示す
図である。
図である。
【図４】本発明の他の実施例装置のブロック図である。
【図５】本発明の他の実施例に係わり、各部の出力を示
す図である。
す図である。
３ 比較器 ４ セレクタ ５ プライオリティエンコーダ ６ エンコーダ ７ シフタ− ８ シフタ− ９ 切り捨て回路 １０ 切り捨て回路 １１ ルックアップテーブル（ＬＵＴ）
Claims (2)
- 【請求項１】 所定のビット幅を有する２系統のディジ
タル入力信号Ａ及びＢの夫々に、前記いずれの入力信号
もオーバーフローすることのない範囲で２K（Ｋ：正の
整数）を乗ずる第１及び第２乗算手段と、 ｍビット（ｍ：正の整数）の信号ａとｎビット（ｎ：正
の整数）の信号ｂの夫々がとり得る全ての値に対して、
ｂ／（ａ＋ｂ）に関するデータが、予め信号ａ及び信号
ｂを組み合わせた（ｍ＋ｎ）ビットのアドレスに格納さ
れたルックアップテーブルと、 前記第１乗算手段出力の下位の所定ビット分を切り捨て
てｍビットの出力を発する第１切り捨て手段と、 該第２乗算手段出力の下位の所定ビット分を切り捨てｎ
ビットの出力を発する第２切り捨て手段とを備え、 前記第１切り捨て手段出力を前記信号ａとし、前記第２
切り捨て手段出力を前記信号ｂとして前記ルックアップ
テーブルに入力し、前記両切り捨て手段出力を組み合わ
せて成るアドレスに対応するデータをＢ／（Ａ＋Ｂ）に
関するデータとして出力することを特徴とするディジタ
ル信号処理装置。 - 【請求項２】 所定のビット幅を有する２系統のディジ
タル入力信号Ａ及びＢを比較して大きい方を選択出力す
る選択手段と、 該選択手段出力の最上位ビットと該選択手段出力中の１
となるビット中で最も上位のビットとのビット差を検出
する検出手段と、 前記入力信号Ａが入力され、前記検出手段出力に相当す
るビット差だけ前記入力信号Ａを上位ビット側にシフト
する第１シフト手段と、 前記入力信号Ｂが入力され、前記検出手段出力に相当す
るビット差だけ前記入力信号Ｂを上位ビット側にシフト
する第２シフト手段と、 ｍビット（ｍ：正の整数）の信号ａとｎビット（ｎ：正
の整数）の信号ｂの夫々がとり得る全ての値に対して、
ｂ／（ａ＋ｂ）に関するデータが、予め信号ａ及び信号
ｂを組み合わせた（ｍ＋ｎ）ビットのアドレスに格納さ
れたルックアップテーブルとを備え、 前記第１シフト手段出力の下位の所定ビット分を切り捨
ててｍビットの出力を発する第１切り捨て手段と、 前記第２シフト手段出力の下位の所定ビット分を切り捨
ててｎビットの出力を発する第２切り捨て手段と、 前記第１切り捨て手段出力を前記信号ａとし、前記第２
切り捨て手段出力を前記信号ｂとして前記ルックアップ
テーブルに入力し、前記両切り捨て手段出力を組み合わ
せて成るアドレスに対応するデータをＢ／（Ａ＋Ｂ）に
関するデータとして出力することを特徴とするディジタ
ル信号処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219059A JP2846816B2 (ja) | 1994-09-13 | 1994-09-13 | ディジタル信号処理装置 |
| US08/525,982 US5729486A (en) | 1994-09-13 | 1995-09-08 | Digital dividing apparatus using a look-up table |
| DE69524699T DE69524699T2 (de) | 1994-09-13 | 1995-09-12 | Digitale Divisionseinrichtung mit einer Nachschlagetafel |
| EP95114315A EP0702290B1 (en) | 1994-09-13 | 1995-09-12 | Digital dividing apparatus using a look-up table |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219059A JP2846816B2 (ja) | 1994-09-13 | 1994-09-13 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883263A true JPH0883263A (ja) | 1996-03-26 |
| JP2846816B2 JP2846816B2 (ja) | 1999-01-13 |
Family
ID=16729630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219059A Expired - Fee Related JP2846816B2 (ja) | 1994-09-13 | 1994-09-13 | ディジタル信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5729486A (ja) |
| EP (1) | EP0702290B1 (ja) |
| JP (1) | JP2846816B2 (ja) |
| DE (1) | DE69524699T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008069390A1 (en) * | 2006-12-07 | 2008-06-12 | Electronics And Telecommunications Research Institute | Apparatus and method for generating mean value |
| KR100901478B1 (ko) * | 2006-12-07 | 2009-06-08 | 한국전자통신연구원 | 나눗셈기의 평균값 출력 장치 및 출력 방법 |
| US8914431B2 (en) * | 2012-01-03 | 2014-12-16 | International Business Machines Corporation | Range check based lookup tables |
| US10303563B2 (en) * | 2016-09-14 | 2019-05-28 | International Business Machines Corporation | Initializable repair circuit for selectively replacing a table-driven output |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3917935A (en) * | 1974-12-23 | 1975-11-04 | United Technologies Corp | Reduction of look-up table capacity |
| JPH04504478A (ja) * | 1989-04-10 | 1992-08-06 | モトローラ・インコーポレーテッド | 整数割り算回路 |
| US5020017A (en) * | 1989-04-10 | 1991-05-28 | Motorola, Inc. | Method and apparatus for obtaining the quotient of two numbers within one clock cycle |
| JP2502836B2 (ja) * | 1991-03-19 | 1996-05-29 | 富士通株式会社 | 除算回路の前処理装置 |
-
1994
- 1994-09-13 JP JP6219059A patent/JP2846816B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-08 US US08/525,982 patent/US5729486A/en not_active Expired - Fee Related
- 1995-09-12 EP EP95114315A patent/EP0702290B1/en not_active Expired - Lifetime
- 1995-09-12 DE DE69524699T patent/DE69524699T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69524699D1 (de) | 2002-01-31 |
| US5729486A (en) | 1998-03-17 |
| JP2846816B2 (ja) | 1999-01-13 |
| EP0702290A1 (en) | 1996-03-20 |
| EP0702290B1 (en) | 2001-12-19 |
| DE69524699T2 (de) | 2002-08-22 |
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