JP2003303096A

JP2003303096A - 除算回路

Info

Publication number: JP2003303096A
Application number: JP2002108725A
Authority: JP
Inventors: Hideaki Furukawa; 英明古川
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 2002-04-11
Filing date: 2002-04-11
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】参照テーブルを格段に小さくしながら、高精
度の除算を行えるようにした除算回路を提供する。【解決手段】 (m＋1)ビットの除数Ｘの絶対値AXと(m＋
1)ビットの被除数Ｙの絶対値AYと除算結果の符号部SigZ
を求める絶対値化回路11と、AXの指数部K1と仮数部N1を
求める第１の浮動小数点化回路12と、N1の指数部K2と仮
数部N2を求め、N2の上位(q＋1)ビット分(q＜ｍ−2)のデ
ータＮ２′を抽出し、最下位ビットを丸め処理でｑビッ
ト分のデータとして求める第２の浮動小数点化回路13
と、K2とN2′で指定されるアドレスに、AXの逆数に対応
する参照値IX′を格納した参照テーブル14と、参照テー
ブルから読み出された参照値IX′を、AYに乗算する乗算
回路17と、乗算値をK1ビット右シフトして除算結果の絶
対値Ｚ′を求めるビットシフト回路18と、符号部SigZに
よりＺ′の符号化処理を行って除算結果Ｚを出力する符
号化回路19とで除算回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、参照テーブルを
格段に小さくしながら高精度の除算を行えるようにした
除算回路に関する。

【０００２】

【従来の技術】従来の除算方式は、例えば図９に示すよ
うな構成で行われている。すなわち、除数Ｘの逆数値を
予め参照テーブルＬＵＴ101 に書き込んでおき、参照テ
ーブルＬＵＴ101 の出力に遅延回路102 を介して分子Ｙ
を乗算器103 で乗じて、除算結果Ｚを出力する。しか
し、この構成の除算方式では、除数Ｘがｍビットの場
合、参照テーブルＬＵＴ101 として、２^m×ｍビットも
の参照テーブルを必要とし、回路規模が非常に大きくな
るという問題がある。そこで、回路規模を縮小するた
め、参照テーブルＬＵＴ101 に入力されるビット幅、若
しくは参照テーブルＬＵＴ101 から出力されるビット幅
を減らそうとすると、今度は演算精度が低下すると言う
問題が生じてくる。つまり回路規模と演算精度は相反す
る関係にある。

【０００３】これに対して、特開平９−２６９８４５号
公報に開示されている装置では、除数が小さい時は除数
を２ⁿ倍し、逆数テーブルから出力された値と被除数を
乗算した結果を２ⁿ倍することで、逆数テーブルの無駄
に使用されている上位数ビットを削り、削ったビット数
分だけ逆数テーブルの精度を高めることによって、回路
規模を増大することなく演算精度を向上させている。

【０００４】

【発明が解決しようとする課題】ところで、上記特開平
９−２６９８４５号公報に開示されている装置は、除数
が大きい場合には演算精度は向上するものの、逆数テー
ブルの大きさは従来と変わらず、回路規模は依然として
大きい。また、除数ＸがＸ＝３の場合、逆数は２進数表
記で‘１’と‘０’の繰り返しとなり、逆数テーブルに
もつ逆数のビット幅を拡張しなければ精度は向上しな
い。つまり、除数Ｘ＝３の場合は２ⁿ倍しても精度が向
上しない。

【０００５】本発明は、この点に着目してなされたもの
で、参照テーブルを格段に小さくしながら高精度な除算
を行えるようにした除算回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に係る発明は、（ｍ＋１）ビット（但し、
ｍは正の整数）の被除数Ｙを（ｍ＋１）ビットの除数Ｘ
で除算した結果Ｚを出力する除算回路であって、除数Ｘ
の絶対値ＡＸと被除数Ｙの絶対値ＡＹと除算結果Ｚの符
号部ＳigＺを求める絶対値化回路と、除数Ｘの絶対値Ａ
Ｘの指数部Ｋ１と仮数部Ｎ１を求める第１の浮動小数点
化回路と、更に仮数部Ｎ１の指数部Ｋ２と仮数部Ｎ２を
求め、仮数部Ｎ２の上位（ｑ＋１）ビット分（但し、ｑ
はｑ＜ｍ−２の正の整数）のデータをＮ２′として抽出
し、抽出したデータを最下位ビットで丸め処理してｑビ
ット分のデータとして求める第２の浮動小数点化回路
と、指数部Ｋ２と抽出データＮ２′で指定されるアドレ
スに、除数Ｘの絶対値ＡＸの逆数に対応する参照値Ｉ
Ｘ′を格納した参照テーブルと、指数部Ｋ２と抽出デー
タＮ２′とで指定された参照テーブルのアドレスから読
み出された参照値ＩＸ′を、被除数の絶対値ＡＹに乗算
する乗算回路と、該乗算回路の乗算値をＫ１ビット右シ
フトして除算結果の絶対値Ｚ′を求めるビットシフト回
路と、符号部ＳigＺにより除算結果の絶対値Ｚ′の符号
化処理を行って除算結果Ｚを出力する符号化回路とを有
することを特徴とするものである。

【０００７】また請求項２に係る発明は、請求項１に係
る除算回路において、前記仮数部Ｎ１，Ｎ２は正数であ
り、仮数部Ｎ１としては、（１＋Ｎ１／２^m-1）で表さ
れる除数Ｘの絶対値ＡＸの仮数部の第２項分子のＮ１を
用い、仮数部Ｎ２としては、（１＋Ｎ２／２^m-2）で表
される仮数部Ｎ１の仮数部の第２項分子のＮ２を用いる
ことを特徴とするものである。

【０００８】また請求項３に係る発明は、請求項１に係
る除算回路において、前記抽出データのビット数ｑは、
ビット幅ｍに応じて予め設定されていることを特徴とす
るものである。

【０００９】また請求項４に係る発明は、請求項１に係
る除算回路において、前記第２の浮動小数点化回路は、
除数Ｘの絶対値ＡＸがＡＸ＝２ⁿ（但し、ｎは正の整
数）で表わされる場合は、例外としてＫ２＝０，Ｎ２′
＝０を出力し、この例外が発生した場合は参照値ＩＸ′
を０とし、前記ビットシフト回路は、被除数の絶対値Ａ
Ｙに参照値ＩＸ′を乗算した結果が０の場合は、被除数
の絶対値ＡＹをＫ１ビット右シフトして除算結果の絶対
値Ｚ′を求めることを特徴とするものである。

【００１０】また請求項５に係る発明は、請求項１に係
る除算回路において、参照テーブルは、参照値ＩＸ′と
して本来の参照値ＩＸの下位（ｍ−１）ビット分のデー
タを格納するようにし、前記参照テーブルから参照値Ｉ
Ｘ′を読み出した後、ｍビット目に‘１’を加算するこ
とを特徴とするものである。

【００１１】また請求項６に係る発明は、請求項１に係
る除算回路において、前記参照テーブルは、前記第２の
浮動小数点化回路から出力される除数Ｘの絶対値ＡＸに
対応するＫ２とＮ２′とにより指定されるアドレスに、
除数Ｘの絶対値ＡＸの逆数に対応する参照値ＩＸ′を格
納していることを特徴とするものでる。

【００１２】また請求項７に係る発明は、請求項１に係
る除算回路において、前記第２の浮動小数点化回路は、
入力アドレスを指定するＮ２′が丸め処理によりｑ＋１
ビット目に桁上がりが生じる場合は、ｑビットで表現で
きる最大値をＮ２′として出力することを特徴とするも
のである。

【００１３】また請求項８に係る発明は、請求項１又は
請求項６に係る除算回路に用いる参照テーブルを作成す
る参照テーブル作成装置において、処理ビット数ｍを入
力する手段と、処理ビット数ｍに応じた抽出すべき下位
ビット数ｑ及び除数Ｘの絶対値ＡＸに対応するＫ２とＮ
２′を演算し、ｍとｑとＫ２とＮ２′に対応する参照値
ＩＸ′を算出する演算手段と、該演算手段で得られた参
照値ＩＸ′を、Ｎ２′とＫ２とにより指定されるアドレ
スにテーブルとして格納する格納手段をもつことを特徴
とするものである。

【００１４】また請求項９に係る発明は、（ｍ＋１）ビ
ット（但し、ｍは正の整数）の被除数Ｙを（ｍ＋１）ビ
ットの除数Ｘで除算した結果Ｚを出力する除算回路であ
って、除数Ｘの絶対値ＡＸと被除数Ｙの絶対値ＡＹと除
算結果Ｚの符号部ＳigＺを求める絶対値化回路と、ＡＸ
の最上位ビットから検索して最初に‘１’が立つビット
位置Ｋ１と、二番目に‘１’が立つビット位置Ｋ２と、
二番目に‘１’が立つビット位置の次のビット位置から
（ｑ＋１）ビット分（但し、ｑはｑ＜ｍ−２の正の整
数）のデータを抽出して最下位ビットで丸め処理してｑ
ビット分のデータＮ２′を出力する演算回路と、Ｋ２と
Ｎ２′で指定されるアドレスに、除数Ｘの絶対値ＡＸの
逆数に対応する参照値ＩＸ′を格納した参照テーブル
と、指数部Ｋ２とＮ２′とで指定された参照テーブルの
アドレスから読み出された参照値ＩＸ′を、被除数の絶
対値ＡＹに乗算する乗算回路と、該乗算回路の乗算値を
Ｋ１ビット右シフトして除算結果の絶対値Ｚ′を求める
ビットシフト回路と、符号部ＳigＺにより除算結果の絶
対値Ｚ′の符号化処理を行って除算結果Ｚを出力する符
号化回路とを有するものである。

【００１５】このように構成された除算回路において
は、第２の浮動小数点化回路又は演算回路で得られる、
除数Ｘの絶対値ＡＸに対応するＫ２とＮ２′は、そのビ
ット幅の合計がｍビットより小さいため、参照テーブル
を格段に小さくすることができる。更に、除数Ｘの絶対
値ＡＸの逆数に対応する参照値ＩＸ′から導き出したＩ
Ｘと被除数Ｙを乗算した後に、ビットシフト回路で指数
部Ｋ１による右ビットシフトを行うため、非常に精度よ
く除算結果Ｚを求めることができる。

【００１６】

【発明の実施の形態】次に、実施の形態について説明す
る。図１は本発明に係る除算回路の第１の実施の形態を
示すブロック構成図である。この実施の形態に係る除算
回路は、次のように構成されている。すなわち、11は絶
対値化回路で、この絶対値化回路11はビット幅（ｍ＋
１）の除数Ｘとビット幅（ｍ＋１）の被除数Ｙそれぞれ
の絶対値（ＡＸ，ＡＹ）と、除算結果の符号（ＳigＺ）
を出力する回路である。12は第１の浮動小数点化回路
で、この第１の浮動小数点化回路12は分母となる除数Ｘ
の絶対値ＡＸを、指数部（Ｋ１）と仮数部（Ｎ１）とに
分ける回路である。13は第２の浮動小数点化回路で、こ
の第２の浮動小数点化回路13は第１の浮動小数点化回路
12によって出力された仮数部（Ｎ１）を、更に指数部
（Ｋ２）と仮数部（Ｎ２′）に分ける回路である。14は
ＬＵＴで、このＬＵＴ14は仮数部Ｎ２′と指数部Ｋ２か
ら除数Ｘの絶対値ＡＸの逆数に対応する値ＩＸ′を出力
する参照テーブルである。15はＬＵＴ14によって出力さ
れたＡＸの逆数に対応する値ＩＸ′に、所定の加算を行
う加算回路である。16は被除数Ｙの絶対値ＡＹと除算結
果の符号部ＳigＺを適切に遅延させる遅延回路である。
加算回路15から出力された値ＩＸは、被除数Ｙの絶対値
ＡＹと乗算回路17で乗算されて、ビットシフト回路18に
入力される。ビットシフト回路18は乗算結果をＫ１ビッ
トだけ右シフトしてＺ′（除算結果の絶対値）として出
力する。符号化回路19は、遅延回路16によって適切に遅
延されたＳigＺによって、Ｚ′を符号付きに変換して、
除算結果Ｚとして出力する。

【００１７】次に、この発明の実施の形態の作用を説明
するために、まず本発明における除算手法について説明
する。除数Ｘと被除数Ｙが入力され、除算結果Ｚ＝Ｙ／
Ｘを求める場合、除算結果Ｚの符号は、除数Ｘと被除数
Ｙの符号部から求められるので、これをＳigＺとし、除
算結果の絶対値Ｚ′と符号部ＳigＺから除算結果Ｚを求
めるようにする。除算結果Ｚの絶対値Ｚ′は、除数Ｘの
絶対値ＡＸと被除数Ｙの絶対値ＡＹから、〔数１〕のよ
うに求める。

【００１８】

【数１】

【００１９】ここで、 int( ) は( ) 内の数値を超えな
い正数を返す関数とする。

【００２０】次に、〔数１〕の各変数について詳細に説
明する。まずＮ１，Ｋ１は、除数の絶対値ＡＸを浮動小
数点化したときの仮数部（Ｎ１）と指数部（Ｋ１）に対
応する。但し、Ｎ１は単純に絶対値ＡＸの仮数部ではな
い。すなわち、絶対値ＡＸの仮数部は〔数２〕で表され
るが、その第２項分子を示す数値であるＮ１を、本発明
では絶対値ＡＸの仮数部と呼ぶことにする。

【００２１】

【数２】

【００２２】ちなみに、Ｎ１の変域は〔０，２^m-1−
１〕、Ｋ１の変域は〔０，ｍ−１〕である。

【００２３】次に、Ｎ２とＫ２は、除数の絶対値ＡＸの
仮数部であるＮ１を、更に浮動小数点化したときの仮数
部（Ｎ２）と指数部（Ｋ２）に対応する。但し、〔数
２〕で示したと同様、Ｎ１の実際の仮数部は〔数３〕で
表わされるが、これについてもＮ２をＮ１の仮数部と呼
ぶことにする。

【００２４】

【数３】

【００２５】最後にｑとＮ２′であるが、これは所望の
除算結果が十分な精度で得られる範囲内で近似式〔数
４〕を満たすように定義される。

【００２６】

【数４】

【００２７】より具体的には、〔数５〕に従うようにｑ
とＮ２′を定義する。

【００２８】

【数５】

【００２９】〔数５〕を満たすＮ２′とｑを〔数１〕に
適用すると、〔数１〕によって表わされる除算結果Ｚ
は、誤差±１以内の精度で演算することができる。

【００３０】さて、除算を〔数１〕で表現する理由を、
例を用いて更に詳しく説明する。いま、ｍ＝16，Ｘ＝Ａ
Ｘ＝9513（２進数表記で“0010010100101001"）が入力
されたとする。このとき、〔数１〕と〔数５〕から、求
める除算は〔数６〕に示すように変形できる。

【００３１】

【数６】

【００３２】ここで、“ " で囲まれる数値は２進数で
表現された数値である。

【００３３】〔数６〕の中で、指数部であるＫ１（＝1
3）とＫ２（＝12）は、入力Ｘの‘１’となっているビ
ットを、ＭＳＢ側から検索したときの一番目と二番目の
位置情報を表わす。ｍ＝16の場合、Ｋ１とＫ２は４ビッ
トで表現できる。Ｎ２′（＝“010011"）は、ＭＳＢ側
から検索して二番目の‘１’のすぐ右にあるビット位置
からＬＳＢに向かって７ビット分の情報を取得し、最下
位ビット（７ビット目）で四捨五入して上位６ビットを
取得したものである。つまり〔数６〕は、分母であるＡ
Ｘを近似的に表わした数値であり、ＡＸのＭＳＢ側から
数えて２番目の‘１’のある位置から６ビットの情報ま
でが保持されている。

【００３４】〔数６〕の式中のＫ１に対応する情報であ
る２¹³は、分子Ｙを乗算後にビットシフトすればよいの
で、逆数演算に必要な情報は、４ビット情報のＫ２と６
ビット情報のｑの合計10ビットで十分となる。これを参
照テーブルとしてもつ回路を構成すれば、従来ビット幅
分だけのアドレス（16ビット）を必要としたのに対し、
６ビット分のアドレスを圧縮でき、回路規模の縮小が期
待できる。

【００３５】図２の左表に除数Ｘに対応するＫ２，Ｎ
２′，ＩＸ′の表を示す。図２の左表において、表の右
端に示したからの数字は、同じ数字の段に示すＫ
２，Ｎ２′，ＩＸ′の値が全て同じ値であることを指し
ている。例えば、は除数Ｘが１，２，４，８，16の列
に付けられているが、このときのＫ２，Ｎ２′，ＩＸ′
は、どれも０となっていることが分かる。すなわち、除
数Ｘが１，２，４，８，16のときはテーブルが一つで足
りることを意味する。

【００３６】図２の右表は、Ｋ２を上位アドレス、Ｎ
２′を下位アドレスとして整理した参照テーブルを表わ
す。図２の左表のに対応するアドレスは、図２の右表
の左端にと記載されている段に対応し、図２の左表の
に対応する段は、図２の右表の最下段（左端にと記
載された段）に対応する。このように、Ｋ２やＮ２′を
アドレスとすることで、参照テーブルを圧縮できること
が分かる。

【００３７】次に、〔数５〕で示したｑの求め方を説明
する。上記16ビットの例で述べたように、〔数１〕は近
似式であり、ＭＳＢ側から検索して二番目の‘１’のす
ぐ右にあるビット位置からＬＳＢに向かってｑビット分
の情報までしか保持しない。このため、除数Ｘの絶対値
ＡＸがある値より大きくなると、〔数１〕は近似による
誤差を発生する。近似による誤差が最大となるのは、Ａ
Ｘが理想値から逸脱する最小値のときで、その値は、Ａ
Ｘ＝１＋６×２^qである。例えばｍ＝16のとき、ｑ＝６
であるから、ＡＸ＝385(“110000001")で、〔数１〕は
ＡＸ＝385 をＡＸ＝386(“110000010")のときと、同等
に扱ってしまうため、大きな誤差が発生する。除算結果
Ｚを±１以内の精度で得るためには、ＡＸ＝385 近傍に
おいて被除数の絶対値ＡＹが最大値（ＡＹ＝２¹⁶−１）
であっても、誤差が±１以内である必要がある。これを
条件式で表わすと、〔数７〕のようになる。

【００３８】

【数７】

【００３９】これを解くと〔数５〕となり、〔数５〕を
満たせば、除算結果Ｚは除数Ｘと被除数Ｙ全ての組み合
わせにおいても、誤差±１以内で計算できる。〔数５〕
を用いて計算したｑの例を、図３に示す。

【００４０】次に、上記実施の形態に係る除算回路の作
用を説明する。絶対値化回路11では、ビット幅（ｍ＋
１）の除数Ｘとビット幅（ｍ＋１）の被除数Ｙそれぞれ
の絶対値（ＡＸ，ＡＹ）を、ビット幅ｍで出力する。そ
れと同時に除算結果の符号（ＳigＺ）を出力する。分母
となる除数の絶対値ＡＸは、第１の浮動小数点化回路12
によって指数部（Ｋ１）と仮数部（Ｎ１）とに分けられ
る。仮数部Ｎ１は更に第２の浮動小数点化回路13によっ
て、指数部（Ｋ２）と仮数部（Ｎ２′）に分けられる。
ＬＵＴ14は、Ｎ２′とＫ２からＡＸの逆数に対応する値
（参照値）ＩＸ′を出力する。ＩＸ′は〔数８〕で表わ
すことができる。

【００４１】

【数８】

【００４２】ここで、ＡＸの逆数に対応する参照値Ｉ
Ｘ′を格納した参照テーブルＬＵＴ14は、図４に示すよ
うな構成の参照テーブル作成装置で作成することができ
る。すなわち、入力手段21は、例えばコンピュータのキ
ーボードのような入力手段であり、除数Ｘ，被除数Ｙの
絶対値ＡＸ，ＡＹのビット幅に対応するｍが入力され
る。演算手段22は、例えばコンピュータのような演算手
段で、入力されたビット幅ｍに対応するｑとＫ２とＮ
２′を演算し、除数Ｘの絶対値ＡＸの逆数に対応する参
照値ＩＸ′を求める。格納手段23は、例えばＲＯＭライ
タのように、除数Ｘの絶対値ＡＸに対応する参照値Ｉ
Ｘ′を参照テーブルとしてメモリへ書き込む格納手段で
ある。

【００４３】図４に示したような構成の装置で作成され
た参照テーブルＬＵＴ14によって、除数Ｘの絶対値ＡＸ
の逆数に対応するＩＸ′が求められたのち、加算回路15
によって参照値ＩＸ′と２^m-1が加算され、遅延回路16
によって適切に遅延された被除数の絶対値ＡＹと乗算回
路17で乗算される。乗算結果はビットシフト回路18に入
力され、Ｋ１だけ右シフトしてＺ′（除算結果の絶対
値）として出力される。符号化回路19では、遅延回路16
によって適切に遅延された符号部ＳigＺによって符号付
きに変換されて、除算結果Ｚが出力される。

【００４４】ここで、回路規模を縮小するためにいくつ
かの工夫をしているので説明する。最初にＮ２′である
が、〔数５〕に基づいて求めたＮ２′の値域は〔０，２
^q〕となり、これを表現するためには（ｑ＋１）ビット
が必要となる。そこで、Ｎ２′＝２^qのときは、第２の
浮動小数点化回路13にてＮ２′から１を減算して、Ｎ
２′＝２^q−１を出力する。これにより、Ｎ２′はｑビ
ットで表現でき、ＬＵＴ14の入力アドレスが１ビット減
る。当然誤差が発生するが、幸いＮ２′＝２^qが起こり
得るのは、Ｘ≧２^q+3−１であり、除数Ｘが大きいため
ビットシフト量（絶対値ＡＸの指数部）Ｋ１が大きくな
り、それほど問題とならない。

【００４５】次に、〔数１〕において除数Ｘが２ⁿとな
る場合を考える。このとき除数Ｘの逆数は２^-nである
が、〔数１〕ではＮ１＝０となってしまい、Ｎ１＝０に
対応するＮ２′とＫ２を算出することができない。なぜ
なら、〔数１〕は〔数９〕のように等号が成立しないた
めである。

【００４６】

【数９】

【００４７】そこで、Ｎ１＝０のときは例外的にＮ２′
＝Ｋ２＝０とし、Ｎ２′とＫ２から得られるＩＸ′の値
及び加算回路15から出力される値ＩＸも０とする。そし
て、ビットシフト回路18で、ＩＸと被除数Ｙの絶対値Ａ
Ｙを乗算した結果が０のときは、２^mをＫ１ビット右シ
フトした値をＺ′として出力する。

【００４８】但し、Ｎ１＝１の場合もＮ２′＝Ｋ２＝０
となり、例外条件に当てはまってしまう。しかし、Ｎ１
＝１となるのは、除数ＸがＸ＝２^m-1＋１のときだけで
あり、除数Ｘが十分大きいためビットシフト量（絶対値
ＡＸの指数部）Ｋ１も大きく、誤差は微小になるため、
例外条件に適合しても大きな問題とはならない。

【００４９】以上をまとめると、回路規模縮小のため
に、〔数５〕で表わされるＮ２′を〔数10〕のように書
き換える。

【００５０】

【数10】

【００５１】以上のような構成で〔数１〕を演算する回
路が実現されるが、上述したようにＬＵＴ14は従来に比
べて非常に小さい。例えば、16ビットの除算回路の場
合、従来１Ｍビット（２¹⁶×16ビット）必要であったメ
モリを、60分の１以下（２¹⁰×15ビット）にまで削減す
ることができる。

【００５２】次に、本実施の形態による誤差の改善効果
について、図５〜図７で説明する。図５〜図７は、16ビ
ット除算回路を構成したときの理想値との誤差を表わし
たグラフであり、横軸に除数Ｘ（０≦Ｘ≦4096) 、縦軸
には２^m／Ｘの理想値と、従来例及び本実施の形態で計
算した除算結果Ｚとの誤差を表わしている。図５は図９
に示した従来例を用いたときの誤差を、図６は本実施の
形態においてｑ＝６で除算回路を構成したときの誤差
を、図７は本実施の形態においてｑ＝７で除算回路を構
成したときの誤差を表わす。従来例では、除数Ｘの値に
よらず±0.5 の誤差が発生しているが、本実施の形態
（ｑ＝６）ではＸ＝385 で最も誤差が大きく、その後除
数Ｘが大きくなるに従って、誤差は小さくなっていく傾
向にあるのが分かる。つまり、除数Ｘが大きくなるほど
除算結果は正確になる。

【００５３】また図６に示すように、ｑ＝６でも誤差は
±0.5 以内であるが、更に正確性を増したいのであれ
ば、ｑの値を大きくとることで、図７のように誤差を低
減できる。図７で示すように、ｑ＝７としたときはＸ＝
３で最も誤差が大きくなる。しかし、ｑ＝７を超えても
ｑ＝７以上に誤差が改善されることはない。これは、ｑ
≧７では〔数１〕の近似による誤差よりも参照テーブル
の出力（参照値）ＩＸ′のビット幅が有限であることに
よる誤差の方が優勢となるためで、これ以上正確な値を
得るためには、ＩＸ′のビット幅を広く取らなければな
らない。

【００５４】なお、本実施の形態は種々の変更が可能で
ある。例えば、図１において第１の浮動小数点化回路と
第２の浮動小数点化回路の代わりに、除数Ｘの絶対値Ａ
Ｘの最上位ビットから検索して最初に‘１’となるビッ
ト位置をＫ１，二番目に‘１’となるビット位置をＫ２
として求め、Ｋ２の次のビット位置から（ｑ＋１）ビッ
ト分抽出する手法も可能である。この場合の除算手法は
以下のようになる。

【００５５】まず、除算結果の絶対値Ｚ′を、〔数１〕
ではなく〔数11〕に基づくように変換する。

【００５６】

【数11】

【００５７】〔数11〕と〔数１〕を比較すると、〔数
１〕の変数はＫ２とＮ２′であったものが、〔数11〕で
は、Ｋ２−Ｋ１とＮ２′となる。

【００５８】以上の除算手法を用いた、図１に示した実
施の形態に係る除算回路の変形例の回路構成を図８に示
す。図８において特徴的な部分は、図１に示した除算回
路における２つの浮動小数点化回路の代わりに置かれた
Ｋ１，Ｋ２及びＮ２′を求める演算回路31と、参照テー
ブルＬＵＴ32にある。その他の構成要素は図１に示した
除算回路と同様である。

【００５９】〔数11〕におけるＫ２−Ｋ１は常に負であ
るので、参照テーブルＬＵＴ32への入力は、これを正数
にしたＫ１−Ｋ２とし、Ｋ１−Ｋ２とＮ２′とから除算
Ｘの絶対値ＡＸの逆数に対応する参照値ＩＸ′を求める
ことができる。参照値ＩＸ′を算出した以降の処理は、
図１に示した除算回路と同様であるので説明を省略す
る。以上のように、この実施の形態並びにその変形例で
は、近似式を用いながら精度よく、且つ小さな回路規模
で除算回路を実現することができる。

【００６０】

【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、第２の浮動小数点化回路又は演算
回路で得られる、除数Ｘの絶対値ＡＸに対応するＫ２と
Ｎ２′は、そのビット幅の合計がｍビットより小さいた
め、参照テーブルを格段に小さくすることができる。更
に、除数Ｘの絶対値ＡＸの逆数に対応する参照値ＩＸ′
から導き出したＩＸと被除数Ｙを乗算した後に、ビット
シフト回路で指数部Ｋ１による右ビットシフトを行うた
め、非常に精度よく除算結果Ｚを求めることができる。

【図面の簡単な説明】

【図１】本発明に係る除算回路の実施の形態を示すブロ
ック構成図である。

【図２】除数Ｘに対応するＫ２，Ｎ２′，ＩＸ′の表、
及びＫ２を上位アドレスとしＮ２′を下位アドレスとし
て整理した参照テーブルを示す図である。

【図３】〔数５〕を用いて算出したｑの例を示す図であ
る。

【図４】参照テーブルを作成する参照テーブル作成装置
の構成例を示すブロック図である。

【図５】従来の16ビット除算回路で得られる除算結果と
理想値との誤差を表す図である。

【図６】本実施の形態による16ビット除算回路（ｑ＝
６）で得られる除算結果と理想値との誤差を表す図であ
る。

【図７】本実施の形態による16ビット除算回路（ｑ＝
７）で得られる除算結果と理想値との誤差を表す図であ
る。

【図８】図１に示した実施の形態の変形例を示すブロッ
ク構成図である。

【図９】従来の除算回路の構成例を示すブロック図であ
る。

【符号の説明】

11 絶対値化回路 12 第１の浮動小数点化回路 13 第２の浮動小数点化回路 14 参照テーブル 15 加算回路 16 遅延回路 17 乗算回路 18 ビットシフト回路 19 符号化回路 21 入力手段 22 演算手段 23 格納手段 31 演算回路 32 参照テーブル

Claims

【特許請求の範囲】

【請求項１】（ｍ＋１）ビット（但し、ｍは正の整
数）の被除数Ｙを（ｍ＋１）ビットの除数Ｘで除算した
結果Ｚを出力する除算回路であって、除数Ｘの絶対値Ａ
Ｘと被除数Ｙの絶対値ＡＹと除算結果Ｚの符号部ＳigＺ
を求める絶対値化回路と、除数Ｘの絶対値ＡＸの指数部
Ｋ１と仮数部Ｎ１を求める第１の浮動小数点化回路と、
更に仮数部Ｎ１の指数部Ｋ２と仮数部Ｎ２を求め、仮数
部Ｎ２の上位（ｑ＋１）ビット分（但し、ｑはｑ＜ｍ−
２の正の整数）のデータをＮ２′として抽出し、抽出し
たデータを最下位ビットで丸め処理してｑビット分のデ
ータとして求める第２の浮動小数点化回路と、指数部Ｋ
２と抽出データＮ２′で指定されるアドレスに、除数Ｘ
の絶対値ＡＸの逆数に対応する参照値ＩＸ′を格納した
参照テーブルと、指数部Ｋ２と抽出データＮ２′とで指
定された参照テーブルのアドレスから読み出された参照
値ＩＸ′を、被除数の絶対値ＡＹに乗算する乗算回路
と、該乗算回路の乗算値をＫ１ビット右シフトして除算
結果の絶対値Ｚ′を求めるビットシフト回路と、符号部
ＳigＺにより除算結果の絶対値Ｚ′の符号化処理を行っ
て除算結果Ｚを出力する符号化回路とを有する除算回
路。
【請求項２】前記仮数部Ｎ１，Ｎ２は正数であり、仮
数部Ｎ１としては、（１＋Ｎ１／２^m-1）で表される除
数Ｘの絶対値ＡＸの仮数部の第２項分子のＮ１を用い、
仮数部Ｎ２としては、（１＋Ｎ２／２^m-2）で表される
仮数部Ｎ１の仮数部の第２項分子のＮ２を用いることを
特徴とする請求項１に係る除算回路。
【請求項３】前記抽出データのビット数ｑは、ビット
幅ｍに応じて予め設定されていることを特徴とする請求
項１に係る除算回路。
【請求項４】前記第２の浮動小数点化回路は、除数Ｘ
の絶対値ＡＸがＡＸ＝２ⁿ（但し、ｎは正の整数）で表
わされる場合は、例外としてＫ２＝０，Ｎ２′＝０を出
力し、この例外が発生した場合は参照値ＩＸ′を０と
し、前記ビットシフト回路は、被除数の絶対値ＡＹに参
照値ＩＸ′を乗算した結果が０の場合は、被除数の絶対
値ＡＹをＫ１ビット右シフトして除算結果の絶対値Ｚ′
を求めることを特徴とする請求項１に係る除算回路。
【請求項５】前記参照テーブルは、参照値ＩＸ′とし
て本来の参照値ＩＸの下位（ｍ−１）ビット分のデータ
を格納するようにし、前記参照テーブルから参照値Ｉ
Ｘ′を読み出した後、ｍビット目に‘１’を加算するこ
とを特徴とする請求項１に係る除算回路。
【請求項６】前記参照テーブルは、前記第２の浮動小
数点化回路から出力される除数Ｘの絶対値ＡＸに対応す
るＫ２とＮ２′とにより指定されるアドレスに、除数Ｘ
の絶対値ＡＸの逆数に対応する参照値ＩＸ′を格納して
いることを特徴とする請求項１に係る除算回路。
【請求項７】前記第２の浮動小数点化回路は、入力ア
ドレスを指定するＮ２′が丸め処理によりｑ＋１ビット
目に桁上がりが生じる場合は、ｑビットで表現できる最
大値をＮ２′として出力することを特徴とする請求項１
に係る除算回路。
【請求項８】請求項１又は請求項６に係る除算回路に
用いる参照テーブルを作成する参照テーブル作成装置で
あって、処理ビット数ｍを入力する手段と、処理ビット
数ｍに応じた抽出すべき下位ビット数ｑ及び除数Ｘの絶
対値ＡＸに対応するＫ２とＮ２′を演算し、ｍとｑとＫ
２とＮ２′に対応する参照値ＩＸ′を算出する演算手段
と、該演算手段で得られた参照値ＩＸ′を、Ｎ２′とＫ
２とにより指定されるアドレスにテーブルとして格納す
る格納手段をもつことを特徴とする参照テーブル作成装
置。
【請求項９】（ｍ＋１）ビット（但し、ｍは正の整
数）の被除数Ｙを（ｍ＋１）ビットの除数Ｘで除算した
結果Ｚを出力する除算回路であって、除数Ｘの絶対値Ａ
Ｘと被除数Ｙの絶対値ＡＹと除算結果Ｚの符号部ＳigＺ
を求める絶対値化回路と、ＡＸの最上位ビットから検索
して最初に‘１’が立つビット位置Ｋ１と、二番目に
‘１’が立つビット位置Ｋ２と、二番目に‘１’が立つ
ビット位置の次のビット位置から（ｑ＋１）ビット分
（但し、ｑはｑ＜ｍ−２の正の整数）のデータを抽出し
て最下位ビットで丸め処理してｑビット分のデータＮ
２′を出力する演算回路と、Ｋ２とＮ２′で指定される
アドレスに、除数Ｘの絶対値ＡＸの逆数に対応する参照
値ＩＸ′を格納した参照テーブルと、指数部Ｋ２とＮ
２′とで指定された参照テーブルのアドレスから読み出
された参照値ＩＸ′を、被除数の絶対値ＡＹに乗算する
乗算回路と、該乗算回路の乗算値をＫ１ビット右シフト
して除算結果の絶対値Ｚ′を求めるビットシフト回路
と、符号部ＳigＺにより除算結果の絶対値Ｚ′の符号化
処理を行って除算結果Ｚを出力する符号化回路とを有す
る除算回路。